KR100891538B1

KR100891538B1 - Chip stack package

Info

Publication number: KR100891538B1
Application number: KR1020030019996A
Authority: KR
Inventors: 임상준
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-03-31
Filing date: 2003-03-31
Publication date: 2009-04-06
Anticipated expiration: 2023-03-31
Also published as: KR20040085348A

Abstract

본 발명은 칩 스택 패키지를 개시한다. 개시된 본 발명의 칩 스택 패키지는, 상부면에 제1홈을 구비하며 제1홈의 저면에 윈도우를 구비한 제1기판과, 상기 제1기판의 제1홈 내에 제1윈도우를 통해 본딩패드가 노출되도록 부착된 제1반도체 칩과, 상기 제1반도체 칩을 포함한 제1기판 상에 제1기판의 가장자리를 노출시키는 크기로 부착되며 하부면에 제2홈을 구비하고 제2홈의 상면에 제2윈도우를 구비한 제2기판과, 상기 제2기판의 제2홈 내에 제2윈도우를 통해 본딩패드가 노출되도록 부착된 제2반도체 칩과, 상기 제1반도체 칩의 본딩패드와 제1기판의 제1윈도우 주위에 구비된 전극단자 및 제2반도체 칩의 본딩패드와 제2기판의 제2윈도우 주위에 구비된 전극단자를 각각 상호 연결하는 다수개의 제1본딩 와이어와, 상기 제1기판의 상부면 가장자리에 구비된 전극단자와 제2기판의 상부면 가장자리에 구비된 전극단자를 상호 연결하는 제2본딩 와이어와, 상기 제1본딩 와이어들을 포함한 제1,2윈도우 지역을 봉지하는 제1봉지제와, 상기 제2본딩 와이어를 포함한 제1,2기판의 가장자리 영역을 봉지하는 제2봉지제와, 상기 제1기판의 하부면에 부착된 솔더 볼을 포함한다. 본 발명에 따르면, 칩이 안착될 수 있는 홈을 구비한 두꺼운 기판을 이용하여 칩 스택을 이루기 때문에 제조가 용이하며, 본딩 와이어의 길이가 짧아 몰딩시의 결함 발생을 방지할 수 있고, 또한, 몰딩시의 미충진을 방지할 수 있다. The present invention discloses a chip stack package. The disclosed chip stack package includes a first substrate having a first groove on an upper surface and a window on a bottom surface of the first groove, and a bonding pad in the first groove of the first substrate through a first window. The first semiconductor chip is attached to be exposed and attached to the size to expose the edge of the first substrate on the first substrate including the first semiconductor chip, and has a second groove on the lower surface and the upper surface of the second groove A second substrate having a second window, a second semiconductor chip attached to expose a bonding pad through a second window in a second groove of the second substrate, a bonding pad of the first semiconductor chip and a first substrate A plurality of first bonding wires interconnecting electrode terminals provided around the first window, bonding pads of the second semiconductor chip, and electrode terminals provided around the second window of the second substrate, and an upper portion of the first substrate; Electrode terminal provided at the edge of the surface and upper edge of the second substrate A second encapsulation wire interconnecting the electrode terminals of the first encapsulation wire, a first encapsulant encapsulating the first and second window regions including the first bonding wires, and a first and second substrate including the second bonding wire. A second encapsulant for encapsulating the edge region and a solder ball attached to the lower surface of the first substrate. According to the present invention, since the chip stack is formed using a thick substrate having grooves on which the chip can be seated, it is easy to manufacture, and the length of the bonding wire is short, thereby preventing the occurrence of defects during molding and molding. Unfilling of the city can be prevented.

Description

Chip stack package

도 1은 본 발명의 실시예에 따른 칩 스택 패키지를 도시한 단면도. 1 is a cross-sectional view showing a chip stack package according to an embodiment of the present invention.

도 2a 내지 도 2d는 본 발명에 따른 칩 스택 패키지의 제조 공정을 설명하기 위한 단면도. 2A to 2D are cross-sectional views illustrating a manufacturing process of a chip stack package according to the present invention.

도 3은 도 2a의 하부기판 및 상부기판에 대응하는 각 정면도 및 배면도. 3 is a front view and a rear view of each of the lower and upper substrates of FIG. 2A.

도 4는 본 발명의 다른 실시예에 따른 칩 스택 패키지를 도시한 단면도. 4 is a sectional view showing a chip stack package according to another embodiment of the present invention.

도 5는 본 발명의 또 다른 실시예에 따른 칩 스택 패키지를 도시한 단면도. 5 is a sectional view showing a chip stack package according to another embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1 : 제1반도체 칩 1a,2a : 본딩패드1: first semiconductor chip 1a, 2a: bonding pad

2 : 제2반도체 칩 10 : 하부기판2: second semiconductor chip 10: lower substrate

12 : 제1홈 14 : 제1윈도우12: first home 14: first window

16a,16b : 제1전극단자 20 : 상부기판16a, 16b: first electrode terminal 20: upper substrate

22 : 제2홈 24 : 제2윈도우22: the second home 24: the second window

26a,26b : 제2전극단자 30,32 : 본딩 와이어26a, 26b: second electrode terminal 30, 32: bonding wire

34,34a,36,36a : 봉지제 38 : 범프34, 34a, 36, 36a: Encapsulant 38: Bump

40 : 솔더 볼40: solder ball

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 두꺼운 기판을 이용한 칩 스택 패키지(Chip stack package)에 관한 것이다. The present invention relates to a semiconductor package, and more particularly, to a chip stack package using a thick substrate.

전기/전자 제품의 고성능화가 진행됨에 따라 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 많은 기술들이 제안 및 연구되고 있다. 그런데, 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에 소망하는 용량을 얻는데 한계가 있다. As the performance of electrical / electronic products is advanced, many technologies for mounting a larger number of packages on a limited size substrate have been proposed and studied. By the way, since a package is based on which one semiconductor chip is mounted, there is a limit in obtaining desired capacity.

여기서, 메모리 칩의 용량 증대, 즉, 고집적화를 이룰 수 있는 방법으로는 한정된 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려져 있다. 그런데, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등, 고난도의 공정 기술과 많은 개발 시간을 필요로 한다. 따라서, 보다 용이하게 고집적화를 이룰 수 있는 방법으로서 스택킹(stacking) 기술이 개발되었고, 현재 이에 대한 연구가 활발히 진행되고 있다. Here, as a method of increasing the capacity of the memory chip, that is, high integration, a technique of manufacturing a larger number of cells in a limited space is generally known. However, such a method requires a high level of process technology and a lot of development time, such as requiring a precise fine line width. Therefore, a stacking technology has been developed as a method of achieving high integration more easily, and researches on this are being actively conducted.

반도체 업계에서 말하는 스택킹이란, 적어도 2개 이상의 반도체 칩을 스택하여 메모리 용량을 배가시키는 기술이다. 이러한 스택킹 기술에 의하면, 2개의 128M DRAM급 칩을 스택하여 256M DRAM급으로 구성할 수 있으며, 이에 따라, 실장 밀도 및 실장 면적 사용의 효율성을 높일 수 있다. Stacking as used in the semiconductor industry is a technique of stacking at least two or more semiconductor chips to double the memory capacity. According to such a stacking technology, two 128M DRAM chips can be stacked to be 256M DRAM, thereby increasing the mounting density and the efficiency of using the mounting area.

이때, 스택 패키지의 구현 방법으로는 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 칩 스택 방법과 패키징된 2개의 패키지를 스택하는 패키지 스택 방 법이 있다. 이 중에서 후자의 방법은 패키지의 전체 두께가 두꺼워진다는 단점이 있고, 특히, 미세 피치(fine pitch)로 인해 상,하 패키지들간의 전기적 연결에 어려움이 있는 바, 최근의 스택킹 기술은 전자의 방법에 대해 많이 연구되고 있다. In this case, a stack package may be implemented by a chip stack method of embedding two stacked chips in one package and a package stack method of stacking two packaged packages. Of these, the latter method has a disadvantage in that the overall thickness of the package is thick, and in particular, due to the fine pitch, there is a difficulty in electrical connection between the upper and lower packages. Much has been studied about the method.

현재 개발중인 칩 스택 패키지로서는 회로패턴을 구비한 전형적인 기판 상에 두 개의 센터패드(center pad) 칩들을 한 개는 패드 형성면이 아래를 향하도록, 그리고, 다른 하나는 패드 형성면이 위를 향하도록 부착하여 제작한 것과, 두 개의 에지패드(edge pad) 칩들을 스페이서(spacer)를 사용해서 스택하여 제작한 것을 들 수 있다.Chip stack packages currently under development include two center pad chips on a typical substrate with a circuit pattern, one with the pad face down and the other with the pad face up. And two edge pad chips stacked using a spacer.

그런데, 전자의 칩 스택 패키지는 칩의 본딩패드와 기판의 전극단자간을 전기적으로 연결시키는 본딩 와이어의 길이가 길기 때문에, 몰딩(molding)시, 본딩 와이어의 휨(warpage)이 발생되고, 아울러, 미충진 현상이 발생된다. However, since the chip stack package of the former has a long length of the bonding wire electrically connecting the bonding pad of the chip and the electrode terminal of the substrate, warpage of the bonding wire occurs during molding. Unfilled phenomenon occurs.

반면, 후자의 칩 스택 패키지는 스페이서로 인해 높이가 높아져, 몰딩시, 본딩 와이어가 돌출되는 현상이 발생되고, 아울러, 리버스 본딩(reverse bonding)으로 인해 불안정한 전기적 연결이 이루어질 수 있다. On the other hand, the latter chip stack package has a high height due to the spacer, when molding, the bonding wire is protruded, and, in addition, due to the reverse bonding (reverse bonding) can be made an unstable electrical connection.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본딩 와이어의 휨 및 미충진 현상으로 인한 결함 발생이 없도록 한 칩 스택 패키지를 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a chip stack package, which is devised to solve the above problems, such that there are no defects caused by bending and unfilled bonding wires.

또한, 본 발명은 본딩 와이어의 돌출을 제거하면서 전기적 연결의 안정성이 확보되도록 한 칩 스택 패키지를 제공함에 그 다른 목적이 있다. In addition, another object of the present invention is to provide a chip stack package to ensure the stability of the electrical connection while removing the protrusion of the bonding wire.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 상부면에 제1홈을 구비하며 제1홈의 저면에 윈도우를 구비한 제1기판; 상기 제1기판의 제1홈 내에 제1윈도우를 통해 본딩패드가 노출되도록 부착된 센터패드형의 제1반도체 칩; 상기 제1반도체 칩을 포함한 제1기판 상에 상기 제1기판의 가장자리를 노출시키는 크기로 부착되며 하부면에 제2홈을 구비하고 제2홈의 상면에 제2윈도우를 구비한 제2기판; 상기 제2기판의 제2홈 내에 제2윈도우를 통해 본딩패드가 노출되도록 부착된 센터패드형의 제2반도체 칩; 상기 제1반도체 칩의 본딩패드와 제1기판의 제1윈도우 주위에 구비된 전극단자 및 상기 제2반도체 칩의 본딩패드와 제2기판의 제2윈도우 주위에 구비된 전극단자를 각각 상호 연결하는 다수개의 제1본딩 와이어; 상기 제1기판의 상부면 가장자리에 구비된 전극단자와 제2기판의 상부면 가장자리에 구비된 전극단자를 상호 연결하는 제2본딩 와이어; 상기 제1본딩 와이어들을 포함한 제1,2윈도우 지역을 봉지하는 제1봉지제; 상기 제2본딩 와이어를 포함한 제1기판과 제2기판의 가장자리 영역을 봉지하는 제2봉지제; 및 상기 제1기판의 하부면에 부착된 솔더 볼을 포함하는 칩 스택 패키지를 제공한다. In order to achieve the above object, the present invention includes a first substrate having a first groove on the upper surface and having a window on the bottom of the first groove; A center pad type first semiconductor chip attached to expose a bonding pad through a first window in a first groove of the first substrate; A second substrate attached to the first substrate including the first semiconductor chip to expose an edge of the first substrate, the second substrate having a second groove on a lower surface thereof and a second window on an upper surface of the second groove; A second semiconductor chip of a center pad type attached to expose a bonding pad through a second window in a second groove of the second substrate; An electrode terminal provided around the bonding pad of the first semiconductor chip and the first window of the first substrate and an electrode terminal provided around the bonding pad of the second semiconductor chip and the second window of the second substrate, respectively. A plurality of first bonding wires; A second bonding wire interconnecting an electrode terminal provided at an edge of an upper surface of the first substrate and an electrode terminal provided at an edge of an upper surface of the second substrate; A first encapsulant encapsulating the first and second window areas including the first bonding wires; A second encapsulant encapsulating edge regions of the first substrate and the second substrate including the second bonding wires; And a solder ball attached to the lower surface of the first substrate.

여기서, 상기 제1 및 제2기판은 150∼300㎛ 두께를 가지며, 또한, 상기 제1기판은 하부면에 솔더 볼이 부착될 볼 랜드를 구비한다. Here, the first and second substrates have a thickness of 150 to 300 μm, and the first substrate has a ball land on which a solder ball is attached.

또한, 본 발명은, 상부면에 제1홈을 구비하며 제1홈의 저면에 제1윈도우를 구비한 제1기판; 상기 제1기판의 제1홈 내에 제1윈도우를 통해 본딩패드가 노출되도록 부착된 센터패드형의 제1반도체 칩; 상기 제1반도체 칩을 포함한 제1기판 상 부에 배치되며 하부면에 제2홈을 구비하고 제2홈의 상면에 제2윈도우를 구비한 제2기판; 상기 제2기판의 제2홈 내에 제2윈도우를 통해 본딩패드가 노출되도록 부착된 센터패드형의 제2반도체 칩; 상기 제1기판과 제2기판 사이에 개재되어 그들간을 상호 부착시키면서 각 기판의 전극단자들간을 전기적으로 상호 연결시키는 범프; 상기 제1반도체 칩의 본딩패드와 제1기판의 제1윈도우 주위에 구비된 전극단자 및 상기 제2반도체 칩의 본딩패드와 제2기판의 제2윈도우 주위에 구비된 전극단자를 각각 상호 연결하는 다수개의 본딩 와이어; 상기 본딩 와이어들를 포함한 제1,2윈도우 지역을 봉지하는 봉지제; 및 상기 제1기판의 하부면에 부착된 솔더 볼을 포함하는 칩 스택 패키지를 제공한다. In addition, the present invention includes a first substrate having a first groove on the upper surface and having a first window on the bottom of the first groove; A center pad type first semiconductor chip attached to expose a bonding pad through a first window in a first groove of the first substrate; A second substrate disposed on an upper portion of the first substrate including the first semiconductor chip, the second substrate having a second groove on a lower surface thereof and a second window on an upper surface of the second groove; A second semiconductor chip of a center pad type attached to expose a bonding pad through a second window in a second groove of the second substrate; A bump interposed between the first substrate and the second substrate to electrically interconnect the electrode terminals of each substrate while mutually attaching them; An electrode terminal provided around the bonding pad of the first semiconductor chip and the first window of the first substrate and an electrode terminal provided around the bonding pad of the second semiconductor chip and the second window of the second substrate, respectively. A plurality of bonding wires; An encapsulant encapsulating the first and second window regions including the bonding wires; And a solder ball attached to the lower surface of the first substrate.

여기서, 상기 제1기판과 제2기판은 동일 크기를 가지며, 또한, 150∼300㎛ 두께를 갖는다. Here, the first substrate and the second substrate have the same size, and also has a thickness of 150 ~ 300㎛.

본 발명에 따르면, 칩이 안착될 수 있는 홈을 구비한 두꺼운 기판을 이용하여 칩 스택을 이루기 때문에 제조가 용이하며, 특히, 본딩 와이어의 길이가 짧아 몰딩시의 결함 발생을 방지할 수 있고, 또한, 몰딩시의 미충진을 방지할 수 있다. According to the present invention, since the chip stack is formed using a thick substrate having grooves on which the chip can be seated, it is easy to manufacture, and in particular, the length of the bonding wire is short, which prevents the occurrence of defects during molding. As a result, unfilling during molding can be prevented.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 칩 스택 패키지를 도시한 단면도이다. 1 is a cross-sectional view illustrating a chip stack package according to an exemplary embodiment of the present invention.

도시된 바와 같이, 본 발명에 따른 칩 스택 패키지는 센터패드형의 두 반도체 칩(1, 2)이 홈(12, 22) 및 윈도우(14, 24)를 구비한 두꺼운 기판들(10, 20)을 이용해서 스택된 구조이다. As shown, the chip stack package according to the present invention has a thick substrate 10, 20 having two center pad-shaped semiconductor chips 1, 2 having grooves 12, 22 and windows 14, 24. Stacked structure using.

여기서, 아래에 배치된 하부기판(10)은 제1반도체 칩(1)의 크기에 대응하는 크기로 제1홈(12)을 구비하며, 상기 제1홈(12)의 저면 중앙에는 일자형의 제1윈도우(first window : 14)를 구비한다. 또한, 하부기판(10)은 제1홈(12) 주위의 상부면 가장자리와 제1윈도우(14) 주위의 하부면 각각에 다수개의 제1전극단자(16a, 16b)를 구비하며, 이러한 제1전극단자들(16a, 16b)은 내부 회로패턴에 의해 상호 연결된다. 게다가, 상기 하부기판(10)은 하부면에 다수개의 볼 랜드(도시안됨)를 구비하며, 도시된 바와 같이, 외부 회로와의 전기적 접속을 이루는 솔더 볼(40)이 상기 볼 랜드 상에 부착된다. Here, the lower substrate 10 disposed below includes a first groove 12 having a size corresponding to the size of the first semiconductor chip 1, and has a straight line at the center of the bottom surface of the first groove 12. A first window 14 is provided. In addition, the lower substrate 10 includes a plurality of first electrode terminals 16a and 16b at each of upper edges around the first grooves 12 and lower surfaces around the first window 14. The electrode terminals 16a and 16b are interconnected by internal circuit patterns. In addition, the lower substrate 10 has a plurality of ball lands (not shown) on the bottom surface, and solder balls 40 are formed on the ball lands, which make electrical connections with external circuits, as shown. .

제1반도체 칩(1)은 그의 패드 형성면이 아래를 향하도록 하부기판(10)의 제1홈(12) 내에 부착되며, 이때, 본딩패드(1a)는 제1윈도우(14)를 통해 노출된다. 그리고, 제1윈도우(14)를 통해 노출된 본딩패드(1a)는 상기 제1윈도우(14) 주위에 있는 제1전극단자들(16b)과 본딩 와이어(30)에 의해 상호 연결되고, 이러한 본딩 영역은 봉지제(34)로 봉지(Encapsulation)된다.The first semiconductor chip 1 is attached in the first groove 12 of the lower substrate 10 with its pad forming surface facing down, whereby the bonding pad 1a is exposed through the first window 14. do. In addition, the bonding pads 1a exposed through the first window 14 are connected to each other by the first electrode terminals 16b and the bonding wires 30 around the first window 14. The region is encapsulated with encapsulant 34.

그 다음, 위에 배치된 상부기판(20)은 하부기판(10)의 가장자리를 노출시키는 크기를 가지며, 제2반도체 칩(2)의 크기에 대응하는 크기로 제2홈(22)을 구비하고, 상기 제2홈(22)의 저면 중앙에는 일자형의 제2윈도우(24)를 구비한다. 또한, 상기 상부기판(20)은 상부면의 제2윈도우(24) 주위 및 가장자리 각각에 다수개의 제2전극단자(26a, 26b)를 구비하며, 이때, 상기 제2전극단자들(26a, 26b)은 내부 회로패턴(도시안됨)에 의해 상호 연결된다. Then, the upper substrate 20 disposed above has a size that exposes the edge of the lower substrate 10, and has a second groove 22 in a size corresponding to the size of the second semiconductor chip (2), The center of the bottom surface of the second groove 22 is provided with a straight second window 24. In addition, the upper substrate 20 includes a plurality of second electrode terminals 26a and 26b around and around the second window 24 of the upper surface, wherein the second electrode terminals 26a and 26b are used. Are interconnected by internal circuit patterns (not shown).

제2반도체 칩(2)은 그의 패드 형성면이 위를 향하도록 상기 상부기판(20)의 제2홈(22) 내에 부착된다. 이때, 상기 제2반도체 칩(2)의 본딩패드(2a)는 제2윈도우(24)를 통해 노출되며, 상기 제2윈도우(24)를 통해 노출된 본딩패드(2a)는 상기 제2윈도우(24) 주위에 있는 제2전극단자들(26b)과 본딩 와이어(30)에 의해 상호 연결되고, 이러한 본딩 영역은 봉지제(34)로 봉지(Encapsulation)된다.The second semiconductor chip 2 is attached in the second groove 22 of the upper substrate 20 so that its pad forming surface is upward. In this case, the bonding pad 2a of the second semiconductor chip 2 is exposed through the second window 24, and the bonding pad 2a exposed through the second window 24 is the second window ( 24 is interconnected by the second electrode terminal 26b and the bonding wire 30 around it, and this bonding region is encapsulated with the encapsulant 34.

하부기판(10)의 상부면 가장자리에 구비된 제1전극단자(16b)와 상부기판(20)의 상부면 가장자리에 구비된 제2전극단자(26b)은 본딩 와이어(34)로 상호 연결된다. 그리고, 이 본딩 와이어(34)를 포함한 하부기판(10)과 상부기판(20)의 가장자리 영역은 봉지제(36)로 몰딩(molding)된다. The first electrode terminal 16b provided at the upper edge of the lower substrate 10 and the second electrode terminal 26b provided at the upper edge of the upper substrate 20 are connected to each other by a bonding wire 34. The edge regions of the lower substrate 10 and the upper substrate 20 including the bonding wires 34 are molded with the encapsulant 36.

이와 같은 구조를 갖는 본 발명의 칩 스택 패키지는 다음과 같은 잇점을 갖는다. The chip stack package of the present invention having such a structure has the following advantages.

첫째, 칩 전체가 기판 내부에 위치된 구조를 가지므로 외부 스트레스에 대해 강하다. 둘째, 칩 어셈블리(assembly)를 구성하여 봉지(Encapsulation)를 행하므로 칩 및 본딩 와이어를 보호할 수 있다. 셋째, 몰딩을 양쪽으로 분리하여 진행하므로 미충진이 발생할 가능성이 적다. 넷째, 본딩 와이어의 길이가 길지 않으므로 본딩 와이어의 손상을 방지할 수 있다. First, since the whole chip has a structure located inside the substrate, it is strong against external stress. Second, since encapsulation is performed by constructing a chip assembly, it is possible to protect the chip and the bonding wire. Third, since molding proceeds separately from both sides, less filling is unlikely. Fourth, since the length of the bonding wire is not long, damage to the bonding wire can be prevented.

이하에서는 전술한 본 발명에 따른 칩 스택 패키지의 제조방법을 간략하게 설명하도록 한다. Hereinafter, a brief description of a method of manufacturing a chip stack package according to the present invention described above.

도 2a 내지 도 2d는 그 제조 공정을 도시한 순차적으로 도시한 단면도이고, 도 3은 도 2a의 하부기판 및 상부기판에 대응하는 각 정면도 및 배면도이다. 2A to 2D are cross-sectional views sequentially illustrating the manufacturing process, and FIG. 3 is a front view and a rear view of the lower and upper substrates of FIG. 2A, respectively.

도 2a 및 도 3을 참조하면, 각각 제1홈(12) 및 제2홈(22)을 구비하면서 각 홈(12, 22)의 저면에 각각 윈도우(14, 24)를 구비한 하부기판(10)과 상부기판(20)을 마련하다. 상기 하부기판(10)은 상부면 제1홈(12)의 주위 및 하부면 제1윈도우 (14)의 주위 각각에 제1전극단자들(16a, 16b)을 구비하며, 상부기판(20)은 하부면 제2윈도우(24)의 주위 및 가장자리 각각에 제2전극단자들(26a, 26b)을 구비한다.Referring to FIGS. 2A and 3, the lower substrate 10 having the first grooves 12 and the second grooves 22, respectively, and the windows 14 and 24 on the bottom surfaces of the grooves 12 and 22, respectively. ) And the upper substrate 20. The lower substrate 10 includes first electrode terminals 16a and 16b around the upper first groove 12 and around the lower first window 14, respectively. Second electrode terminals 26a and 26b are provided at circumferences and edges of the lower surface second window 24, respectively.

여기서, 상기 하부 및 상부기판(10, 20)은 150∼300㎛의 두께를 가지면서, 상부기판(20)이 하부기판(10) 보다 작은 크기를 갖도록 마련한다. 또한, 제1전극단자들(16a, 16b) 각각 및 제2전극단자들(26a, 26b) 각각은 각 기판(10, 20) 내부에 구비된 내부 회로패턴(도시안됨)에 의해 상호 연결되어진 것으로 이해될 수 있다. Here, the lower and upper substrates 10 and 20 have a thickness of 150 to 300 μm, and the upper substrate 20 is provided to have a smaller size than the lower substrate 10. In addition, each of the first electrode terminals 16a and 16b and the second electrode terminals 26a and 26b are interconnected by an internal circuit pattern (not shown) provided in each of the substrates 10 and 20. Can be understood.

도 2b를 참조하면, 각 기판(10, 20)의 홈들(12, 14) 내에 각각 센터패드형의 반도체 칩들(1, 2)을 부착한다. 이때, 각 반도체 칩(1, 2)은 패드 형성면이 아래를 향하도록 부착하며, 이를 통해, 각 칩(1, 2)의 본딩패드(1a, 2a)가 윈도우(14, 24)를 통해 노출되도록 만든다. Referring to FIG. 2B, center pad semiconductor chips 1 and 2 are attached to the grooves 12 and 14 of the substrates 10 and 20, respectively. At this time, each semiconductor chip (1, 2) is attached so that the pad forming surface facing down, through which, the bonding pad (1a, 2a) of each chip (1, 2) is exposed through the window (14, 24) Make it as possible.

그 다음, 각 윈도우(14, 24)를 통해 노출된 본딩패드(1a, 2a)와 윈도우(14, 24) 주위의 전극단자들(16a, 26b)을 본딩 와이어(30)로 각각 상호 연결시킨다. 그런다음, 본딩 와이어(30)를 포함한 각 기판(10, 20)에서의 본딩 영역을 봉지제(34)로 봉지(Encapsulation)한다.Then, the bonding pads 1a and 2a exposed through the respective windows 14 and 24 and the electrode terminals 16a and 26b around the windows 14 and 24 are interconnected with the bonding wires 30, respectively. Then, the bonding region in each substrate 10, 20 including the bonding wire 30 is encapsulated with the encapsulant 34.

도 2c를 참조하면, 제1반도체 칩(1)을 포함한 하부기판(10) 상에 접착제 또는 접착테이프를 이용해서 제2반도체 칩(2)이 아래에 배치되도록 상부기판(20)을 부착한다. 이때, 상기 하부기판(10)의 가장자리, 보다 정확하게는, 하부기판(10)의 상부면 가장자리에 구비된 제1전극단자(16b)는 노출된다. Referring to FIG. 2C, the upper substrate 20 is attached to the lower substrate 10 including the first semiconductor chip 1 so that the second semiconductor chip 2 is disposed below using an adhesive or an adhesive tape. In this case, an edge of the lower substrate 10, more precisely, the first electrode terminal 16b provided at the edge of the upper surface of the lower substrate 10 is exposed.

그런다음, 노출된 하부기판(10)의 제1전극단자(16b)와 상부기판(20)의 상부면 가장자리에 구비된 제2전극단자(26b)를 본딩 와이어(32)로 상호 연결한다.Then, the first electrode terminal 16b of the exposed lower substrate 10 and the second electrode terminal 26b provided at the edge of the upper surface of the upper substrate 20 are interconnected with the bonding wire 32.

도 2d를 참조하면, 본딩 와이어(32)로 상호 연결된 영역을 몰딩 공정을 통해 봉지제(36)로 몰딩한다. 이때, 상기 몰딩은 상부기판(20)에서의 봉지된 부분을 제외한 기판들(10, 20)의 가장자리 영역에 대해서만 수행한다. Referring to FIG. 2D, regions interconnected by the bonding wire 32 are molded into the encapsulant 36 through a molding process. In this case, the molding is performed only on the edge regions of the substrates 10 and 20 except for the encapsulated portion of the upper substrate 20.

그런다음, 하부기판(10)의 하부면에 구비된 볼 랜드(도시안됨) 상에 외부 회로에의 실장 수단인 솔더 볼(40)을 부착시키고, 이를 통해, 본 발명의 칩 스택 패키지를 완성한다. Then, the solder ball 40, which is a means for mounting to an external circuit, is attached to the ball land (not shown) provided on the lower surface of the lower substrate 10, thereby completing the chip stack package of the present invention. .

도 4는 본 발명의 다른 실시예에 따른 칩 스택 패키지를 도시한 단면도이다. 여기서, 도 1과 동일한 부분은 동일한 도면부호로 나타낸다. 4 is a cross-sectional view illustrating a chip stack package according to another exemplary embodiment of the present invention. Here, the same parts as in Fig. 1 are designated by the same reference numerals.

도시된 바와 같이, 이 실시예에 따른 칩 스택 패키지는 이전 실시예의 그것과 비교해서 하부기판(10)과 상부기판(20)간의 상호 부착 및 전기적 연결이 각각 접착제 및 본딩 와이어가 아닌 도전성 볼, 즉, 범프(bump : 38)에 의해 이루어지며, 그리고, 나머지 구성요소들은 이전 실시예의 그것들과 동일하다. As shown, the chip stack package according to this embodiment is characterized in that the interconnection and electrical connections between the lower substrate 10 and the upper substrate 20 are not conductive and bonding wires, i. E. , Bump 38, and the remaining components are the same as those of the previous embodiment.

이와 같은 칩 스택 패키지에 따르면, 하부기판(10)과 상부기판(20)은 동일 크기로 구비됨이 바람직하며, 또한, 전극단자들 또한 동일 위치에 구비된다. According to such a chip stack package, the lower substrate 10 and the upper substrate 20 are preferably provided in the same size, and the electrode terminals are also provided at the same position.

그리고, 상기 상부기판(20)에 있어서, 상부면 가장자리의 전극단자는 필요치 않으며, 또한, 기판들(10, 20)간의 와이어 본딩이 필요치 않으므로, 이에 상응하여 기판 가장자리에 대한 몰딩 또한 필요치 않다. In the upper substrate 20, the electrode terminal of the upper edge is not necessary, and since wire bonding between the substrates 10 and 20 is not necessary, there is no need for molding the substrate edge accordingly.

도 5는 본 발명의 또 다른 실시예에 따른 칩 스택 패키지를 도시한 단면도이다. 여기서, 도 1 및 도 4와 동일한 부분은 동일한 도면부호로 나타낸다. 5 is a cross-sectional view illustrating a chip stack package according to another embodiment of the present invention. 1 and 4 are denoted by the same reference numerals.

이 실시예에 따르면, 제1 및 제2반도체 칩(1, 2) 모두는 에지패드형이 적용되며, 제2반도체 칩(2)을 포함한 상부기판(20)은 제1반도체 칩(1)을 포함한 하부기판(10) 상에 상기 제2반도체 칩(2)이 패드 형성면이 아래를 향하는 것이 아니라 위를 향하도록 배치되며, 그리고, 기판들(10, 20)간의 상호 부착 및 전기적 연결이 범프(38)에 의해 이루어진다. 아울러, 하부기판(10)과 상부기판(20) 사이 영역은 봉지제(34a)로 충진되며, 그리고, 제2반도체 칩(2)을 포함한 상부기판(20)의 상부면은 몰딩 공정을 통해 봉지제(36a)로 밀봉된다. According to this embodiment, both of the first and second semiconductor chips 1 and 2 are applied with an edge pad type, and the upper substrate 20 including the second semiconductor chip 2 is connected to the first semiconductor chip 1. The second semiconductor chip 2 is disposed on the lower substrate 10 including the pad forming surface facing upward, not downward, and the mutual attachment and electrical connection between the substrates 10 and 20 are bumped. Made by 38. In addition, an area between the lower substrate 10 and the upper substrate 20 is filled with the encapsulant 34a, and the upper surface of the upper substrate 20 including the second semiconductor chip 2 is encapsulated through a molding process. Sealed with the 36th.

이와 같은 칩 스택 패키지의 경우, 이전 실시예의 그것들과 마찬가지로 본딩 와이어의 길이가 길지 않아서 몰딩시의 와이어 손상을 방지할 수 있으며, 특히, 에치패드형의 칩이 적용되는 바, 패드 위치에 관계없이 모든 칩들을 스택할 수 있다.In the case of such a chip stack package, as in the previous embodiment, the length of the bonding wire is not long, thereby preventing wire damage during molding, and in particular, an etch pad type chip is applied, so that regardless of the pad position, Chips can be stacked

이상에서와 같이, 본 발명은 칩이 안착될 수 있는 홈 및 본딩패드를 노출시킬 수 있는 윈도우를 구비한 기판을 이용하여 칩 스택을 이루기 때문에 제조가 용이하도록 할 수 있으며, 특히, 본딩 와이어의 길이가 짧아 몰딩시의 결함 발생을 방지할 수 있고, 아울러, 몰딩시의 봉지제 미충진을 방지할 수 있어 패키지의 신뢰성을 확보할 수 있다. As described above, the present invention can be easily manufactured because the chip stack is formed using a substrate having a groove on which the chip can be seated and a window for exposing the bonding pad, and particularly, the length of the bonding wire. It is possible to prevent the occurrence of defects during molding, and to prevent the filling of the encapsulant during molding, thereby ensuring the reliability of the package.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.

Claims

A first substrate having a first groove on an upper surface thereof and having a window on a bottom surface of the first groove;

A center pad type first semiconductor chip attached to expose a bonding pad through a first window in a first groove of the first substrate;

The second substrate is attached to the first substrate including the first semiconductor chip in a size that exposes the edge of the first substrate, the second groove on the lower surface, the second window on the upper surface of the second groove Board;

A second semiconductor chip of a center pad type attached to expose a bonding pad through a second window in a second groove of the second substrate;

An electrode terminal provided around the bonding pad of the first semiconductor chip and the first window of the first substrate and an electrode terminal provided around the bonding pad of the second semiconductor chip and the second window of the second substrate, respectively. A plurality of first bonding wires;

A second bonding wire interconnecting an electrode terminal provided at an edge of an upper surface of the first substrate and an electrode terminal provided at an edge of an upper surface of the second substrate;

A first encapsulant encapsulating the first and second window areas including the first bonding wires;

A second encapsulant encapsulating edge regions of the first substrate and the second substrate including the second bonding wires; And

And a solder ball attached to the lower surface of the first substrate.

The chip stack package of claim 1, wherein the first and second substrates have a thickness of about 150 μm to about 300 μm.

The chip stack package of claim 1, wherein the first substrate has a ball land to which a solder ball is attached.

A first substrate having a first groove on an upper surface thereof and having a first window on a bottom of the first groove;

A second substrate disposed on an upper portion of the first substrate including the first semiconductor chip, the second substrate having a second groove on a lower surface thereof and a second window on an upper surface of the second groove;

A bump interposed between the first substrate and the second substrate to electrically interconnect the electrode terminals of each substrate while mutually attaching them;

An electrode terminal provided around the bonding pad of the first semiconductor chip and the first window of the first substrate and an electrode terminal provided around the bonding pad of the second semiconductor chip and the second window of the second substrate, respectively. A plurality of bonding wires; And

An encapsulant encapsulating the first and second window regions including the bonding wires; And

And a solder ball attached to the lower surface of the first substrate.

The chip stack package of claim 4, wherein the first substrate and the second substrate have the same size.

The chip stack package of claim 4 or 5, wherein the first and second substrates have a thickness of 150 to 300 µm.