KR100891522B1

KR100891522B1 - Manufacturing Method of Wafer Level Package

Info

Publication number: KR100891522B1
Application number: KR1020070060264A
Authority: KR
Inventors: 이승현; 김성호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-06-20
Filing date: 2007-06-20
Publication date: 2009-04-06
Anticipated expiration: 2027-06-20
Also published as: KR20080111831A

Abstract

본 발명에 따른 웨이퍼 레벨 패키지의 제조방법은, 다수 개의 웨이퍼 상에 각각 반도체 칩을 형성한 후, 상기 각각의 반도체 칩들 상에 씨드막을 패터닝하는 단계와, 상기 다수의 웨이퍼들 상의 굿-다이로 판별되고 쏘잉된 상기 각각의 반도체 칩들을 웨이퍼 링 상에 재배열하여 부착하는 단계 및 상기 웨이퍼 링에 재배열된 각각의 반도체 칩들 상의 상기 씨드막 상에 금속배선을 무 전해 도금 공정으로 형성하는 단계를 포함한다.A method of manufacturing a wafer level package according to the present invention includes forming a semiconductor chip on a plurality of wafers, patterning a seed film on the semiconductor chips, and determining a good die on the plurality of wafers. Rearranging and attaching each of the semiconductor chips that have been sawed and sawed onto a wafer ring, and forming a metallization process on the seed film on each of the semiconductor chips rearranged on the wafer ring by an electroless plating process. do.

Description

METHODS OF MANUFACTURING WAFER LEVEL PACKAGE

자세하게, 도 1a 내지 도 1h는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위해 나타낸 공정별 단면도.1A to 1H are cross-sectional views showing processes for manufacturing a wafer level package according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 칩 102 : 본딩패드100 semiconductor chip 102 bonding pad

104 : 스크라이브라인 108 : 절연막104: scribe brain 108: insulating film

110 : 씨드막 112 : 감광막패턴110: seed film 112: photosensitive film pattern

120 : 접착부재 122 : 웨이퍼링120: adhesive member 122: wafer ring

200 : 웨이퍼200 wafer

발명은 웨이퍼 레벨 패키지의 제조방법에 관한 것으로, 보다 자세하게는, 굿-다이(Good-Die)를 선별하여 웨이퍼 레벨 패키지 제조공정을 수행하는 웨이퍼 레벨 패키지의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a wafer level package, and more particularly, to a method for manufacturing a wafer level package in which a good-die is selected to perform a wafer level package manufacturing process.

오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되 고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다.The trend in today's electronics industry is to make products that are lighter, smaller, faster, more versatile, more powerful and more reliable. One of the key technologies that enables these product design goals is package assembly technology.

이러한 패키지 조립 기술은 웨이퍼 조립 공정을 거쳐 집적회로가 형성된 반도체 칩을 외부 환경으로부터 보호하고, 기판 상에 용이하게 실장되도록 하여 반도체 칩의 동작 신뢰성 확보하기 위한 기술이다.This package assembly technique is a technique for securing the operation reliability of the semiconductor chip by protecting the semiconductor chip on which the integrated circuit is formed through the wafer assembly process from the external environment and easily mounted on the substrate.

기존의 패키지는 웨이퍼를 절단하여 개개의 반도체 칩들로 분리시킨 다음, 개개의 반도체 칩 별로 패키징 공정을 실시하는 방식으로 제조되었다. 그러나, 상기의 패키징 공정은 자체적으로 많은 단위 공정들, 즉, 칩 부착, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하고 있는 바, 반도체 칩 별로 각각의 패키징 공정이 수행되어야 하는 기존의 패키지 제조방법은, 하나의 웨이퍼에서 얻어지는 반도체 칩의 수를 고려할 때, 모든 반도체 칩에 대한 패키징 소요 시간이 너무 많다는 문제점을 갖고 있다.Existing packages are manufactured by cutting a wafer into separate semiconductor chips and then packaging the semiconductor chips. However, the packaging process itself includes many unit processes, that is, chip attaching, wire bonding, molding, trim / forming, etc., and thus, a conventional package in which each packaging process must be performed for each semiconductor chip. The manufacturing method has a problem that the packaging time for all the semiconductor chips is too large, considering the number of semiconductor chips obtained from one wafer.

이에, 최근에는 개별 반도체 칩으로 분리된 상태에서 조립이 진행되지 않고, 웨이퍼 상태에서 재배선 작업과 볼 형태의 외부 접속 단자의 형성 및 개별 반도체 칩 분리하는 작업을 거쳐 제조하는 웨이퍼 레벨 패키지(Wafer Level Package)라는 기술이 제안되었다.Therefore, in recent years, assembling does not proceed in a state of being separated into individual semiconductor chips, and wafer level packages manufactured by rewiring in a wafer state, formation of ball-type external connection terminals, and work of separating individual semiconductor chips (Wafer Level) Package technology has been proposed.

한편, 웨이퍼 레벨 패키지의 제조 방법을 간단히 살펴보면, 우선, 상면에 회로 패턴이 형성된 반도체 칩 상면 전체에 절연막을 형성하고 포토 공정을 통하여 본딩 패드를 노출시키고, 상기 절연막으로 형성된 반도체칩 상면 일부에 전기적 신호연결을 위하여 메탈층을 증착시킨다.On the other hand, briefly looking at the manufacturing method of the wafer-level package, first, an insulating film is formed on the entire upper surface of the semiconductor chip having a circuit pattern formed thereon, the bonding pad is exposed through a photo process, and an electrical signal is formed on a portion of the upper surface of the semiconductor chip formed of the insulating film. A metal layer is deposited for the connection.

다음으로, 다시 포토 공정을 이용하여 상기 반도체 칩 상에 증착된 메탈층과 볼랜드를 도금한 후, 상기 메탈층을 식각하여 솔더 범프가 형성될 영역을 노출시켜 상기 솔더 범프가 형성될 영역과 본딩 패드 간이 전기적으로 연결되도록 재배선층을 형성한다.Next, after plating the metal layer and the borland deposited on the semiconductor chip using a photo process again, the metal layer is etched to expose the region where the solder bumps are to be formed, and the bonding pads and the region where the solder bumps are to be formed. The redistribution layer is formed so that the liver is electrically connected.

그런 다음, 상기 솔더 범프가 형성될 영역을 제외한 전 부분에 솔더 마스크를 형성시키고, 상기 노출된 솔더 범프 자리에 솔더를 부착하여 마운팅(mounting)하며, 각각의 패키지로 쏘잉(sawing)하여 웨이퍼 레벨 패키지를 제조한다.Then, a solder mask is formed over the entire area except the region where the solder bumps are to be formed, and the solder is attached to the exposed solder bumps to mount them, and sawed into each package to wafer-level packages. To prepare.

그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 종래의 웨이퍼 레벨 패키지 제조방법은, 통상적인 단품의 패키지 제조방법과 달리 최초의 웨이퍼 레벨 단위로 굿-다이 및 배드-다이를 포함한 모든 다이의 제조공정을 일괄적으로 수행하기 때문에 상기 배드 다이(Bad die)에도 상기와 같은 웨이퍼 레벨 패키지의 모든 공정이 수행되므로, 그에 따른 패키지 제조공정의 제조단가가 상승하게 되는 문제점이 발생한다.However, although not shown and described in detail, the conventional wafer-level package manufacturing method as described above, unlike the conventional single-package manufacturing method, the manufacturing process of all the die including the good-die and bad-die in the first wafer level unit Since all processes of the wafer level package are performed on the bad die as well, the manufacturing cost of the package manufacturing process increases accordingly.

또한, 상기와 같은 종래의 웨이퍼 레벨 패키지 제조방법은 상기 웨이퍼 레벨 패키지 제조공정 중에 재배선(Redistribution Layer : RDL) 공정 및 UBM(Under Bump Metallugy) 공정과 같은 공정에서는 전해 도금 방식에 의한 금속배선의 형성이 이루어지고 있으나, 상기와 같은 전해 도금 방식은 전해 도금 방식의 특성상 웨이퍼 전체가 씨드(Seed)막으로 연결되어 있어야 함으로 소망하는 부분만 선택적으로 도금 공정을 수행하지 못하게 된다.In the conventional wafer level package manufacturing method, the metallization is formed by an electroplating method in a process such as a redistribution layer (RDL) process and an under bump metallugy (UBM) process during the wafer level package manufacturing process. However, the electroplating method as described above, because the entire wafer must be connected to the seed film due to the characteristics of the electroplating method, it is impossible to selectively perform the plating process only on a desired part.

그 결과, 제조 수율의 손실이 발생하게 된다.As a result, loss of manufacturing yield occurs.

따라서, 본 발명은 웨이퍼 레벨 패키지에서 제조 단가를 감소시킬 수 있는 웨이퍼 레벨 패키지의 제조방법을 제공한다.Accordingly, the present invention provides a method of manufacturing a wafer level package that can reduce manufacturing costs in a wafer level package.

또한, 본 발명은 소망하는 부분만 선택적으로 도금 공정을 수행할 수 있는 웨이퍼 레벨 패키지의 제조방법을 제공한다.The present invention also provides a method of manufacturing a wafer level package in which only a desired portion can be selectively subjected to a plating process.

게다가, 본 발명은 제조 수율의 손실을 최소화시킬 수 있는 웨이퍼 레벨 패키지의 제조방법을 제공한다.In addition, the present invention provides a method of manufacturing a wafer level package that can minimize the loss of manufacturing yield.

본 발명에 따른 웨이퍼 레벨 패키지의 제조방법은, 다수 개의 웨이퍼 상에 각각 반도체 칩을 형성한 후, 상기 각각의 반도체 칩들 상에 씨드막을 패터닝하는 단계; 상기 다수의 웨이퍼들 상의 굿-다이로 판별되고 쏘잉된 상기 각각의 반도체 칩들을 웨이퍼 링 상에 재배열하여 부착하는 단계; 및 상기 웨이퍼 링에 재배열된 각각의 반도체 칩들 상의 상기 씨드막 상에 금속배선을 무 전해 도금 공정으로 형성하는 단계;를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a wafer level package, the method comprising: forming a semiconductor chip on a plurality of wafers, and then patterning a seed film on the semiconductor chips; Rearranging and attaching each of the semiconductor chips identified and sawed by a good-die on the plurality of wafers onto a wafer ring; And forming a metal wiring on the seed film on each of the semiconductor chips rearranged in the wafer ring by an electroless plating process.

상기 씨드막은 구리 또는 알루미늄과 같은 물질로 형성한다.The seed film is formed of a material such as copper or aluminum.

상기 금속배선은 니켈(Ni) 또는 금(Au)으로 형성한다.The metal wiring is formed of nickel (Ni) or gold (Au).

상기 무 전해 도금 공정은 상기 씨드막이 구리 및 알루미늄일 경우, 각각 팔라듐 용액 및 아연산염(Zincate) 용액을 사용하여 수행한다.The electroless plating process is performed using a palladium solution and a zincate solution when the seed film is copper and aluminum, respectively.

상기 무 전해 도금 공정은 상기 금속배선이 니켈일 경우에 치아인산 나트륨 환원 용액을 사용하여 수행한다.The electroless plating process is performed using a sodium phosphate reducing solution when the metal wiring is nickel.

상기 무 전해 도금 공정은 상기 금속배선이 금일 경우에 치환형 도금액을 사용하여 수행한다.The electroless plating process is performed using a substitutional plating solution when the metal wiring is gold.

상기 치환형 도금액을 사용하는 금으로 이루어진 금속배선은 0.04∼0.06㎛의 두께로 형성한다.Metal wiring made of gold using the substitutional plating solution is formed to a thickness of 0.04 ~ 0.06㎛.

또한, 본 발명에 따른 웨이퍼 레벨 패키지의 제조방법은, 다수의 본딩패드를 구비한 반도체 칩과 볼 랜드 형성 영역을 갖는 금속배선 형성 영역 및 스크라이브 라인을 포함한 웨이퍼 상에 상기 반도체 칩의 본딩패드를 노출시키도록 절연막을 증착하는 단계; 상기 노출된 본딩패드 및 절연막을 포함한 웨이퍼 상에 씨드(Seed)막을 증착하는 단계; 상기 씨드막의 금속배선 형성 영역 이외의 나머지 부분 및 스크라이브 라인(Scribe line) 영역부분을 상기 절연막이 노출될때까지 식각하는 단계; 상기 씨드막의 식각에 의해 노출된 절연막을 포함한 웨이퍼를 각각의 반도체 칩 단위로 상기 스크라이브 라인을 따라 절단(Sawing)하는 단계; 상기 각각의 반도체 칩을 굿-다이(Good-Die)만 선별하여 웨이퍼 링(Wafer Ring)에 재배열 되도록 부착하는 단계; 및 상기 굿-다이가 부착된 웨이퍼 링에 대해 상기 씨드막 상에 금속배선이 형성되도록 무 전해 도금 공정을 수행하는 단계;를 포함한다.In addition, the manufacturing method of the wafer level package according to the present invention, the bonding pad of the semiconductor chip exposed on the wafer including a semiconductor chip having a plurality of bonding pads and a metal wiring forming region having a ball land forming region and a scribe line. Depositing an insulating film to make it; Depositing a seed film on the wafer including the exposed bonding pads and the insulating film; Etching the remaining portion of the seed layer other than the metal wiring forming region and the scribe line region portion until the insulating layer is exposed; Sawing the wafer including the insulating film exposed by the etching of the seed film along the scribe line for each semiconductor chip; Attaching each semiconductor chip to a rearrangement of a wafer ring by selecting only a good-die; And performing an electroless plating process so that a metal wiring is formed on the seed film with respect to the good-die attached wafer ring.

상기 무 전해 도금 공정은 상기 금속배선이 금일 경우에 치환형 도금액을 사 용하여 수행한다.The electroless plating process is performed using a substitutional plating solution when the metal wiring is gold.

(실시예)(Example)

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은, 웨이퍼 레벨 패키지의 제조방법에 있어서 금속배선 형성 공정 단계 전 웨이퍼를 각 반도체 유닛 레벨 단위로 절단하고 상기 유닛 레벨 단위로 절단된 각각의 반도체 칩 중 굿-다이(Good-Die)만을 선별하여 웨이퍼 링(Wafer Ring)에 재배열하여 후속의 금속배선 공정을 수행한다.According to the present invention, in the method of manufacturing a wafer level package, a wafer is cut at each semiconductor unit level before the metallization forming step and only a good-die is selected among the semiconductor chips cut at the unit level. By rearranging the wafer ring (Wafer Ring) to the subsequent metallization process.

또한, 각각 재배열된 반도체 칩에 대해 금속배선 공정 수행시, 종래의 전해도금 방식과 달리, 무 전해 도금 방식을 사용하여 수행한다.In addition, when performing the metallization process for each rearranged semiconductor chip, unlike the conventional electroplating method, it is performed using an electroless plating method.

이렇게 하면, 굿-다이 및 배드-다이(Bad-Die)를 포함한 웨이퍼 상의 모든 다이에 대해 웨이퍼 레벨 패키지의 제조공정을 일괄적으로 수행하는 종래의 웨이퍼 레벨 패키지의 제조방법과 달리, 상기와 같이 웨이퍼 레벨 패키지의 제조공정 중 금속배선 형성 공정 단계 전, 웨이퍼를 각각의 유닛 레벨 단위로 절단한 다음에 절단된 각각의 반도체 칩 중 굿-다이 만을 선별하고 재배열하여 후속 공정을 수행함으로써, 그에 따른 패키지 제조공정에서의 제조단가를 종래의 그것보다 감소시킬 수 있다.In this way, unlike the conventional method of manufacturing a wafer level package in which a manufacturing process of a wafer level package is performed on all dies on a wafer including a good die and a bad die, the wafer as described above. Prior to the metallization forming step of the level package manufacturing process, the wafer is cut in units of unit level, and then only the good dies are sorted and rearranged among the cut semiconductor chips, and the subsequent process is performed. The manufacturing cost in the manufacturing process can be reduced than that of the conventional one.

또한, 종래의 금속배선 형성방법인 전해 도금 방식과 달리, 무 전해 도금 방 식으로 금속배선을 형성함으로써, 전해 도금 방식과 달리 웨이퍼 전체가 씨드(Seed)막으로 연결되어 있어도 되지 않음으로 인해 소망하는 부분만 선택적으로 도금 공정을 수행할 수 있다.In addition, unlike the electrolytic plating method, which is a conventional method of forming metal wirings, the metal wiring is formed by an electroless plating method, and thus, unlike the electrolytic plating method, the entire wafer may not be connected by a seed film. Only portions can be selectively subjected to the plating process.

따라서, 그에 따른 웨이퍼 레벨 패키지에서의 제조 수율의 손실을 최소화시킬 수 있다.Thus, it is possible to minimize the loss of manufacturing yield in the wafer level package.

자세하게, 도 1a 내지 도 1h는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.1A to 1H are cross-sectional views illustrating processes for manufacturing a wafer level package according to an exemplary embodiment of the present invention.

도 1a를 참조하면, 다수의 본딩패드(102)를 구비한 반도체 칩(100)과 볼 랜드 형성 영역을 갖는 금속배선 형성 영역 및 스크라이브 라인(Scribe Line : 104)을 포함한 다수의 웨이퍼(200)를 마련한다.Referring to FIG. 1A, a plurality of wafers 200 including a semiconductor chip 100 having a plurality of bonding pads 102, a metal wiring forming region having a ball land forming region, and a scribe line 104 are provided. Prepare.

도 1b를 참조하면, 상기 다수의 본딩패드(102)를 구비한 반도체 칩(100)과 볼 랜드 형성 영역을 갖는 금속배선 형성 영역 및 스크라이브 라인(104)을 포함한 다수의 웨이퍼(200) 상에 상기 반도체 칩(100)의 본딩패드(102)를 노출시키도록 절연막(108)을 증착한다.Referring to FIG. 1B, the semiconductor chip 100 having the plurality of bonding pads 102 and the plurality of wafers 200 including the scribe lines 104 and the metallization forming region having the ball land forming region and the scribe lines 104 may be formed. An insulating film 108 is deposited to expose the bonding pads 102 of the semiconductor chip 100.

도 1c를 참조하면, 상기 노출된 본딩패드(102) 및 상기 본딩패드(102)를 노출시키도록 형성된 절연막(108)을 포함한 웨이퍼(200) 상에 씨드(Seed)막(110)을 증착한다.Referring to FIG. 1C, a seed film 110 is deposited on the wafer 200 including the exposed bonding pad 102 and the insulating film 108 formed to expose the bonding pad 102.

이때, 상기 씨드막(110)은 구리 또는 알루미늄과 같은 물질로 형성하는 것이 바람직하다.In this case, the seed film 110 is preferably formed of a material such as copper or aluminum.

도 1d를 참조하면, 상기 구리 또는 알루미늄과 같은 물질로 형성된 씨드막 (110)상에 상기 볼 랜드 형성 영역을 갖는 금속배선 형성 영역 이외의 나머지 부분 및 스크라이브 라인(104) 영역 부분이 노출되도록 감광막패턴(112)을 형성한다.Referring to FIG. 1D, the photoresist pattern is exposed so that the remaining portion other than the metal wiring forming region having the ball land forming region and the scribe line 104 region portion are exposed on the seed film 110 formed of a material such as copper or aluminum. And form 112.

이때, 상기 감광막패턴(112)은 포지티브(Positive) 방식으로 식각이 수행될 수 있도록 형성한다. 즉, 상기 포지티브 방식의 감광막패턴(112)에 의해 후속의 상기 씨드막(110) 식각 후, 상기 볼 랜드 형성 영역을 갖는 금속배선 형성 영역 이외의 나머지 부분 및 스크라이브 라인(104) 영역 부분만이 식각되고, 상기 볼 랜드 형성 영역을 갖는 금속배선 형성 영역의 씨드막(110)은 잔류되도록 한다.In this case, the photoresist pattern 112 is formed to be etched in a positive manner. That is, after the seed film 110 is subsequently etched by the positive photosensitive film pattern 112, only the remaining portion other than the metal wiring forming region having the ball land forming region and the scribe line 104 region portion are etched. The seed film 110 of the metal wiring forming region having the ball land forming region is left.

도 1e를 참조하면, 상기 포지티브 방식의 감광막패턴(112)을 식각마스크로 이용하여 상기 씨드막(110)을 상기 절연막(108)이 노출될때까지 식각하고, 상기 감광막패턴(112)을 제거한다.Referring to FIG. 1E, the seed layer 110 is etched until the insulating layer 108 is exposed using the positive photoresist pattern 112 as an etch mask, and the photoresist pattern 112 is removed.

도 1f를 참조하면, 상기 씨드막(110)의 식각에 의해 노출된 절연막(108)을 포함한 웨이퍼(200)를 상기 스크라이브 라인(104)을 따라 각각의 반도체 칩 유닛 레벨(Unit Level) 단위로 절단(Sawing)한다.Referring to FIG. 1F, the wafer 200 including the insulating layer 108 exposed by the etching of the seed layer 110 is cut along the scribe line 104 in units of semiconductor chip unit levels. (Sawing)

도 1g를 참조하면, 상기 유닛 레벨 단위로 절단된 각각의 반도체 칩(100)을 굿-다이(Good-Die)만을 선별하여 웨이퍼 링(Wafer Ring : 122)에 재배열되도록 테이프와 같은 접착부재(120)를 매개로 부착한다. Referring to FIG. 1G, an adhesive member such as a tape may be used to sort only the good-dies of the semiconductor chips 100 cut in the unit level unit and rearrange them on the wafer ring 122. 120).

이때, 상기 굿-다이(Good-Die)만을 선별하여 웨이퍼 링에 대한 재배열은 웨이퍼의 크기에 상관없이 수행할 수 있다.At this time, the rearrangement of the wafer ring may be performed regardless of the size of the wafer by selecting only the good-die.

즉, 200mm 웨이퍼 상에서 웨이퍼 레벨 패키지의 제조공정이 수행된 굿-다이와 300mm 웨이퍼 상에서 웨이퍼 레베 패키지의 제조공정이 수행된 굿-다이를 하나의 웨이퍼 링에 부착하여 재배열한 다음 후속의 웨이퍼 레벨 패키지 제조공정을 수행할 수 있다.In other words, a good-die on which a wafer level package is manufactured on a 200 mm wafer and a good-die on which a wafer level package is manufactured on a 300 mm wafer are attached to one wafer ring and rearranged. Can be performed.

도 1h를 참조하면, 각각의 웨이퍼(200) 상에서 절단된 굿-다이가 부착된 상기 웨이퍼 링의 반도체 칩(100)에 대해 상기 씨드막(110)을 매개로 무 전해 도금공정을 수행하여 상기 씨드막(110) 상에 금속배선(114)을 형성한다.
이 경우, 본 발명은 전술한 바와 같이 포지티브 방식의 감광막패턴에 의해 식각되고 잔류된 상기 씨드막(110)에 의해 상기 볼 랜드 형성 영역을 갖는 금속배선 형성 영역에만 금속배선(114)이 용이하게 형성될 수 있다. 따라서, 본 발명은 소망하는 부분만 선택적으로 도금 공정을 수행하여 용이하게 배선을 형성시킬 수 있다.Referring to FIG. 1H, an electroless plating process is performed on the seed film 110 through the seed film 110 for the semiconductor chip 100 of the wafer ring to which the good-die cut on each wafer 200 is attached. The metallization 114 is formed on the film 110.
In this case, according to the present invention, the metal wiring 114 is easily formed only in the metal wiring forming region having the ball land forming region by the seed film 110 etched and remaining by the positive photosensitive film pattern as described above. Can be. Therefore, the present invention can easily form wirings by selectively performing only a desired portion of the plating process.

여기서, 상기 금속배선(114)은 니켈(Ni) 또는 금(Au)과 같은 물질로 형성하도록 한다.Here, the metal wiring 114 is formed of a material such as nickel (Ni) or gold (Au).

이때, 상기 니켈 또는 금과 같은 물질로 이루어진 금속배선(114)을 형성하기 위한 상기 무 전해 도금 공정은 상기 씨드막(110)이 구리일 경우에 팔라듐 용액을 사용하며, 반면에, 상기 씨드막(110)이 알루미늄일 경우에는 아연산염(Zincate) 용액을 사용하여 수행하는 것이 바람직하다.In this case, the electroless plating process for forming the metal wiring 114 made of a material such as nickel or gold uses a palladium solution when the seed film 110 is copper, whereas the seed film ( When 110) is aluminum, it is preferably performed using a zincate solution.

또한, 상기 무 전해 도금 공정은 상기 금속배선(114)이 니켈일 경우에 치아인산 나트륨 환원 용액을 사용하여 수행하며, 상기 금속배선(114)이 금일 경우에는 치환형 도금액을 사용하여 수행하도록 한다.In addition, the electroless plating process may be performed by using a sodium phosphate reducing solution when the metal wiring 114 is nickel, and using a replacement plating solution when the metal wiring 114 is gold.

한편, 상기 치환형 도금액을 사용하여 금으로 금속배선(114)을 형성하는 경우, 상기와 같이 치환형 도금 방식을 사용하여 금속배선(114)을 형성하기 때문에 금속배선(114)의 두께가 0.04∼0.06㎛ 정도가 되게 형성하도록 한다.On the other hand, when the metal wiring 114 is formed of gold using the substitutional plating solution, since the metal wiring 114 is formed using the substitutional plating method as described above, the thickness of the metal wiring 114 is 0.04 to It should be formed to about 0.06㎛.

이 경우, 본 발명은 굿-다이 및 배드-다이(Bad-Die)를 포함한 웨이퍼 상의 모든 다이에 대해 웨이퍼 레벨 패키지의 제조공정을 일괄적으로 수행하는 종래의 웨이퍼 레벨 패키지의 제조방법과 달리, 상기와 같이 웨이퍼 레벨 패키지의 제조공정 중 금속배선 형성 공정 단계 전, 웨이퍼를 각각의 유닛 레벨 단위로 절단한 다음에 절단된 각각의 반도체 칩 중 굿-다이 만을 선별하고 재배열하여 후속 공정을 수행함으로써, 그에 따른 패키지 제조공정에서의 제조단가를 종래의 그것보다 감소시킬 수 있다.In this case, the present invention is different from the conventional method of manufacturing a wafer level package, in which a manufacturing process of a wafer level package is performed on all dies on a wafer including a good die and a bad die. Before the metallization forming step of the wafer-level package manufacturing process, the wafer is cut in each unit level unit, and only the good-die of each cut semiconductor chip is sorted and rearranged to perform a subsequent process. Accordingly, the manufacturing cost in the package manufacturing process can be reduced than that of the conventional one.

또한, 종래의 금속배선 형성방법인 전해 도금 방식과 달리, 무 전해 도금 방식으로 금속배선을 형성함으로써, 전해 도금 방식과 달리 웨이퍼 전체가 씨드(Seed)막으로 연결되어 있어도 되지 않음으로 인해 소망하는 부분만 선택적으로 도금 공정을 수행할 수 있다.In addition, unlike the electrolytic plating method, which is a conventional method of forming metal wirings, the metal wiring is formed by an electroless plating method. Only the plating process can be carried out selectively.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above-described embodiments of the present invention, the present invention has been described and described with reference to specific embodiments, but the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It will be readily apparent to those skilled in the art that the present invention may be variously modified and modified.

이상에서와 같이 본 발명은, 웨이퍼 레벨 패키지의 제조공정 중 금속배선 형성 공정 단계 전, 웨이퍼를 각각의 유닛 레벨 단위로 절단한 다음에 절단된 각각의 반도체 칩 중 굿-다이 만을 선별하고 재배열하여 후속 공정을 수행함으로써, 그에 따른 패키지 제조공정에서의 제조단가를 종래의 그것보다 감소시킬 수 있다.As described above, according to the present invention, before the metallization forming step of the wafer-level package manufacturing process, the wafer is cut at each unit level, and then only the good dies are sorted and rearranged among the cut semiconductor chips. By carrying out the subsequent process, the manufacturing cost in the package manufacturing process accordingly can be reduced than that of the conventional one.

또한, 본 발명은 종래의 금속배선 형성방법인 전해 도금 방식과 달리, 무 전해 도금 방식으로 금속배선을 형성함으로써, 전해 도금 방식과 달리 웨이퍼 전체가 씨드(Seed)막으로 연결되어 있어도 되지 않음으로 인해 소망하는 부분만 선택적으로 도금 공정을 수행할 수 있다.In addition, the present invention, unlike the electrolytic plating method of the conventional metal wiring forming method, by forming the metal wiring by the electroless plating method, unlike the electrolytic plating method, because the entire wafer may not be connected by a seed film (Seed) Only desired portions can be selectively subjected to the plating process.

따라서, 본 발명은 웨이퍼 레벨 패키지에서의 제조 수율의 손실을 최소화시킬 수 있다.Thus, the present invention can minimize the loss of manufacturing yield in a wafer level package.

Claims

Forming a semiconductor chip on each of the plurality of wafers, and then patterning a seed film on each of the semiconductor chips;

Rearranging and attaching each of the semiconductor chips identified and sawed by a good-die on the plurality of wafers onto a wafer ring; And

Forming a metal wiring on the seed film on each of the semiconductor chips rearranged in the wafer ring by an electroless plating process;

Method of manufacturing a wafer level package comprising a.

The method of claim 1,

The seed film is a method of manufacturing a wafer level package, characterized in that formed of a material such as copper or aluminum.

The method of claim 1,

The metal wiring is a method of manufacturing a wafer level package, characterized in that formed of nickel (Ni) or gold (Au).

The method of claim 1,

The electroless plating process is a method of manufacturing a wafer level package, characterized in that if the seed film is copper and aluminum, using a palladium solution and a zincate (Zincate) solution, respectively.

The method of claim 4, wherein

The electroless plating process is a method of manufacturing a wafer level package, characterized in that performed using sodium phosphate reducing solution when the metal wiring is nickel.

The method of claim 4, wherein

The electroless plating process is a wafer level package manufacturing method, characterized in that performed using a replacement plating solution when the metal wiring is gold.

The method of claim 6,

The metal wiring made of gold using the substitutional plating solution is formed in a thickness of 0.04 ~ 0.06㎛.

Depositing an insulating film to expose a bonding pad of the semiconductor chip on a wafer including a semiconductor chip having a plurality of bonding pads, a metal wiring forming region having a ball land forming region, and a scribe line;

Depositing a seed film on the wafer including the exposed bonding pads and the insulating film;

Etching the remaining portion of the seed layer other than the metal wiring forming region and the scribe line region portion until the insulating layer is exposed;

Sawing the wafer including the insulating film exposed by the etching of the seed film along the scribe line for each semiconductor chip;

Attaching each semiconductor chip to a rearrangement of a wafer ring by selecting only a good-die; And

Performing an electroless plating process so that metal wiring is formed on the seed layer with respect to the good-die attached wafer ring;

Method of manufacturing a wafer level package comprising a.

The method of claim 8,

The electroless plating process is a method for manufacturing a wafer level package, characterized in that the seed film is copper and aluminum, using a palladium solution and zincate (Zincate) solution, respectively.

The method of claim 11,

The method of claim 13,