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KR100889419B1 - 마이크로프로세서를 위한 인터럽트 제어기 및 그러한 인터럽트 제어기를 구비하고 광 정보 매체 상에 정보를 레코딩하거나 또는 상기 매체 상의 정보를 재생하는 디바이스 - Google Patents

마이크로프로세서를 위한 인터럽트 제어기 및 그러한 인터럽트 제어기를 구비하고 광 정보 매체 상에 정보를 레코딩하거나 또는 상기 매체 상의 정보를 재생하는 디바이스 Download PDF

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KR100889419B1
KR100889419B1 KR1020037007686A KR20037007686A KR100889419B1 KR 100889419 B1 KR100889419 B1 KR 100889419B1 KR 1020037007686 A KR1020037007686 A KR 1020037007686A KR 20037007686 A KR20037007686 A KR 20037007686A KR 100889419 B1 KR100889419 B1 KR 100889419B1
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KR
South Korea
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signal
event
microprocessor
memory
group
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KR1020037007686A
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뤼디게르 브룬하임
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톰슨 라이센싱
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Publication date
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Abstract

적어도 하나의 그룹을 형성하도록 결합되고, 셋팅 신호(5)를 위한 입력단 및 이벤트 메모리(40,41)의 상태를 묘사하는 이벤트 메모리 신호(4)를 위한 출력단을 각각 구비하는 복수의 이벤트 메모리(40,41)를 구비하는 마이크로프로세서(30)를 위한 인터럽트 제어기로서,
- 여기서 이벤트 메모리(40,41)에 대한 상기 셋팅 신호(5)는 상기 이벤트 메모리(40,41)와 관련된 이벤트 신호(8)의 활성화가 검출될 때 활성이 되고,
- 여기서 상기 이벤트 메모리 신호(4)는 상기 마이크로프로세서(30)에 대한 인터럽트 신호(9)와 연결되며,
- 여기서 상기 마이크로프로세서(30)는 데이터 버스(10)를 통해 상기 이벤트 메모리 신호(4)에 대한 판독 및 기록 액세스를 할 수 있고,
- 여기서 상기 이벤트 메모리(40,41)는 각각 리셋팅 신호(3)를 위한 입력단을 구비하는, 마이크로프로세서를 위한 인터럽트 제어기는, 공정중에 이벤트가 의도하지 않게 손실되지 않고서 이벤트 메모리가 개별적으로 또는 그렇지 않으면 그룹으로 고유하게 변경될 수 있도록 설계되는데, 이벤트가 의도하지 않게 손실된다는 것은 그들이 처리될 수 없다는 것을 의미한다. 그 결과, 한 그룹의 이벤트 메모리(40,41)에 대한 상기 리셋팅 신호(3)는, 상기 마이크로프로세서(30)가 제 1 기록 신호(15)를 이용하여 상기 이벤트 메모리(40,41)를 포함하는 그룹에 대해 기록 액세스하는 동시에, 상기 이벤트 메모리(40,41)와 관련되는 상기 마이크로프로세서(30)로부터의 각각의 신호(16)가 상기 데이터 버스(10)상에서 활성일 때, 활성이 된다.

Description

마이크로프로세서를 위한 인터럽트 제어기 및 그러한 인터럽트 제어기를 구비하고 광 정보 매체 상에 정보를 레코딩하거나 또는 상기 매체 상의 정보를 재생하는 디바이스{INTERRUPT CONTROLLER FOR A MICROPROCESSOR AND DEVICE FOR RECORDING OR REPRODUCING INFORMATION ON AN OPTICAL INFORMATION MEDIUM WITH SUCH AN INTERRUPT CONTROLLER}
본 발명은 적어도 하나의 그룹을 형성하도록 결합되고, 셋팅 신호를 위한 입력단 및 이벤트 메모리의 상태를 묘사하는 이벤트 메모리 신호를 위한 출력단을 각각 구비하는 복수의 이벤트 메모리를 구비하는 마이크로프로세서를 위한 인터럽트 제어기에 관한 것으로, 여기서 이러한 이벤트 메모리와 관련된 이벤트 신호의 활성화가 검출될 때 이벤트 메모리에 대한 셋팅 신호가 활성화되고, 여기서 이벤트 메모리 신호는 마이크로프로세서에 대한 인터럽트 신호와 연결되며, 여기서 마이크로프로세서는 데이터 버스를 통해 이벤트 메모리 신호에 대한 판독 및 기록 액세스를 하고, 여기서 이벤트 메모리는 각각 리셋팅 신호를 위한 입력단을 구비한다.
이러한 인터럽트 제어기는 예를 들어 광 정보매체상에 정보를 레코딩하거나 또는 상기 매체상의 정보를 재생하는 디바이스에서 사용될 예정이다.
인터럽트 제어기는 특정한 이벤트가 발생할 때 마이크로프로세서에서의 프로그램 실행을 인터럽트하여, 마이크로프로세서는 인터럽트된 프로그램 실행이 지속되기 전에 인터럽트 루틴이라 불리는 프로그램 루틴을 실행할 수 있다. 이러한 이벤트의 발생은 대응하는 이벤트 신호의 활성화가 검출될 때 인터럽트 신호의 형태 로 마이크로프로세서에 시그날링된다(signalled). 마이크로프로세서의 이용 또는 태스크에 따라서, 각각의 이벤트 신호 또는 인터럽트 신호는 그와 관련된 전용 인터럽트 루틴을 가질 수 있다. 대안적으로, 다른 이벤트 신호 또는 인터럽트 신호가 동일한 인터럽트 루틴을 할당받을 수 있다.
또한, 인터럽트 제어기는 특히 각각의 인터럽트 신호를 활성화 또는 불활성화하는데 사용될 수 있는 것으로 알려졌다. 때로 프로그램 실행을 인터럽트하지 못할 수도 있고, 인터럽트가 다시 가능한 시간까지 인터럽트 신호가 실제적으로 다시 불활성일 수도 있기 때문에, 이벤트 신호의 활성화는 통상적으로 마이크로프로세서가 실제로 관련된 인터럽트 루틴을 실행할 때까지 저장된다. 이러한 목적으로, "이벤트 메모리"는 이벤트 신호의 활성화가 - 예를 들어 에지(edge) 검출의 결과로서 - 검출될 때 셋팅되고, 관련된 인터럽트 루틴이 실행될 때 리셋팅되는 것으로 제공된다.
이벤트 메모리의 리셋팅은 원칙적으로 인터럽트 루틴에 의한 영향없이 마이크로프로세서 자체에 의해, 또는 인터럽트 루틴내 프로그램 명령에 의해 트리거링될 수 있다.
프로그램 영향없이 오직 마이크로프로세서에 의한 이벤트 메모리의 리셋팅은 통상적으로, 만일 각각의 인터럽트 신호가 그와 관련된 전용 인터럽트 루틴을 갖고, 인터럽트 신호를 불활성화하는 수단이 이벤트 메모리의 업스트림에 배치되는 경우에만 가능하다.
그러나, 인터럽트 신호를 불활성화하는 수단은 통상적으로 이벤트 메모리의 다운스트림에 배치되어, 인터럽트 신호의 짧은 불활성화 도중에 발생한 이벤트 또한 처리될 수 있다. 그러나, 이러한 장치는, 갱신된 활성화 이전에 특정 기반으로 선택적으로 불활성화된 인터럽트 신호와 관련된 이벤트 메모리를 리셋팅할 수 있어서, 예를 들어 긴 불활성화 주기의 경우에서 과거에 발생한 이벤트에 의해 의도하지 않게 인터럽트가 트리거링되는 것을 방지한다. 이것은 프로그램 지령을 이용하는 리셋팅 수단을 필요로 한다.
만일 특정한 인터럽트 루틴이 서로 다른 이벤트 및 그로 인한 서로 다른 인터럽트 신호에 의해 호출된다면, 상기 인터럽트 루틴은 통상적으로 어떤 이벤트(들)가 인터럽트 루틴을 트리거링했는가를 설정할 수 있다. 이러한 목적으로, 마이크로프로세서는 이벤트 메모리 신호에 대한 판독 액세스를 할 수 있다. 이벤트 메모리는 인터럽트 루틴이 이벤트 메모리의 상태를 판독한 경우에만 리셋팅된다. 이것은 또한 프로그램 지령을 이용하는 리셋팅 수단을 필요로 한다.
실제로, 이벤트 메모리는 마이크로프로세서에 의한 액세스를 위해 종종 그룹으로 결합되어, 유효성을 개선한다. 따라서, 예를 들어 8비트의 데이터 버스폭을 갖는 마이크로프로세서의 경우에, 8개의 각각의 이벤트 메모리가 결합되어 8비트값을 형성한다. 8비트 프로세서는 따라서 동시에 최대 8개의 이벤트 메모리를 액세스할 수 있다. 만일 8개를 초과하는 이벤트 메모리가 있다면, 상기 프로세서는 복수의 연속적인 단계에서 이벤트 메모리 또는 이벤트 메모리의 그룹에 액세스할 필요가 있다.
이벤트 메모리를 리셋팅하는 다른 방법이 실시에서 알려져 있다.
한가지 옵션은, 한 그룹의 모든 이벤트 메모리가 마이크로프로세서가 상기 그룹의 상태를 판독하자마자 리셋 회로에 의해 리셋팅되는 것이다. 그러나 이러한 방법은 특히 각각의 이벤트 메모리가 리셋팅되도록 허용하지 않는다. 또한, 마이크로프로세서가 그룹을 판독할 때 활성인 것으로 검출된 그러한 이벤트 메모리만이 리셋팅된다는 것을 보장하기 위해서 매우 복잡한 리셋 회로의 구현을 요구하는데, 이는 마이크로프로세서에 의한 판독 액세스동안 상기 그룹에 대한 인터럽트 신호가 활성이 될 수 있고 따라서 그룹 상태가 판독 도중에 변경되기 때문이다. 만일 마이크로프로세서가 이벤트 메모리가 활성인 것으로 검출하지 않고서 이벤트 메모리가 리셋팅되면, 이러한 이벤트는 처리되지 않고 손실된다.
한 그룹 또는 모든 그룹의 모든 이벤트 메모리가 리셋 회로대신 프로그램 지령에 의해 리셋팅되는 실시가 마찬가지로 알려져 있는데, 이는 특히 만일 판독하는 동안 또는 판독과 리셋팅 사이에 새로운 이벤트에 의해 그룹의 상태가 변경되는 경우처럼 위에서 전술한 경우에서와 동일한 문제점을 갖는다.
또한 마이크로프로세서가 이벤트 메모리에 대해 판독 액세스 및 기록 액세스하는 것을 모두 허용하는 실시가 알려져 있다. 이것은, 각각의 이벤트 메모리의, 특정 변경, 특히 리셋팅이 한 그룹으로 결합된 경우에도 가능하다는 것을 의미한다. 마이크로프로세서는 그룹 상태를 판독하고, 리셋팅될 이벤트 메모리가 삭제되도록 판독된 데이터값을 변경하며, 상기 그룹에 새로운 상태를 다시 기록한다. 이러한 방법은 또한, 만일 판독하는 동안, 또는 판독과 기록 사이에 상기 그룹의 상태가 새로운 이벤트에 의해 변경된다면, 처리되지 않은 이벤트를 손실할 수도 있 다. 이러한 경우, 마이크로프로세서는 판독하는 동안 새로운 이벤트에 대해 이벤트 메모리가 여전히 불활성인 것을 검출하고, 이벤트가 손실된 결과로서 이러한 불활성 상태를 상기 그룹에 다시 기록한다.
본 발명은 따라서 도입부에서 언급된 유형의 인터럽트 제어기를 설계할 목적에 기초하여, 공정중에 의도적이지 않게 이벤트가 손실되는 일없이(이것은 이벤트들이 처리될 수 없다는 것을 의미한다), 이벤트 메모리가 특정 기반으로 각각 또는 그렇지 않으면 그룹으로 변경될 수 있다.
독립 청구항 1에 기재된 특징에 의해 이러한 목적이 실현된다. 종속 청구항에 유리한 개선이 명시되어 있다.
본 발명의 인터럽트 제어기는, 한 그룹의 특정한 이벤트 메모리에 대한 리셋팅 신호가, 마이크로프로세서가 제 1 기록 신호를 이용하여 이러한 이벤트 메모리를 포함하는 그룹에 대해 기록 액세스를 하는 동시에, 이러한 이벤트 메모리와 관련되는 마이크로프로세서로부터의 각각의 신호가 데이터 버스상에서 활성일 때, 활성이 되는 것을 특징으로 한다. 따라서, 본 발명의 인터럽트 제어기는 프로그램 지령에 의해 고유하고 안전하게 각각의 이벤트 메모리가 리셋되도록 허용한다.
본 발명의 인터럽트 제어기의 한가지 유리한 구현 옵션에서, 한 그룹의 각각의 이벤트 메모리에 대한 리셋팅 신호는, 각각의 이벤트 메모리와 관련되는 데이터 버스상의 마이크로프로세서로부터의 각각의 신호를, 마이크로프로세서가 상기 그룹의 이벤트 메모리에 액세스하는데 이용하는 제 1 기록 신호와 논리 결합하는 논리 AND 함수로부터의 출력 신호의 형태로 얻어진다.
유리하게, 각각의 이벤트 메모리는, 마이크로프로세서로부터의 각각의 신호로서, 적절한 그룹에 대해 판독 액세스하는 동안 각각의 이벤트 메모리의 상태로서 마이크로프로세서로 전송되는 것과 같은 동일한 비트의 데이터 바이트가 할당된다.
본 발명의 인터럽트 제어기의 한가지 유리한 전개에서, 한 그룹의 특정한 이벤트 메모리에 대한 리셋팅 신호는 추가적으로 또한, 마이크로프로세서로부터의 인터럽트 응답(acknowledgement) 신호가 상기 이벤트 메모리와 관련된 인터럽트 루틴이 실행되고 있다고 나타낼 때 활성이 된다. 이러한 실시예는 각각의 이벤트 메모리가 프로그램 명령 및 프로세서 신호 모두에 의해 고유하고 안전하게 리셋팅되도록 허용한다.
이러한 경우, 한 그룹의 각각의 이벤트 메모리에 대한 리셋팅 신호는 유리하게, 적절한 인터럽트 응답 신호를 논리 AND 함수로부터의 출력 신호와 논리 결합하는 논리 OR 함수로부터의 출력 신호의 형태로 얻어지고, 상기 논리 AND 함수는 차례로 상기 각각의 이벤트 메모리와 관련되는 상기 데이터 버스상의 상기 마이크로프로세서로부터의 각각의 신호를, 상기 마이크로프로세서가 상기 그룹의 이벤트 메모리를 액세스하기 위해 사용하는 제 1 기록 신호와 논리 결합한다.
본 발명의 인터럽트 제어기가, 상기 마이크로프로세서가 2개의 서로 다른 메모리 어드레스를 이용하여 이벤트 메모리의 각각의 그룹에 대한 기록 액세스를 할 수 있어서, 상기 마이크로프로세서가 제 1 기록 신호 및 제 2 기록 신호를 이용하여 한 그룹의 이벤트 메모리에 대한 기록 액세스를 할 수 있도록 설계되는 경우에 특히 유리하다.
이러한 경우, 이벤트 메모리는 프로그램 지령에 의해서 고유하고 안전하게 리셋팅될 수 있을 뿐만 아니라, 고유하고 안전하게 셋팅될 수 있다. 이 결과, 본 발명의 인터럽트 제어기는, 특정한 이벤트 메모리에 대한 상기 셋팅 신호가, 상기 마이크로프로세서가 상기 제 2 기록 신호를 이용하여 상기 이벤트 메모리를 포함하는 그룹에 대한 기록 액세스를 하는 동시에, 상기 이벤트 메모리와 관련되는 상기 마이크로프로세서로부터의 각각의 신호가 데이터 버스상에서 활성일 때 활성이 되도록 유리하게 설계된다.
본 발명의 인터럽트 제어기의 이러한 변형예에서, 한 그룹의 각각의 이벤트 메모리에 대한 상기 셋팅 신호가, 각각의 이벤트 메모리와 관련된 이벤트 신호를 논리 AND 함수로부터의 출력 신호와 논리적으로 결합하는 논리 OR 함수로부터의 출력 신호의 형태로 얻어지고, 상기 논리 AND 함수는 차례로, 각각의 이벤트 메모리와 관련되는 데이터 버스상의 마이크로프로세서로부터의 각각의 신호를, 상기 마이크로프로세서가 상기 그룹의 이벤트 메모리를 액세스하기 위해 사용하는 제 2 기록 신호와 논리적으로 결합하는 경우에 유리하다.
만일 마이크로프로세서가 한 그룹에 대해 기록 액세스하기 위해 사용하는 제 2 메모리 어드레스가 상기 그룹에 대해 판독 액세스하기 위해 사용하는 메모리 어드레스와 동일한 이러한 배경에서 특히 유리한데, 이는 대량의 마이크로프로세서에서 알려진 "판독-수정-기록" 명령이 이때 사용될 수 있기 때문이다.
각각의 이벤트 메모리의 특정한, 안전한 리셋팅뿐만 아니라 프로그램 지령에 의한 기록 엑세스를 허용하는, 본 발명의 인터럽트 제어기의 다른 유리한 실시예에서, 특정한 이벤트 메모리는, 마이크로프로세서가 상기 이벤트 메모리를 포함하는 그룹에 대한 기록 액세스를 하기 위해 상기 제 2 기록 신호를 이용하고, 상기 이벤트 메모리와 관련된 각각의 신호가 데이터 버스상에서 활성이 될 때 셋팅된다. 특정한 이벤트 메모리는, 상기 마이크로프로세서가 상기 이벤트 메모리를 포함하는 그룹에 대한 기록 액세스를 하기 위해 상기 제 2 기록 신호를 이용하고, 상기 이벤트 메모리와 관련된 각각의 신호가 데이터 버스상에서 불활성이 될 때 리셋팅된다.
원칙적으로, 이벤트 메모리는 연결에 따라서 비동기적으로, 또는 클록 방식으로 변경되고, 리셋팅되며, 셋팅될 수 있다.
원칙적으로, 본 발명의 명세서를 유리하게 설명하고 전개하는 다양한 옵션이 있다. 이 점에 있어서, 첫째로 청구항 1에 종속인 청구항에 대한 참조가 이루어지고, 둘째로 도면 - 도 2 내지 도 8을 참조하여 본 발명의 7개의 예시적인 실시예의 후술되는 설명에 대한 참조가 이뤄진다. 본 발명의 개념을 예시하기 위해서, 본 발명이 기초로 하는 종래 기술 또한 도 1을 참조하여 설명된다.
본 발명은 도면을 참조하여 더 상세하게 후술된다.
도 1은 종래 기술의 인터럽트 제어기에 대한 기본 회로도.
도 2는 마이크로프로세서에 의한 기록 행위의 결과로서 이벤트 메모리의 특정 리셋팅을 허가하는 본 발명의 인터럽트 제어기에 대한 기본 회로도.
도 3은 마이크로프로세서에 의한 기록 행위의 결과로서, 그리고 마이크로프 로세서로부터의 인터럽트 응답 신호의 결과로서 이벤트 메모리의 특정 리셋팅을 허용하는 본 발명의 인터럽트 제어기에 대한 기본 회로도.
도 4는 마이크로프로세서에 의한 기록 행위의 결과로서 이벤트 메모리의 특정 리셋팅 및 특정 셋팅을 모두 허가하는 본 발명의 인터럽트 제어기에 대한 기본 회로도.
도 5는 마이크로프로세서에 의한 기록 행위의 결과로서, 그리고 마이크로프로세서로부터의 인터럽트 응답 신호의 결과로서 이벤트 메모리의 특정 리셋팅을 허용하고, 마이크로프로세서에 의한 기록 행위의 결과로서 이벤트 메모리의 특정 셋팅을 허가하는 본 발명의 인터럽트 제어기에 대한 기본 회로도.
도 6은 마이크로프로세서에 의한 기록 행위의 결과로서 이벤트 메모리의 특정 리셋팅을 허가하고, 마이크로프로세서에 의한 기록 행위의 결과로서 이벤트 메모리의 비동기 변경을 허가하는 본 발명의 인터럽트 제어기에 대한 기본 회로도.
도 7은 마이크로프로세서에 의한 기록 행위의 결과, 및 마이크로프로세서로부터의 인터럽트 응답 신호 모두의 결과로서 이벤트 메모리의 특정 리셋팅을 허용하고, 마이크로프로세서에 의한 기록 행위의 결과로서 이벤트 메모리의 비동기 변경을 허용하는 본 발명의 인터럽트 제어기에 대한 기본 회로도.
도 8은 마이크로프로세서에 의한 기록 행위의 결과, 및 마이크로프로세서로부터의 인터럽트 응답 신호 모두의 결과로서 이벤트 메모리의 특정 리셋팅을 허용하고, 마이크로프로세서에 의한 기록 행위의 결과로서 이벤트 메모리의 클록 변경을 허용하는 본 발명의 인터럽트 제어기에 대한 기본 회로도.
상기 도면에서, 동일한 회로 소자 및 신호에는 표준 참조번호가 제공되었다.
종래 기술에서 알려져 있고 도 1에 도시된, 마이크로프로세서(30)를 위한 인터럽트 제어기는 이 경우 예를 들어 그룹을 형성하기 위해 결합되는 2개의 이벤트 메모리(40,41)를 포함한다. 각각의 이벤트 메모리(40,41)는 셋팅 신호(5)를 위한 입력단, 데이터 클럭 신호(13) 및 데이터 입력 신호(14)를 위한 입력단, 및 각각의 이벤트 메모리(40 또는 41)의 상태를 묘사하는 이벤트 메모리 신호(4)를 위한 출력단을 구비한다. 이벤트 메모리(40 또는 41)에 대한 셋팅 신호(5)는, 상기 이벤트 메모리(40 또는 41)와 관련된 이벤트 신호(8)의 활성화가 적절한 에지 검출 블럭(50)에 의해 검출될 때 활성이 된다. 이러한 경우, 이벤트 펄스 신호(7)는 셋팅 신호(5)로서 에지 검출 블럭(50)으로부터 이벤트 메모리(40,41)로 전송된다. 이벤트 메모리(40,41)의 각각의 다운스트림은 인터럽트 이벤트에 대한 활성화 신호(6)를 각각의 이벤트 메모리 신호(4)와 논리 결합하는 논리 AND 함수 블럭(60)의 형태로 각각의 인터럽트 활성화부에 배치된다. 논리 AND 함수 블럭(60)으로부터의 출력 신호는, 이러한 경우에 예시된 예에서 논리 OR 함수 블럭(70)을 통해 마이크로프로세서(30)의 인터럽트 입력(1)으로 루팅(route)되는 인터럽트 신호(9)로서 언급된다.
마이크로프로세서(30)로부터의 판독 신호(11)가 활성일 때, 마이크로프로세서(30)는 데이터 버스(10)를 이용하여 판독 레지스터(80)로부터 이벤트 메모리(40,41)의 이벤트 메모리 신호(4)를 검색할 수 있다. 또한, 마이크로프로세 서(30)는, 마이크로프로세서(30)로부터의 기록 신호(15)가 활성일 때 이벤트 메모리(40,41)에 대한 기록 액세스를 할 수 있다. 데이터 클록 신호(13)로서 이벤트 메모리(40 또는 41)에 인가된 기록 신호(15)의 타이밍에 기초하여, 각각의 이벤트 메모리(40 또는 41)에 대한 데이터 버스(10)상의 각각의 신호(16)는 이때 데이터 입력 신호(14)로서 이벤트 메모리(40 또는 41)에 기록된다. 이러한 경우, 각각의 이벤트 메모리(40,41)는 따라서 마이크로프로세서(30)에 의한 각각의 기록 액세스 동작으로 상기 메모리에 기록된 새로운 정보를 갖는다.
도 2 내지 도 8에 도시된 본 발명의 인터럽트 제어기에서, 각각의 이벤트 메모리(40,41)는 셋팅 신호(5)를 위한 입력단 및 리셋팅 신호(3)를 위한 입력단, 그리고 또한 이벤트 메모리 신호(4)를 위한 출력단을 구비하는 메모리 셀로부터 개별적으로 구성된다. 이벤트 메모리(40,41)는 각각 결합되어 그룹을 형성한다.
도 1에 도시된 알려진 인터럽트 제어기의 경우에서와 같이, 각각의 이벤트 메모리(40,41)에 대한 셋팅 신호(5)는 이러한 이벤트 메모리(40 또는 41)와 관련된 이벤트 신호(8)의 활성화가 검출될 때 활성이 된다. 각각의 이벤트 메모리(40,41)로부터의 이벤트 메모리 신호(4)는 논리 AND 함수 블럭(60)을 통해 마이크로프로세서(30)에 대한 인터럽트 신호(9)와 연결되어서, 각각의 이벤트 메모리 신호(4)는 활성화 신호(6)를 이용하여 활성화 또는 불활성화될 수 있다. 유리하게, 활성화 신호(6)는 마이크로프로세서(30)의 데이터 메모리에 대한 상태 신호의 형태를 갖는다.
인터럽트 신호(9)는 도 3, 5, 7, 및 8의 경우에서와 같이 직접, 그렇지 않으 면 도 2, 4, 및 6의 경우에서와 같이 논리 OR 함수 블럭(70)을 통해 마이크로프로세서(30)의 인터럽트 입력(1)에 연결된다. 논리 OR 함수 블럭(70)을 이용하면, 복수의 이벤트로부터의 인터럽트 신호(9)는 하나의 인터럽트 입력(1)에서 결합될 수 있다.
도 2 내지 도 8에 도시된 본 발명의 인터럽트 제어기의 경우에, 도 1에 도시된 인터럽트 제어기의 경우에서와 같이, 마이크로프로세서(30)는 또한 데이터값으로서 한 그룹의 이벤트 메모리(40,41) 모두로부터의 이벤트 메모리 신호(4)에 대한 판독 액세스를 할 수 있다. 판독 레지스터(80)의 각각의 메모리 상태는 따라서 마이크로프로세서(30)에 대해 하나의 데이터 바이트 중 한 비트를 나타낸다.
도 2에 도시된 인터럽트 제어기에서, 이벤트 메모리(40 또는 41)에 대한 리셋팅 신호(3)는, 마이크로프로세서(30)가 이러한 이벤트 메모리(40 또는 41)를 포함하는 그룹에 대해 기록 액세스하는 동시에, 상기 그룹의 이러한 이벤트 메모리(40 또는 41)와 관련되는 마이크로프로세서(30)로부터의 각각의 신호(16)가 데이터 버스(10)상에서 활성일 때, 활성이 된다. 이것은 유리하게, 적절한 그룹에 대해 판독 액세스하는 동안 또한 마이크로프로세서(30)로 전송되는 이벤트 메모리(40 또는 41)의 상태에 의해 동일한 비트의 데이터 바이트를 이용하는 것을 수반한다. 그 결과, 마이크로프로세서(30)로부터의 기록 신호(15)와 이벤트 메모리(40 또는 41)에 대한 각각의 신호(16)는 그 출력 신호가 각각의 이벤트 메모리(40 또는 41)에 대한 소프트웨어-제어된 리셋팅 신호(19)를 형성하는 논리 AND 함수 블럭(61)에 의해 논리 결합된다. 도 2에 도시된 본 발명의 인터럽트 제 어기의 실시예는 따라서 프로그램 지령에 의해 각각의 이벤트 메모리(40,41)의 고유의 안전한 리셋팅을 허용한다.
도 2에 도시된 변형예와 대조적으로, 도 3에 도시된 인터럽트 제어기의 경우에, 이벤트 메모리(40 또는 41)에 대한 리셋팅 신호(3)는 추가로 또한, 마이크로프로세서(30)로부터의 인터럽트 응답 신호(2)가 이러한 이벤트 메모리(40 또는 41)와 관련된 인터럽트 루틴이 실행되고 있다고 나타낼 때, 활성이 된다. 이 결과, 마이크로프로세서(30)로부터의 인터럽트 응답 신호(2) 및 각각의 이벤트 메모리(40 또는 41)에 대한 소프트웨어-제어된 리셋팅 신호(19)는 그 출력 신호가 각각의 이벤트 메모리(40 또는 41)에 대한 리셋팅 신호(3)를 형성하는 논리 OR 함수 블럭(71)에 의해 논리 결합된다. 본 발명의 인터럽트 제어기의 이러한 변형예에서, 각각의 이벤트 메모리(40,41)는 프로그램 지령 및 프로세서 신호 모두에 의해 고유하고 안전하게 리셋팅될 수 있다.
도 4 내지 도 8에 도시된 본 발명의 인터럽트 제어기에서, 마이크로프로세서는 2개의 서로 다른 메모리 주소를 이용하여 이벤트 메모리(40,41)의 각각의 그룹에 대한 기록 액세스를 할 수 있다.
마이크로프로세서(30)로부터의 제 1 기록 신호(15)를 이용하여 제 1 메모리 어드레스하에서 마이크로프로세서(30)에 의한 기록 액세스의 경우에, 이벤트 메모리(40 또는 41)에 대한 리셋팅 신호(3)는 도 2와 관련하여 기재된 바와 같이 활성이 된다. 또한, 이벤트 메모리(40 또는 41)에 대한 셋팅 신호(5)는, 이러한 이벤트 메모리(40 또는 41)와 관련된 이벤트 신호(8)의 활성화가 검출될 때뿐만 아니 라, 마이크로프로세서(30)로부터의 제 2 기록 신호(17)를 이용하여 제 2 메모리 어드레스하에서 이러한 이벤트 메모리(40 또는 41)를 포함하는 그룹에 대해 기록 액세스하는 동시에, 상기 그룹의 이러한 이벤트 메모리(40 또는 41)와 관련되는 데이터 버스(10)상의 각각의 신호(18)가 활성이 될 때, 활성이 된다. 이것은 유리하게, 그룹에 대해 판독 액세스하는 동안 또한 마이크로프로세서(30)로 전송되는 적절한 이벤트 메모리(40 또는 41)의 상태에 의해 데이터 바이트의 동일한 비트를 이용하는 것을 수반한다. 또한, 마이크로프로세서(30)가 상기 그룹에 대한 기록 액세스를 하기 위해 사용하는 제 2 메모리 어드레스는 유리하게, 상기 그룹에 대한 판독 액세스를 하기 위해 사용하는 메모리 어드레스와 동일하다. 이것은, 대량의 마이크로프로세서에서 알려진 "판독-수정-기록" 명령이 이러한 경우에 이용될 수 있기 때문이다. 그 결과, 마이크로프로세서(30)로부터의 기록 신호(17) 및 이벤트 메모리(40 또는 41)에 대한 각각의 신호(18)는 그 출력 신호가 각각의 이벤트 메모리(40 또는 41)에 대한 소프트웨어-제어된 셋팅 신호(20)를 형성하는 논리 AND 함수 블럭(62)에 의해 논리 결합된다. 이러한 셋팅 신호(20)는 논리 OR 함수 블럭(72)에 의해 이벤트 펄스 신호(7)와 논리 결합된다. 그후 논리 OR 함수 블럭(72)으로부터의 출력 신호는 각각의 이벤트 메모리(40 또는 41)에 대한 셋팅 신호(5)를 형성한다.
전술한 본 발명의 인터럽트 제어기의 실시예가 도 4에 도시되고, 프로그램 지령에 의해 각각의 이벤트 메모리(40 또는 41)의 고유의 안전한 리셋팅 및 셋팅을 허용한다. 이러한 변형은 도 3과 관련하여 기재된 바와 같이, 인터럽트 응답 신호(2)를 이용하여 리셋팅하는 옵션과 결합될 수 있고, 이것이 도 5에 도시되어 있다.
도 6 내지 도 8에 도시된 본 발명의 인터럽트 제어기의 변형예에서, 마이크로프로세서(30)에 의한 기록 행위의 결과로서 이벤트 메모리(40,41)의 고유 리셋팅외에도, 또한 마이크로프로세서(30)에 의한 기록 행위의 결과로서 이벤트 메모리(40,41)가 변경될 수 있다. 마이크로프로세서(30)가 제 2 메모리 어드레스를 이용하여 각각의 이벤트 메모리(40 또는 41)를 포함하는 그룹에 대해 기록 액세스할 때마다 이벤트 메모리(40,41)가 변경된다. 도 6 및 도 7에 도시된 인터럽트 제어기의 경우에서, 이 경우 적절한 셋팅 신호(5)는, 만일 상기 그룹의 이러한 이벤트 메모리(40 또는 41)와 관련되는 마이크로프로세서(30)로부터의 각각의 신호(18)가 활성일 때 활성이 되거나, 또는 대응하는 리셋팅 신호(3)는, 상기 그룹의 이러한 이벤트 메모리(40 또는 41)와 관련되는 마이크로프로세서(30)로부터의 각각의 신호(18)가 불활성일 때 활성이 된다. 이것은 유리하게, 적절한 그룹에 대해 판독 액세스하는 동안 또한 마이크로프로세서(30)로 전송되는 각각의 이벤트 메모리(40 또는 41)의 상태에 의해 데이터 바이트의 동일한 비트를 이용하는 것을 수반한다. 또한, 마이크로프로세서(30)가 상기 그룹에 대해 기록 액세스하기 위해 이용하는 제 2 메모리 어드레스는 판독 액세스하기 위해 이용하는 메모리 어드레스와 유리하게 동일하여, 대량의 마이크로프로세서에서 알려진 "판독-수정-기록" 명령이 사용될 수 있다.
도 6에 도시된 본 발명의 인터럽트 제어기의 실시예에서, 이벤트 메모리(40,41)는 그 출력 신호가 이벤트 메모리(40 또는 41)에 대한 리셋 신호(3)를 형성하고, 2개의 논리 AND 함수 블럭(61,63)으로부터의 출력 신호들을 서로 논리 결합하는 각각의 논리 OR 함수 블럭(73)을 이용하여 고유하게 리셋팅되고 변경된다. 논리 AND 함수 블럭(61)은, 마이크로프로세서(30)로부터의 제 1 기록 신호(15)를 각각의 이벤트 메모리(40 또는 41)와 관련되는 마이크로프로세서(30)의 데이터 버스(10)상의 각각의 신호(16)와 논리 결합하여, 이벤트 메모리(40 또는 41)의 고유 리셋팅을 생성한다. 논리 AND 함수 블럭(63)은, 마이크로프로세서(30)로부터의 제 2 기록 신호(17)를, 각각의 이벤트 메모리(40 또는 41)와 관련되지만 반전 블럭(90)을 이용하여 이전에 반전된 마이크로프로세서(30)의 데이터 버스(10)상의 각각의 신호(18)와 논리 결합한다. 또한, 각각의 이벤트 메모리(40 또는 41)와 관련되는 마이크로프로세서(30)의 데이터 버스(10)상의 각각의 신호(18)는 또한 논리 AND 함수 블럭(62)에 의해 마이크로프로세서(30)로부터의 제 2 기록 신호(17)와 논리 결합된다. 이러한 논리 AND 함수 블럭(62)은 논리 OR 함수 블럭(72)에 의해 각각의 이벤트 메모리(40 또는 41)에 대한 에지 검출 블럭(50)으로부터의 이벤트 펄스 신호(7)와 논리 결합되는 소프트웨어-제어된 셋팅 신호(20)를 전달한다. 이러한 논리 OR 함수 블럭(72)으로부터의 출력 신호는 각각의 이벤트 메모리(40 또는 41)에 대한 셋팅 신호(5)로서 이용된다.
도 6에 도시된 회로 장치와 대조적으로, 도 7에 도시된 회로 장치는 단순히, 또한 마이크로프로세서(30)로부터의 인터럽트 응답 신호(2)에 의해 고유하게 리셋팅되는 이벤트 메모리(40,41)의 옵션에 의해 보완된다.
도 8에 도시된 인터럽트 제어기의 경우에서, 이벤트 메모리(40,41)는 각각 제 2 기록 신호(17)가 활성화될 때 데이터 버스(10)상에 있는 그와 관련된 각각의 신호(18)가 직접 다시 기록된다. 그 결과, 기록 신호(17)는 데이터 클럭 신호(13)로서 이벤트 메모리(40 또는 41)로 루팅되는 반면, 데이터 버스(10)상에 있는 각각의 신호(18)는 이벤트 메모리(40 또는 41)에 대한 데이터 입력 신호(14)를 형성한다.
본 명세서에 기재된 본 발명의 실시예는 단순히 예로써 표시된다. 본 발명의 명세서를 기초로, 당업자는 본 발명의 범주내에 있는 인터럽트 제어기의 다른 실시예를 실시할 수 있다.
전술한 바와 같이, 본 발명은 광 정보매체상에 정보를 레코딩하거나 또는 상기 매체상의 정보를 재생하는 디바이스에서 사용될 수 있는, 마이크로프로세서를 위한 인터럽트 제어기에서 이용가능하다.

Claims (10)

  1. 복수의 이벤트 메모리(40,41)를 구비하는 마이크로프로세서(30)를 위한 인터럽트 제어기로서,
    - 상기 복수의 이벤트 메모리(40, 41)는 적어도 하나의 그룹을 형성하도록 결합되고, 상기 복수의 이벤트 메모리(40, 41)의 각각은 셋팅 신호(5)를 위한 입력단 및 이벤트 메모리(40,41)의 상태를 표현하는 이벤트 메모리 신호(4)를 위한 출력단을 구비하고,
    - 여기서 이벤트 메모리(40,41)에 대한 상기 셋팅 신호(5)는 상기 이벤트 메모리(40,41)와 관련된 이벤트 신호(8)의 활성화가 검출될 때 활성이 되고,
    - 여기서 상기 이벤트 메모리 신호(4)는 상기 마이크로프로세서(30)에 대한 인터럽트 신호(9)와 연결되며,
    - 여기서 상기 마이크로프로세서(30)는 데이터 버스(10)를 통해 상기 이벤트 메모리 신호(4)에 대한 판독 및 기록 액세스를 할 수 있고,
    - 여기서 상기 이벤트 메모리(40,41)는 각각 리셋팅 신호(3)를 위한 입력단을 구비하되,
    한 그룹의 이벤트 메모리(40,41)에 대한 리셋팅 신호(3)는, 상기 마이크로프로세서(30)가 제 1 기록 신호(15)를 이용하여 상기 이벤트 메모리(40,41)를 포함하는 그룹에 대해 기록 액세스하는 동시에, 상기 이벤트 메모리(40,41)와 관련되는 상기 마이크로프로세서(30)로부터의 각각의 신호(16)가 상기 데이터 버스(10)상에서 활성일 때 활성이 되는 것을 특징으로 하는, 마이크로프로세서를 위한 인터럽트 제어기.
  2. 제 1항에 있어서, 한 그룹의 각각의 이벤트 메모리(40,41)에 대한 상기 리셋팅 신호(3)는, 상기 각각의 이벤트 메모리(40,41)와 관련되는 상기 데이터 버스(10)상의 상기 마이크로프로세서(30)로부터의 각각의 신호(16)를, 상기 마이크로프로세서(30)가 상기 그룹의 상기 이벤트 메모리(40,41)를 액세스하기 위해 사용하는 상기 제 1 기록 신호(15)와 논리 결합하는 논리 AND 함수(61)로부터의 출력 신호의 형태로 얻어지는 것을 특징으로 하는, 마이크로프로세서를 위한 인터럽트 제어기.
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서, 한 그룹의 이벤트 메모리(40,41)에 대한 상기 리셋팅 신호(3)는 또한, 상기 마이크로프로세서(30)로부터의 인터럽트 응답(acknowledgement) 신호(2)가 상기 이벤트 메모리(40,41)와 관련된 인터럽트 루틴이 실행되고 있다고 나타낼 때 활성이 되고,
    한 그룹의 각각의 이벤트 메모리(40,41)에 대한 상기 리셋팅 신호(3)는, 상기 적절한 인터럽트 응답 신호(2)를 논리 AND 함수(61)로부터의 출력 신호와 논리 결합하는 논리 OR 함수(71)로부터의 출력 신호의 형태로 얻어지고, 상기 논리 AND 함수는 차례로 상기 각각의 이벤트 메모리(40,41)와 관련되는 상기 데이터 버스(10)상의 상기 마이크로프로세서(30)로부터의 각각의 신호(16)를, 상기 마이크로프로세서(30)가 상기 그룹의 상기 이벤트 메모리(40,41)를 액세스하기 위해 사용하는 제 1 기록 신호(15)와 논리 결합하는 것을 특징으로 하는, 마이크로프로세서를 위한 인터럽트 제어기.
  6. 제 1항 또는 제 2항에 있어서, 상기 마이크로프로세서(30)는 2개의 서로 다른 메모리 어드레스를 이용하여 이벤트 메모리(40,41)의 각각의 그룹에 대한 기록 액세스를 할 수 있어서, 상기 마이크로프로세서(30)는 상기 제 1 기록 신호(15) 및 제 2 기록 신호(17)를 이용하여 한 그룹의 이벤트 메모리(40,41)에 대한 기록 액세스를 할 수 있고, 이벤트 메모리(40,41)에 대한 상기 셋팅 신호(5)는, 상기 마이크로프로세서(30)가 상기 제 2 기록 신호(17)를 이용하여 상기 이벤트 메모리(40,41)를 포함하는 그룹에 대한 기록 액세스를 하는 동시에, 상기 이벤트 메모리(40,41)와 관련되는 상기 마이크로프로세서(30)로부터의 각각의 신호(18)가 상기 데이터 버스(10)상에서 활성일 때, 활성이 되는 것을 특징으로 하는, 마이크로프로세서를 위한 인터럽트 제어기.
  7. 제 6항에 있어서, 한 그룹의 각각의 이벤트 메모리(40,41)에 대한 상기 셋팅 신호(5)는, 각각의 이벤트 메모리(40,41)와 관련된 이벤트 신호(8)를 논리 AND 함수(62)로부터의 출력 신호와 논리 결합하는 논리 OR 함수(72)로부터의 출력 신호의 형태로 얻어지고, 상기 논리 AND 함수는 차례로, 상기 각각의 이벤트 메모리(40,41)와 관련되는 상기 데이터 버스(10)상의 상기 마이크로프로세서(30)로부터의 각각의 신호(18)를, 상기 마이크로프로세서(30)가 상기 그룹의 상기 이벤트 메모리(40,41)를 액세스하기 위해 사용하는 제 2 기록 신호(17)와 논리 결합하는 것을 특징으로 하는, 마이크로프로세서를 위한 인터럽트 제어기.
  8. 제 6항에 있어서, 상기 마이크로프로세서(30)가 한 그룹에 대해 기록 액세스하기 위해 사용하는 제 2 메모리 어드레스는 상기 그룹에 대해 판독 액세스하기 위해 사용하는 메모리 어드레스와 동일한 것을 특징으로 하는, 마이크로프로세서를 위한 인터럽트 제어기.
  9. 제 6항에 있어서, 이벤트 메모리(40,41)는, 상기 마이크로프로세서(30)가 상기 이벤트 메모리(40,41)를 포함하는 그룹에 대한 기록 액세스를 하기 위해 상기 제 2 기록 신호(17)를 이용하고, 상기 이벤트 메모리(40,41)와 관련된 각각의 신호(18)가 상기 데이터 버스(10)상에서 활성이 될 때 셋팅되고, 상기 이벤트 메모리(40,41)는, 상기 마이크로프로세서(30)가 상기 이벤트 메모리(40,41)를 포함하는 그룹에 대한 기록 액세스를 하기 위해 상기 제 2 기록 신호(17)를 이용하고, 상기 이벤트 메모리(40,41)와 관련된 각각의 신호(18)가 상기 데이터 버스(10)상에서 불활성일 때 리셋팅되는 것을 특징으로 하는, 마이크로프로세서를 위한 인터럽트 제어기.
  10. 제 1항 또는 제 2항에 따른 인터럽트 제어기를 구비하는, 광 정보매체상에 정보를 레코딩하거나 또는 상기 매체상의 정보를 재생하는 디바이스.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005190207A (ja) * 2003-12-25 2005-07-14 Matsushita Electric Ind Co Ltd 割り込み制御装置、制御方法
TWI256591B (en) * 2004-08-11 2006-06-11 Benq Corp Method of reducing interrupts
CN100370756C (zh) * 2005-05-24 2008-02-20 杭州华三通信技术有限公司 系统的复位处理方法及装置
CA2731728C (en) * 2008-07-23 2017-03-28 Micro Motion, Inc. Processing system with external memory access control
CN101901165B (zh) * 2010-07-26 2013-04-10 清华大学 一种中断控制器电路结构
US9390043B2 (en) * 2012-12-17 2016-07-12 Analog Devices, Inc. Trigger routing unit
US12332737B2 (en) * 2023-03-08 2025-06-17 Nxp B.V. Method and apparatus for fault indication propagation and fault masking in a hierarchical arrangement of systems

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0316138A2 (en) * 1987-11-11 1989-05-17 Fujitsu Limited Grouping device for interrupt controller
EP0443557A2 (en) * 1990-02-20 1991-08-28 Nec Corporation Interrupt controller capable of realizing interrupt nesting function

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57101949A (en) * 1980-12-17 1982-06-24 Matsushita Electric Ind Co Ltd Interruption processing circuit
JPH0268632A (ja) * 1988-09-05 1990-03-08 Toshiba Corp 割込み制御装置
US5584028A (en) * 1990-05-14 1996-12-10 At&T Global Information Solutions Company Method and device for processing multiple, asynchronous interrupt signals
JP2729343B2 (ja) * 1992-08-28 1998-03-18 三菱電機株式会社 複数個の処理装置を有する情報処理システムおよびこの情報処理システムにおいて用いられる制御装置ならびに処理装置
US5815733A (en) * 1996-02-01 1998-09-29 Apple Computer, Inc. System for handling interrupts in a computer system using asic reset input line coupled to set of status circuits for presetting values in the status circuits
KR100313945B1 (ko) * 1999-03-03 2001-11-15 김영환 다단 인터럽트 제어 장치
JP2002055830A (ja) * 2000-05-29 2002-02-20 Seiko Epson Corp 割込信号生成装置及び割込信号の生成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0316138A2 (en) * 1987-11-11 1989-05-17 Fujitsu Limited Grouping device for interrupt controller
EP0443557A2 (en) * 1990-02-20 1991-08-28 Nec Corporation Interrupt controller capable of realizing interrupt nesting function

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