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KR100886100B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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KR100886100B1
KR100886100B1 KR1020070122401A KR20070122401A KR100886100B1 KR 100886100 B1 KR100886100 B1 KR 100886100B1 KR 1020070122401 A KR1020070122401 A KR 1020070122401A KR 20070122401 A KR20070122401 A KR 20070122401A KR 100886100 B1 KR100886100 B1 KR 100886100B1
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KR
South Korea
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substrate
semiconductor package
lead
semiconductor
semiconductor chip
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KR1020070122401A
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English (en)
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정윤하
김기정
김재윤
Original Assignee
앰코 테크놀로지 코리아 주식회사
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Publication date
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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 리드프레임이 탑재된 하부 반도체 패키지와, 이 하부 반도체 패키지내의 리드프레임을 그라인딩 내지 소잉시켜 외부로 노출시킨 패드에 상부 반도체 패키지를 전기적 접속 가능하게 적층 구성시킨 구조의 적층형 반도체 패키지 및 그 제조 방법에 관한 것이다.
즉, 본 발명은 그라인딩 또는 소잉에 의하여 독립적인 단자로 분리될 수 있는 리드프레임을 구비하여 하부쪽의 제1반도체 패키지내에 탑재시키고, 이후 제1반도체 패키지의 상면에 독립적인 단자(패드)로 분리되며 외부로 노출된 리드프레임의 각 리드의 패드에 상부쪽의 제2반도체 패키지를 신호 교환 가능하게 적층 구성되도록 함으로써, 상부 및 하부 반도체 패키지간의 간격을 줄일 수 있고, 구리 재질인 리드프레임을 이용하므로 전기 전도도 및 그 전기적 신호 교환에 대한 신뢰성을 증대시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하고자 한 것이다.
반도체 패키지, PoP, 리드프레임, 기판, 반도체 칩, 적층형

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 리드프레임이 탑재된 하부 반도체 패키지와, 이 하부 반도체 패키지내의 리드프레임을 그라인딩 내지 소잉시켜 외부로 노출시킨 패드에 상부 반도체 패키지를 전기적 접속 가능하게 적층 구성시킨 구조의 적층형 반도체 패키지 및 그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 패키지는 리드프레임, 인쇄회로기판, 회로필름 등의 기판을 이용하여, 기판의 칩부착 영역에 반도체 칩을 부착하는 칩부착 공정, 반도체 칩과 기판간을 전기적 신호 교환을 위하여 골드 와이어 등으로 연결하는 와이어 본딩 공정, 반도체 칩과 와이어 등을 외부로부터 보호하기 위하여 몰딩 컴파운드 수지로 몰딩하는 몰딩 공정 등을 통하여 제조된다.
최근에는 고집적화를 위하여 반도체 패키지를 상하로 신호 교환 가능하게 적 층시킨 적층형 패키지가 개발되고 있으며, 이를 감안하여 슬림형의 다기능 휴대폰, PDA, 디지털카메라, MP3플레이어를 위한 메모리 패키징 형태로서, 일종의 적층형 패키지인 PoP(Package-on-Package) 패키징이 이루어지고 있는 바, 첨부한 도 3은 종래의 PoP 패키지에 대한 일례를 설명하기 위한 개략적인 단면도이다.
종래의 PoP 패키지는 하부쪽의 제1반도체 패키지와, 상부쪽의 제2반도체 패키지가 상호 적층된 구조로 되어 있다.
상기 제1반도체 패키지(10)는 제1기판(12) 상에 부착된 제1반도체 칩(13)과, 제1반도체 칩(13)과 제1기판(12)상의 전도성회로패턴간을 연결하는 플립 칩(14)과, 제1기판(12)의 저면에 형성된 볼랜드에 융착되어 제1반도체 칩(13)의 입출력단자가 되는 제1솔더볼(15)과, 상기 제1반도체 칩(13)과 플립 칩(14) 등을 포함하는 제1기판(12)상의 몰딩영역에 몰딩된 제1몰딩수지(16)를 포함하여 구성되어 있다.
이때, 상기 제1기판의 전체 면적중 몰딩영역은 대략 중앙부분이 되고, 이 몰딩영역의 바깥쪽 영역에는 제2반도체 패키지의 적층을 위한 접속단자인 또 다른 전도성 회로패턴이 노출되는 상태가 된다.
상기 제2반도체 패키지(20)는 제2기판(22) 상에 부착된 제2반도체 칩(23)과, 제2반도체 칩(23)과 제2기판(22)상의 전도성회로패턴간을 연결하는 와이어(24)와, 제2기판(22)의 저면에 형성된 볼랜드에 융착되어 제2반도체 칩(23)의 입출력단자가 되는 제2솔더볼(25)과, 상기 제2반도체 칩(23)과 와이어(24)를 포함하는 제2기판(22)상의 몰딩영역에 몰딩된 제2몰딩수지(26)를 포함하여 구성되어 있다.
따라서, 상기 제1반도체 패키지(10)의 제1기판(12)의 상면에서 바깥쪽 영역 에 노출된 전도성 회로패턴에 상기 제2반도체 패키지(20)의 제2솔더볼(25)을 융착시킴으로써, 제1 및 제2반도체 패키지(10,20)의 적층이 이루어진다.
그러나, 종래의 PoP 타입 패키지는 다음과 같은 문제점이 있다.
상기 제1반도체 패키지(10)와 제2반도체 패키지(20)의 적층 및 전기적 신호 연결을 위한 수단인 제2솔더볼(25: 범프)의 높이가 적어도 상기 제1기판(12)의 상면과 제2기판(22)의 저면 사이의 간격(H), 즉 제1몰딩수지(16)의 높이보다 커야 하므로, 제2솔더볼(25)의 크기가 과대해지는 문제점이 있다.
상기 제2솔더볼의 크기와 관련된 전기적 접속 기술로 인하여, 전체 패키지에서 차지하는 제2솔더볼의 크기를 줄이기 어려우며, 결국 제1 및 제2패키지간의 간격이 커져 전체 패키지의 두께 증가 및 내구성 저하를 초래하는 문제점이 있다.
특히, 상기 제2솔더볼의 크기가 과대해짐에 따라, 제1반도체 패키지와 제2반도체 패키지를 상호 연결할 때, 제2솔더볼에 대한 변형 문제가 발생할 수 있고, 열적 스트레스(thermal stress) 등과 같은 여러가지 요인으로 인하여 제2솔더볼의 탈락되는 내구성 저하 문제가 발생할 수 있으며, 결국 제1 및 제2반도체 패키지간의 접속 단락 등이 발생되는 문제점이 발생할 수 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 그라인딩 또는 소잉에 의하여 독립적인 단자로 분리될 수 있는 리드프레임을 구비하여 하부쪽의 제1반 도체 패키지내에 탑재시키고, 이후 제1반도체 패키지의 상면에 독립적인 단자(패드)로 분리되며 외부로 노출된 리드프레임의 각 리드의 패드에 상부쪽의 제2반도체 패키지를 신호 교환 가능하게 적층 구성되도록 함으로써, 상부 및 하부 반도체 패키지간의 간격을 줄일 수 있고, 구리 재질인 리드프레임을 이용하므로 전기 전도도 및 그 전기적 신호 교환에 대한 신뢰성을 증대시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는:
제1기판 상에 부착된 제1반도체 칩, 상기 제1반도체 칩과 제1기판상의 전도성회로패턴간을 연결하는 플립 칩, 상기 제1반도체 칩과 플립 칩을 포함하는 제1기판상의 몰딩영역에 몰딩된 제1몰딩수지, 상단은 상기 제1몰딩수지의 상면과 평행을 이루며 외부로 노출되고 그 하단은 다운셋되어 상기 제1반도체 칩의 바깥쪽으로 연장되면서 상기 제1기판상의 전도성회로패턴에 접속 연결되는 리드프레임, 상기 제1기판의 저면에 형성된 볼랜드에 융착되어 제1반도체 칩의 입출력단자가 되는 제1솔더볼, 을 포함하는 제1반도체 패키지와; 제2기판 상에 부착된 제2반도체 칩, 상기 제2반도체 칩과 제2기판상의 전도성회로패턴간을 연결하는 와이어, 상기 제2반도체 칩과 와이어를 포함하는 제2기판상의 몰딩영역에 몰딩된 제2몰딩수지, 를 포함하는 제2반도체 패키지; 를 적층 구성하되, 외부로 노출된 상기 리드프레임의 상단면과, 상기 제2기판의 저면에 형성된 볼랜드간을 전도성 연결수단으로 연결하여서, 상기 제1 및 제2반도체 패키지가 적층 구성되는 것을 특징으로 하는 반도체 패키지를 제공한다.
바람직한 구현예로서, 상기 리드프레임은: 내부지지틀과, 이 내부지지틀의 외측 사방 모서리로부터 일체로 연장된 복수의 리드와, 이 리드상에 일체로 돌출 형성된 패드로 구성된 것을 특징으로 한다.
더욱 바람직한 구현예로서, 상기 리드프레임의 내부지지틀은 그라인딩에 의하여 제거되는 동시에 내부지지틀과 인접한 리드의 상단이 상기 제1몰딩수지의 상면과 평행을 이루며 외부로 노출되고, 리드의 하단은 다운셋되어 상기 제1기판상의 전도성회로패턴에 접속 연결되는 것을 특징으로 한다.
바람직한 다른 구현예로서, 상기 리드프레임은: 외부지지틀과, 이 외부지지틀의 내측 사방 모서리로부터 안쪽 방향으로 연장되며 일체로 형성된 복수의 리드와, 이 리드상에 일체로 돌출 형성된 패드로 구성된 것을 특징으로 한다.
더욱 바람직한 다른 구현예로서, 상기 리드프레임의 외부지지틀은 소잉에 의하여 제거되는 동시에 외부지지틀과 인접한 리드의 하단은 상기 제1기판상의 전도성회로패턴에 접속 연결되고, 리드의 상단은 상기 제1몰딩수지의 상면과 평행을 이루며 외부노 노출되는 것을 특징으로 한다.
이때, 상기 리드의 상단면에는 외부로 노출되어 상기 전도성 연결수단과 접속되는 패드가 일체로 더 형성된 것을 특징으로 한다.
바람직하게는, 상기 전도성 연결수단은 솔더볼, 플립 칩, 범프중 선택된 어느 하나인 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는:
ⅰ) 하부에 위치되는 제1반도체 패키지 제조 공정과, ⅱ) 상부에 위치되는 제2반도체 패키지 제조 공정과, ⅲ) 상기 제1 및 제2반도체 패키지를 적층하는 공정, 으로 이루어지되,
ⅰ) 상기 제1반도체 패키지 제조 공정은: 제1기판 상에 제1반도체 칩을 부착하고, 상기 제1반도체 칩과 제1기판상의 전도성회로패턴간을 플립 칩으로 전기적 신호 교환 가능하게 연결하는 단계와; 내부지지틀과, 이 내부지지틀의 외측 사방 모서리로부터 일체로 연장된 복수의 리드와, 이 리드상에 일체로 돌출 형성된 패드로 이루어진 리드프레임을 구비하여, 각 리드의 하단은 제1기판의 전도성패턴에 연결하는 동시에 리드의 상단 및 내부지지틀을 제1반도체 칩의 테두리 위쪽으로 이격 배치하는 단계와; 상기 제1반도체 칩과, 플립 칩과, 리드프레임을 내재시키면서 상기 제1기판상의 몰딩영역을 수지로 몰딩하여 제1몰딩수지층을 형성하는 단계와; 상기 제1몰딩수지의 상면을 그라인딩 수단으로 그라인딩하되, 그 안쪽의 내부지지틀까지 그라인딩하여, 내부지지틀의 제거와 함께 각 리드가 독립적인 리드로 분리되면서 그 패드가 외부로 노출되는 단계; 로 이루어지고,
ⅱ) 상기 제2반도체 패키지 제조 공정은: 제2기판 상에 제2반도체 칩을 부착하고, 상기 제2반도체 칩과 제2기판상의 전도성회로패턴간을 와이어로 연결하는 단계와; 상기 제2반도체 칩과 와이어를 포함하는 제2기판상의 몰딩영역을 수지로 몰딩하여 제2몰딩수지층을 형성하는 단계; 로 이루어지며,
ⅲ) 상기 제1 및 제2반도체 패키지를 적층하는 공정은: 그라인딩에 의하여 외부로 노출된 상기 리드프레임의 각 리드의 패드와, 상기 제2기판의 저면에 형성된 볼랜드간을 전도성 연결수단으로 연결하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는:
ⅰ) 하부에 위치되는 제1반도체 패키지 제조 공정과, ⅱ) 상부에 적층되는 제2반도체 패키지 제조 공정과, ⅲ) 상기 제1 및 제2반도체 패키지를 전기적 신호교환 가능하게 적층하는 공정, 으로 이루어지되,
ⅰ) 상기 제1반도체 패키지 제조 공정은: 제1기판 상에 제1반도체 칩을 부착하고, 상기 제1반도체 칩과 제1기판상의 전도성회로패턴간을 플립 칩으로 전기적 신호 교환 가능하게 연결하는 단계와; 외부지지틀과, 이 외부지지틀의 내측 사방 모서리로부터 안쪽 방향으로 연장되며 일체로 형성된 복수의 리드와, 이 리드상에 일체로 돌출 형성된 패드로 이루어진 리드프레임을 구비하는 단계와; 상기 리드프레임의 외부지지틀은 제1기판의 끝단 상면상에 지지시키고, 외부지지틀과 인접한 각 리드의 하단은 제1기판의 전도성패턴에 연결시키며, 각 리드의 상단은 제1반도체 칩의 테두리 위쪽으로 이격 배치하는 단계와; 상기 제1반도체 칩과, 플립 칩과, 리드프레임을 내재시키면서 상기 제1기판상의 몰딩영역을 수지로 몰딩하여 제1몰딩수지층을 형성하는 단계와; 상기 제1몰딩수지의 상면을 그라인딩 수단으로 그라인딩하되, 그 내부의 존재하는 리드의 패드가 노출될 때까지 그라인딩하는 단계와; 상기 제1몰딩수지의 테두리단 및 상기 제1기판의 테두리단을 소잉하는 동시에 상기 기판의 끝단에 지지된 상기 리드프레임의 외부지지틀도 함께 소잉으로 제거되 어, 각 리드가 독립적인 리드로 분리되는 단계; 로 이루어지고,
ⅱ) 상기 제2반도체 패키지 제조 공정은: 제2기판 상에 제2반도체 칩을 부착하고, 상기 제2반도체 칩과 제2기판상의 전도성회로패턴간을 와이어로 연결하는 단계와; 상기 제2반도체 칩과 와이어를 포함하는 제2기판상의 몰딩영역을 수지로 몰딩하여 제2몰딩수지층을 형성하는 단계; 로 이루어지며,
ⅲ) 상기 제1 및 제2반도체 패키지를 적층하는 공정은: 그라인딩에 의하여 외부로 노출된 상기 리드프레임의 각 리드의 패드와, 상기 제2기판의 저면에 형성된 볼랜드간을 전도성 연결수단으로 연결하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공할 수 있다.
그라인딩 또는 소잉에 의하여 독립적인 단자로 분리될 수 있는 리드프레임을 구비하여 하부쪽의 제1반도체 패키지내에 탑재시키고, 이후 리드프레임의 상단이 제1반도체 패키지의 상면에 독립적인 단자(패드)로 분리되며 외부로 노출되도록 한 다음, 리드프레임의 각 리드의 패드에 상부쪽의 제2반도체 패키지를 신호 교환 가능하게 적층 구성되도록 함으로써, 상부 및 하부 반도체 패키지간의 간격을 줄일 수 있고, 전체적으로 두께를 줄일 수 있는 적층형 패키지를 제공할 수 있다.
또한, 상부 및 하부 반도체 패키지를 전기 전도도가 우수한 구리 재질의 리 드프레임을 이용하여 접속되도록 함으로써, 전기 전도도 및 그 전기적 신호 교환에 대한 신뢰성을 증대시킬 수 있다.
또한, 종래에는 하부쪽 패키지의 몰딩수지 높이 이상의 크기를 갖는 과도한 크기의 솔더볼 내지 범프를 이용하여 상부 및 하부 패키지를 적층 연결하였지만, 이에 반하여, 본 발명은 하부의 제1반도체 패키지의 상면과, 상부의 제2반도체 패키지의 저면이 평평한 형태로 배열되므로, 종래의 몰딩수지의 높이에 따른 갑섭 현상없이 아주 작은 솔더볼 내지 범프 등을 이용하여 상하 패키지를 신호 교환 가능하게 적층할 수 있게 되어, 보다 안정적인 적층형 패키지를 제공할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 상부 및 하부 패키지가 상하로 적층된 형태의 반도체 패키지를 제공하고자 한 것으로서, 상부 및 하부 패키지의 전기적 신호 연결을 리드프레임을 이용한 점, 그리고 리드프레임을 그라인딩 또는 소잉에 의하여 독립적인 단자로 분리시킨 점 등에 주안점이 있다.
이를 위한, 본 발명에 따른 반도체 패키지 및 그 제조 방법에 대한 제1실시예를 설명하면 다음과 같다.
[제1실시예]
첨부한 도 1은 본 발명에 따른 반도체 패키지 및 그 제조 방법의 제1실시예 를 순서대로 설명하는 단면도이다.
본 발명의 제1실시예에 따른 반도체 패키지는 하부에 위치되는 제1반도체 패키지 제조 공정과, 상부에 적층되는 제2반도체 패키지 제조 공정과, 상기 제1 및 제2반도체 패키지를 전기적 신호 교환 가능하게 적층하는 공정으로 이루어진다.
제1반도체 패키지 제조 공정
먼저, 제1기판(102)의 중앙부 영역에 구획된 칩 부착영역에 제1반도체 칩(104)을 부착하고, 이어서 상기 제1반도체 칩(104)의 저면에 형성된 복수의 본딩패드와, 상기 제1기판(102)상에서 칩 부착영역의 바깥쪽에 노출되어 있는 전도성회로패턴간을 플립 칩(106)을 매개로 하여 전기적 신호 교환 가능하게 연결한다.
다음으로, 상기 제1기판(102)에 상하로 적층되는 패키지의 전기적 접속을 위한 연결수단이 되는 리드프레임(300)을 안착시킨다.
상기 리드프레임(300)은 도 1의 우측에 나타낸 평면도에서 보는 바와 같이, 사각틀 형상의 내부지지틀(302)과, 이 내부지지틀(302)의 외측 사방 모서리로부터 외측방향으로 연장되며 일체로 복수의 리드(304)로 구성되고, 특히 상기 각 리드(304)상에는 보다 넓은 면적을 갖는 패드(306)가 일체로 돌출 형성된다.
또한, 상기 내부지지틀(302)로부터 연장되는 각 리드(304)는 밑쪽으로 다운셋(down-set)되며 연장된다.
이에, 상기 리드프레임(300)의 각 리드(304)의 하단은 제1기판(102)의 전도성회로패턴에 연결하는 동시에 각 리드(304)의 상단 및 내부지지틀(302)은 상기 제1반도체 칩(104)의 테두리 위쪽으로 이격 배치시킨다.
다음으로, 몰딩 단계로서 상기 제1반도체 칩(104)과, 플립 칩(106)과, 리드프레임(300)을 내재시키면서 상기 제1기판(102)상에 구획된 몰딩영역이 수지로 몰딩되어, 제1몰딩수지(108)층이 형성된다.
이 몰딩 단계후, 상기 리드프레임(300)은 제1몰딩수지(108)층의 내부에 존재하는 상태가 된다.
이어서, 상기 제1몰딩수지(108)의 상면을 그라인딩 수단을 이용하여 그라인딩하되, 그 안쪽의 내재된 내부지지틀(302)까지 그라인딩하여, 리드프레임(300)의 내부지지틀(302)이 제거되도록 함으로써, 내부지지틀(302)에 의하여 하나로 연결되어 있던 각 리드(304)들은 독립적인 리드로 분리된다.
특히, 그라인딩은 상기 내부지지틀(302)의 제거와 함께 각 리드(304)의 패드(306)가 외부로 노출될때까지 진행되며, 외부로 노출된 각 리드(304)의 패드(306)는 상부 패키지를 적층함에 있어 실질적인 전기적 연결점 역할을 하게 된다.
이상과 같은 단계로 제1실시예에 따른 제1반도체 패키지(100)가 완성된다.
제2반도체 패키지 제조 공정
제2기판(202) 상의 중앙부 영역에 구획된 칩 부착영역에 제2반도체 칩(204)을 부착하고, 상기 제2반도체 칩(204)의 상면에 형성된 복수의 본딩패드와 상기 제2기판(202)상에서 제2반도체 칩(204)의 바깥쪽에 노출되어 있는 전도성회로패턴간을 와이어(206)로 연결한다.
이어서, 상기 제2반도체 칩(204)과 와이어(206) 등을 포함하는 제2기판(202) 상의 몰딩영역을 수지로 몰딩하여 제2몰딩수지(208)층을 형성함으로써, 상부 패키지로 적층되어질 제2반도체 패키지(200)가 완성된다.
제1 및 제2반도체 패키지를 적층하는 공정
상기와 같이, 그라인딩에 의하여 외부로 노출된 상기 제1반도체 패키지(100)의 각 리드(304)의 패드(306)와, 상기 제2반도체 패키지(200)의 제2기판(202)의 저면에 형성된 볼랜드간을 전도성 연결수단(308), 예를들어 솔더볼, 플립 칩, 범프중 선택된 어느 하나를 매개로 하여 서로 전기적 신호 교환 가능하게 연결함으로써, 제1반도체 패키지(100)의 위에 제2반도체 패키지(200)가 적층된 적층형 패키지로 완성된다.
이와 같이, 종래에 과도한 크기를 갖는 솔더볼을 매개로 패키지를 적층 연결하는 것과 달리, 본 발명은 제1반도체 패키지내에 내재시킨 리드프레임을 매개로 제2반도체 패키지를 적층 연결함으로써, 전체 패키지의 안정성을 제공함과 더불어 상부 및 하부 반도체 패키지간의 간격을 줄일 수 있고, 전기 전도도가 우수한 구리 재질의 리드프레임을 이용하므로 전기적 신호 교환에 대한 신뢰성을 향상시킬 수 있다.
여기서, 본 발명에 따른 반도체 패키지 및 그 제조 방법에 대한 제2실시예를 설명하면 다음과 같다.
[제2실시예]
첨부한 도 2은 본 발명에 따른 반도체 패키지 및 그 제조 방법의 제2실시예를 순서대로 설명하는 단면도이다.
본 발명의 제2실시예에 따른 반도체 패키지도 하부에 위치되는 제1반도체 패키지 제조 공정과, 상부에 적층되는 제2반도체 패키지 제조 공정과, 상기 제1 및 제2반도체 패키지를 전기적 신호 교환 가능하게 적층하는 공정으로 이루어진다.
제1반도체 패키지 제조 공정
먼저, 제1기판(102)의 중앙부 영역에 구획된 칩 부착영역에 제1반도체 칩(104)을 부착하고, 이어서 상기 제1반도체 칩(104)의 저면에 형성된 복수의 본딩패드와, 상기 제1기판(102)상에서 칩 부착영역의 바깥쪽에 노출되어 있는 전도성회로패턴간을 플립 칩(106)을 매개로 하여 전기적 신호 교환 가능하게 연결한다.
다음으로, 상기 제1기판(102)에 상하로 적층되는 패키지의 전기적 접속을 위한 연결수단이 되는 리드프레임(400)을 안착시킨다.
제2실시예에 따른 리드프레임(400)은 도 2의 우측에 도시된 평면도에서 보는 바와 같이, 사각틀 형상의 외부지지틀(402)과, 이 외부지지틀(402)의 내측 사방 모서리로부터 안쪽 방향으로 연장되며 일체로 형성된 복수의 리드(404)로 구성되고, 마찬가지로 각 리드(404)상에 보다 큰 면적을 갖는 패드(406)가 일체로 형성된다.
또한, 상기 외부지지틀(402)로부터 연장되는 각 리드(404)는 위쪽으로 다운셋(down-set)되며 연장된다.
이에, 상기 리드프레임(400)의 외부지지틀(402)은 상기 제1기판(102)의 끝단 상면상에 안착시키고, 외부지지틀(402)과 평행하게 인접한 각 리드(404)의 하단은 상기 제1기판(102)의 전도성회로패턴에 전기적 접속 가능하게 연결시키며, 또한 각 리드(404)의 상단은 상기 제1반도체 칩(104)의 테두리 위쪽으로 이격 배치시킨다.
다음으로, 몰딩 단계로서 상기 제1반도체 칩(104)과, 플립 칩(106)과, 리드프레임(400)을 내재시키면서 상기 제1기판(102)상에 구획된 몰딩영역이 수지로 몰딩되어, 제1몰딩수지(108)층이 형성되며, 이 몰딩 단계후 리드프레임(400)은 제1몰딩수지(108)의 내부에 존재하는 상태가 된다.
이어서, 상기 제1몰딩수지(108)의 상면을 그라인딩 수단으로 그라인딩하되, 그 내부의 존재하는 각 리드(404)의 패드가 노출될 때까지 그라인딩함으로써, 제1반도체 패키지(100)의 상면 즉, 제1몰딩수지(108)의 상면에 각 리드(404)의 패드(406)가 노출되는 상태가 된다.
연이어, 상기 리드프레임(400)의 각 리드(404)를 독립적인 리드로 분리하기 위한 소잉(sawing) 단계가 진행되는 바, 상기 제1몰딩수지(108)의 테두리단 및 상기 제1기판(102)의 테두리단을 동시에 소잉함으로써, 그 안쪽에 내재되어 있던 상기 리드프레임(400)의 외부지지틀(402)도 함께 소잉으로 제거되어, 각 리드(404)가 독립적인 리드로 분리되어진다.
이상과 같은 단계로 제2실시예에 따른 제1반도체 패키지(100)가 완성된다.
제2반도체 패키지 제조 공정
제2실시예에 따른 제2반도체 패키지(200) 제조 공정은 제1실시예와 마찬가지로, 제2기판(202) 상에 칩 부착영역에 제2반도체 칩(204)을 부착하고, 상기 제2반도체 칩(204)의 상면에 형성된 각 본딩패드와 상기 제2기판(202)상의 전도성회로패턴간을 와이어(206)로 연결하며, 상기 제2반도체 칩(204)과 와이어(206) 등을 포함하는 제2기판(202)상의 몰딩영역을 수지로 몰딩하여 제2몰딩수지(208)층을 형성함 으로써, 제2반도체 패키지(200)로 완성된다.
제1 및 제2반도체 패키지를 적층하는 공정
소잉에 의하여 독립적인 리드가 되면서, 그라인딩에 의하여 외부로 노출된 각 리드(404)의 패드(406)와, 상기 제2기판(202)의 저면에 형성된 볼랜드간을 전도성 연결수단(408) 예를들어 솔더볼, 플립 칩, 범프중 선택된 어느 하나를 매개로 하여 서로 전기적 신호 교환 가능하게 연결함으로써, 제1반도체 패키지(100)의 위에 제2반도체 패키지(200)가 적층된 적층형 패키지로 완성된다.
이와 같이, 제2실시예에 따른 반도체 패키지도 제1실시예의 리드프레임과 그 구조만 다를 뿐, 제1반도체 패키지내에 내재시킨 리드프레임을 매개로 제2반도체 패키지를 적층 연결함으로써, 전체 패키지의 안정성을 제공함과 더불어 상부 및 하부 반도체 패키지간의 간격을 줄일 수 있고, 전기 전도도가 우수한 구리 재질의 리드프레임을 이용하므로 전기적 신호 교환에 대한 신뢰성을 향상시킬 수 있다.
도 1은 본 발명에 따른 반도체 패키지 및 그 제조 방법의 제1실시예를 순서대로 설명하는 단면도,
도 2는 본 발명에 따른 반도체 패키지 및 그 제조 방법의 제2실시예를 순서대로 설명하는 단면도,
도 3은 종래의 PoP 패키지에 대한 일례를 설명하는 개략적 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제1반도체 패키지 102 : 제1기판
104 : 제1반도체 칩 106 : 플립 칩
108 : 제1몰딩수지 200 : 제2반도체 패키지
202 : 제2기판 204 : 제2반도체 칩
206 : 와이어 208 : 제2몰딩수지
300 : 리드프레임 302 : 내부지지틀
304 : 리드 306 : 패드
308 : 전도성 연결수단 400 : 리드프레임
402 : 외부지지틀 404 : 리드
406 : 패드 408 : 전도성 연결수단

Claims (9)

  1. 제1기판 상에 부착된 제1반도체 칩, 상기 제1반도체 칩과 제1기판상의 전도성회로패턴간을 연결하는 플립 칩, 상기 제1반도체 칩과 플립 칩을 포함하는 제1기판상의 몰딩영역에 몰딩된 제1몰딩수지, 상단은 상기 제1몰딩수지의 상면과 평행을 이루며 외부로 노출되고 그 하단은 다운셋되어 상기 제1반도체 칩의 바깥쪽으로 연장되면서 상기 제1기판상의 전도성회로패턴에 접속 연결되는 리드프레임, 상기 제1기판의 저면에 형성된 볼랜드에 융착되어 제1반도체 칩의 입출력단자가 되는 제1솔더볼, 을 포함하는 제1반도체 패키지와;
    제2기판 상에 부착된 제2반도체 칩, 상기 제2반도체 칩과 제2기판상의 전도성회로패턴간을 연결하는 와이어, 상기 제2반도체 칩과 와이어를 포함하는 제2기판상의 몰딩영역에 몰딩된 제2몰딩수지, 를 포함하는 제2반도체 패키지;
    를 적층 구성하되,
    외부로 노출된 상기 리드프레임의 상단면과, 상기 제2기판의 저면에 형성된 볼랜드간을 전도성 연결수단으로 연결하여서, 상기 제1 및 제2반도체 패키지가 적층 구성된 것을 특징으로 하는 반도체 패키지.
  2. 청구항 1에 있어서, 상기 리드프레임은:
    내부지지틀과, 이 내부지지틀의 외측 사방 모서리로부터 일체로 연장된 복수 의 리드와, 이 리드상에 일체로 돌출 형성된 패드로 구성된 것을 특징으로 하는 반도체 패키지.
  3. 청구항 1 또는 청구항 2에 있어서, 상기 리드프레임의 내부지지틀은 그라인딩에 의하여 제거되는 동시에 내부지지틀과 인접한 리드의 상단이 상기 제1몰딩수지의 상면과 평행을 이루며 외부로 노출되고, 리드의 하단은 다운셋되어 상기 제1기판상의 전도성회로패턴에 접속 연결되는 것을 특징으로 하는 반도체 패키지.
  4. 청구항 1에 있어서, 상기 리드프레임은:
    외부지지틀과, 이 외부지지틀의 내측 사방 모서리로부터 안쪽 방향으로 연장되며 일체로 형성된 복수의 리드와, 이 리드상에 일체로 돌출 형성된 패드로 구성된 것을 특징으로 하는 반도체 패키지.
  5. 청구항 1 또는 청구항 4에 있어서, 상기 리드프레임의 외부지지틀은 소잉에 의하여 제거되는 동시에 외부지지틀과 인접한 리드의 하단은 상기 제1기판상의 전도성회로패턴에 접속 연결되고, 리드의 상단은 상기 제1몰딩수지의 상면과 평행을 이루며 외부노 노출되는 것을 특징으로 하는 반도체 패키지.
  6. 청구항 2 또는 청구항 4에 있어서, 상기 리드프레임의 각 리드의 상단면에는 외부로 노출되어 상기 전도성 연결수단과 접속되는 패드가 일체로 더 돌출 형성된 것을 특징으로 하는 반도체 패키지.
  7. 청구항 1에 있어서, 상기 전도성 연결수단은 솔더볼, 플립 칩, 범프중 선택된 어느 하나인 것을 특징으로 하는 반도체 패키지.
  8. ⅰ) 하부에 위치되는 제1반도체 패키지 제조 공정과, ⅱ) 상부에 적층되는 제2반도체 패키지 제조 공정과, ⅲ) 상기 제1 및 제2반도체 패키지를 적층하는 공정, 으로 이루어지되,
    ⅰ) 상기 제1반도체 패키지 제조 공정은:
    제1기판 상에 제1반도체 칩을 부착하고, 상기 제1반도체 칩과 제1기판상의 전도성회로패턴간을 플립 칩으로 전기적 신호 교환 가능하게 연결하는 단계와;
    내부지지틀과, 이 내부지지틀의 외측 사방 모서리로부터 일체로 연장된 복수의 리드와, 이 리드상에 일체로 돌출 형성된 패드로 이루어진 리드프레임을 구비하여, 각 리드의 하단은 제1기판의 전도성패턴에 연결하는 동시에 리드의 상단 및 내 부지지틀을 제1반도체 칩의 테두리 위쪽으로 이격 배치하는 단계와;
    상기 제1반도체 칩과, 플립 칩과, 리드프레임을 내재시키면서 상기 제1기판상의 몰딩영역을 수지로 몰딩하여 제1몰딩수지층을 형성하는 단계와;
    상기 제1몰딩수지의 상면을 그라인딩 수단으로 그라인딩하되, 그 안쪽의 내부지지틀까지 그라인딩하여, 내부지지틀의 제거와 함께 각 리드가 독립적인 리드로 분리되면서 그 패드가 외부로 노출되는 단계; 로 이루어지고,
    ⅱ) 상기 제2반도체 패키지 제조 공정은:
    제2기판 상에 제2반도체 칩을 부착하고, 상기 제2반도체 칩과 제2기판상의 전도성회로패턴간을 와이어로 연결하는 단계와;
    상기 제2반도체 칩과 와이어를 포함하는 제2기판상의 몰딩영역을 수지로 몰딩하여 제2몰딩수지층을 형성하는 단계; 로 이루어지며,
    ⅲ) 상기 제1 및 제2반도체 패키지를 적층하는 공정은:
    그라인딩에 의하여 외부로 노출된 상기 리드프레임의 각 리드의 패드와, 상기 제2기판의 저면에 형성된 볼랜드간을 전도성 연결수단으로 연결하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. ⅰ) 하부에 위치되는 제1반도체 패키지 제조 공정과, ⅱ) 상부에 적층되는 제2반도체 패키지 제조 공정과, ⅲ) 상기 제1 및 제2반도체 패키지를 적층하는 공정, 으로 이루어지되,
    ⅰ) 상기 제1반도체 패키지 제조 공정은:
    제1기판 상에 제1반도체 칩을 부착하고, 상기 제1반도체 칩과 제1기판상의 전도성회로패턴간을 플립 칩으로 전기적 신호 교환 가능하게 연결하는 단계와;
    외부지지틀과, 이 외부지지틀의 내측 사방 모서리로부터 안쪽 방향으로 연장되며 일체로 형성된 복수의 리드와, 이 리드상에 일체로 돌출 형성된 패드로 이루어진 리드프레임을 구비하는 단계와;
    상기 리드프레임의 외부지지틀은 제1기판의 끝단 상면상에 지지시키고, 외부지지틀과 인접한 각 리드의 하단은 제1기판의 전도성패턴에 연결시키며, 각 리드의 상단은 제1반도체 칩의 테두리 위쪽으로 이격 배치하는 단계와;
    상기 제1반도체 칩과, 플립 칩과, 리드프레임을 내재시키면서 상기 제1기판상의 몰딩영역을 수지로 몰딩하여 제1몰딩수지층을 형성하는 단계와;
    상기 제1몰딩수지의 상면을 그라인딩 수단으로 그라인딩하되, 그 내부의 존재하는 각 리드의 패드가 노출될 때까지 그라인딩하는 단계와;
    상기 제1몰딩수지의 테두리단 및 상기 제1기판의 테두리단을 소잉하는 동시에 상기 기판의 끝단에 지지된 상기 리드프레임의 외부지지틀도 함께 소잉으로 제거되어, 각 리드가 독립적인 리드로 분리되는 단계; 로 이루어지고,
    ⅱ) 상기 제2반도체 패키지 제조 공정은:
    제2기판 상에 제2반도체 칩을 부착하고, 상기 제2반도체 칩과 제2기판상의 전도성회로패턴간을 와이어로 연결하는 단계와;
    상기 제2반도체 칩과 와이어를 포함하는 제2기판상의 몰딩영역을 수지로 몰 딩하여 제2몰딩수지층을 형성하는 단계; 로 이루어지며,
    ⅲ) 상기 제1 및 제2반도체 패키지를 적층하는 공정은:
    그라인딩에 의하여 외부로 노출된 상기 리드프레임의 각 리드의 패드와, 상기 제2기판의 저면에 형성된 볼랜드간을 전도성 연결수단으로 연결하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법.
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