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KR100884761B1 - 센스 엠프 인에이블 신호 발생 회로, 이를 가지는 메모리장치 및 센스 엠프 인에이블 신호 발생 방법 - Google Patents

센스 엠프 인에이블 신호 발생 회로, 이를 가지는 메모리장치 및 센스 엠프 인에이블 신호 발생 방법 Download PDF

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KR100884761B1
KR100884761B1 KR1020070017944A KR20070017944A KR100884761B1 KR 100884761 B1 KR100884761 B1 KR 100884761B1 KR 1020070017944 A KR1020070017944 A KR 1020070017944A KR 20070017944 A KR20070017944 A KR 20070017944A KR 100884761 B1 KR100884761 B1 KR 100884761B1
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이일호
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엠텍비젼 주식회사
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Abstract

메모리 장치의 센스 엠프 인에이블 신호 발생 회로는 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호-예를 들어 메모리 셀 어레이의 복수의 블록들 중 하나를 선택하기 위한 블록 선택 신호-를 입력받는 입력부와, 활성화된 로우 어드레스 신호 경로와 연동된 신호에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 센스 엠프 인에이블 신호 발생부를 포함한다. 센스 엠프 인에이블 신호 발생부는 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 소정의 기준 전압을 이용하여 상기 센스 엠프 인에이블 신호를 활성화시킨다. 따라서, 워드 라인이 활성된 후 센스 엠프 인에이블 신호(SAEN)가 활성화 될 때까지의 센싱 마진이 PVT 변이의 영향을 받는 것을 줄일 수 있다.

Description

센스 엠프 인에이블 신호 발생 회로, 이를 가지는 메모리 장치 및 센스 엠프 인에이블 신호 발생 방법{CIRCUIT FOR GENERATING SENSE AMPPLIFIER ENABLE SIGNAL, MEMORY DEVICE HAVING THE SAME, AND METHOD OF GENERATING SENSE AMPPLIFIER ENABLE SIGNAL}
도 1는 종래의 DRAM의 비트라인 감지 증폭기의 인에이블 신호를 생성하는 과정을 설명하기 위한 메모리 장치의 블록도이다.
도 2는 도 1의 SAEN 신호 발생 회로의 내부 회로도를 도시한 회로도이다.
도 3은 일반적인 DRAM의 한 개의 메모리 셀을 나타낸 개념도이다.
도 4는 도 1의 비트라인 감지 증폭기에 결합된 비트라인쌍의 전압 변화를 나타낸 타이밍도이다.
도 5a는 본 발명의 일실시예에 따른 DRAM의 비트라인 감지 증폭기의 인에이블 신호를 생성하기 위한 블록도이다.
도 5b는 본 발명의 다른 실시예에 따른 DRAM의 비트라인 감지 증폭기의 인에이블 신호를 생성하기 위한 블록도이다.
도 6a는 본 발명의 일실시예에 따른 도 5A의 비트라인 감지 증폭기에 결합된 비트라인쌍의 전압 변화를 나타낸 타이밍도이다.
도 6b는 본 발명의 다른 실시예에 따른 도 5A의 비트라인 감지 증폭기에 결 합된 비트라인쌍의 전압 변화를 나타낸 타이밍도이다.
도 6c는 본 발명의 또 다른 실시예에 따른 도 5B의 비트라인 감지 증폭기에 결합된 비트라인쌍의 전압 변화를 나타낸 타이밍도이다.
도 7a는 본 발명의 일실시예에 따른 도 5A의 SAEN 신호 발생 회로를 나타낸 블록도이다.
도 7b는 본 발명의 다른 실시예에 따른 도 5A의 SAEN 신호 발생 회로를 나타낸 블록도이다.
도 8은 본 발명의 일실시예에 따른 도 5A의 SAEN 신호 발생 회로의 구체 회로도이다.
도 9는 본 발명의 일실시예에 따른 센스 엠프 인에이블 신호(SAEN) 발생 회로의 동작 타이밍도를 나타낸다.
도 10은 본 발명의 일실시예에 따른 PVT 변이에 따른 tRCD 값을 시뮬레이션 한 결과를 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
20, 120a, 120b : 센스 엠프 인에이블 신호 발생 회로
122a, 122b : 센스 엠프 인에이블 신호 발생부
124 : 신호 발생부
본 발명은 메모리 장치의 센스 엠프 인에이블 신호 발생 회로 및 방법에 관한 것으로, 더욱 상세하게는 메모리 장치의 비트라인쌍에 형성된 전압을 감지하여 증폭하기 위한 센스 엠프 인에이블 신호를 발생시키는 센스 엠프 인에이블 신호 발생 회로 및 방법에 관한 것이다.
디램(Dynamic Random Access Memory, 이하 'DRAM')과 같은 메모리 장치는 코아(core) 영역에 복수의 메모리 셀(cell)들이 배치되고, 주변 영역에 외부로부터 입력된 어드레스 및 제어 신호에 기초하여 메모리 셀 어레이로부터 데이터를 읽어내거나 메모리 셀 어레이로 데이터를 쓰기 위한 인터페이스 회로가 배치된다.
코아 영역에는 복수의 메모리 셀들을 포함하는 메모리 뱅크들이 복수개 배치될 수 있다. 각각의 메모리 셀은 복수개의 비트라인들 중의 하나와 복수개의 워드 라인들들(WL) 중의 하나에 연결된다.
도 1는 종래의 DRAM의 비트라인 감지 증폭기(Bit Line Sense Amp)의 인에이블 신호를 생성하는 과정을 설명하기 위한 메모리 장치의 블록도이고, 도 2은 도 1의 SAEN 신호 발생 회로의 내부 회로도를 도시한 회로도이다. 도 3은 일반적인 DRAM의 한 개의 메모리 셀을 나타낸 개념도이고, 도 4는 도 1의 비트라인 감지 증폭기에 결합된 비트라인쌍의 전압 변화를 나타낸 타이밍도이다. 이하, 도 1 내지 도 4를 참조하여 종래의 메모리 장치에서 비트라인 감지 증폭기 인에이블(Bit Line Sense Amp Enable)의 타이밍을 조절하는 과정에 대해 설명한다.
도 1 내지 도 4를 참조하면, 외부의 메모리 컨트롤러(미도시)로부터 입력된 로우 스트로브 신호(Row Address Strobe) RASB, 컬럼 스트로브 신호(Column Address Strobe) CASB, 라이트 인에이블 신호(Write Enable) WEB 등의 제어 신호(41)는 커맨드 버퍼(40)를 거쳐 커맨드 디코더(30)로 제공된다. 도 4에 도시된 바와 같이 센스 엠프 인에이블 신호를 활성화시키기 위한 활성화 (Activation) 신호(32)는 소정의 활성화 커맨드(Activation command)로부터 소정 지연 시간(D1)후 활성화된다. 외부의 메모리 컨트롤러(미도시)로부터 입력된 로우 어드레스(51)는 어드레스 버퍼(50)를 거쳐 어드레스 래치(60)로 제공된다. 소정 개수의 비트들로 구성된 복수의 어드레스 신호(62)는 활성화 신호 ACT(32)에 응답하여 출력된다.
어드레스 선택기(70)는 복수의 디코더(72, 74, 76, 78)로 구성되며, 11비트의 어드레스 신호 Add<A:0>(51)가 입력된 경우, 최상위 2비트 xadd<A:9>는 디코더 4(78)에 의해 코아 영역의 4개의 블록(block)들 중 하나를 선택하기 위한 제1 블록 선택 신호 CMS<0:3>(79)로 디코딩되고, 3비트 xadd<8:6> 및 3비트 xadd<5:3>는 각각 디코더 3(76) 및 디코더 2(74)에 의해 64개의 메인 워드 라인 드라이버들 중 하나를 선택하기 위한 8개씩의 메인 워드 라인 드라이버 선택 신호(75, 77)로 디코딩되고, 3비트 xadd<2:0>는 디코더 1(72)에 의해 8개의 서브 워드 라인 드라이버들 중 하나를 선택하기 위한 8개의 서브 워드 라인 드라이버 선택 신호(73)로 디코딩된다.
불량 셀 어드레스 판별부(80)는 입력된 상위 8비트 어드레스 신호 xadd<A:3>(61)가 불량이 발생한 셀의 어드레스와 일치하는 경우 복수의 히트 신호들(81)이 모두 논리 '1'을 출력한다. 리던던시 판단부(85)는 복수의 히트 신호들(81)이 모두 논리 '1'을 출력하는 경우 불량이 발생한 셀을 리던던시 셀로 대체 하도록 하는 리던던시 신호(86)을 활성화시킨다. 블록 선택 회로(87)는 리던던시 신호(87)와 제1 블록 선택 신호(79)에 기초하여 제2 블록 선택 신호(88)를 출력한다.
도 1의 메인 워드 라인 드라이버부(90)는 내부에 8 x 8 개 만큼의 메인 워드 라인 드라이버들을 포함하며, 서브 워드 라인 드라이버부(95)는 내부에 8개의 서브 워드 라인 드라이버들을 포함한다.
제2 블록 선택 신호(88)에 의해 복수의 블록들 중 하나의 블록이 선택되고, 제2 블록 선택 신호 MS(88), 3비트 xadd<8:6> 및 3비트 xadd<5:3>에 의해 상기 선택된 블록내의 64개의 메인 워드 라인 신호들 중 하나(91)가 활성화되며, 상기 활성화된 메인 워드 라인 신호(91)과 최하위 3비트 xadd<2:0>에 기초하여 상기 활성화된 메인 워드 라인 신호(91)에 상응하는 메인 워드 라인에 연결된 8개의 서브 워드 라인 신호들 중 하나에 상응하는 서브 워드 라인 신호(96)가 활성화된다. 상기 활성화된 서브 워드 라인 신호(96)에 의해 복수의 서브 워드 라인들 중 하나가 선택된다.
종래의 센스 엠프 인에이블 신호(SAEN) 발생 회로(20)는 상기 활성화 신호(32)를 입력받아 도 4에 도시된 바와 같이 소정 시간(D2) 지연시킨 후 센스 엠프 인에이블 신호(SAEN)를 활성화시킨다.
도 3을 참조하면, 상기 선택된 서브 워드라인(SWL)에 연결된 셀 트랜지스터(T)가 턴온되어 셀 커패시터(Cc)에 저장된 전하가 비트라인으로 흘러나와 쌍으로 존재하는 비트라인들(BL, BLb)간에 미세한 전압 차이를 형성한다.
비트라인 감지 증폭기(10)는 비트라인쌍(BL, BLb)에 형성된 미세한 전압 차이를 감지하기 위해서는 서브 워드 라인(SWL)이 활성화된 후 일정한 센싱 마진(D22)을 둘 필요가 있다. 따라서, 종래의 센스 엠프 인에이블 신호(SAEN) 발생 회로(20)는 도 4에 도시된 바와 같이 서브 워드 라인(SWL)이 활성화된 후 일정한 센싱 마진(D22)을 두고 센스 엠프 인에이블 신호(SAEN)를 활성화시킨다.
서브 워드 라인(SWL)이 활성화된 후 메모리 셀이 안정적으로 미세한 전압(?V)을 유지할 때까지의 센싱 마진(D22)을 정확히 조절하는 것은 매우 중요하며, 안정적인 센싱 마진이 충분히 확보되지 못할 경우에는 셀 페일(cell fail)이 발생된다. 센싱 마진을 충분히 확보하기 위해 너무 많은 센싱 마진을 주게 되면 컬럼 선택 신호의 시간 지연등으로 메모리 동작 속도가 저하되는 등 메모리 스펙상 손실이 발생될 수 있고, 너무 작은 센싱 마진을 주게 되면 비트라인 감지 증폭기(10)에서의 센싱 동작의 실패(sensing fail)이 발생할 수 있다.
따라서, 센스 엠프 인에이블 신호(SAEN) 발생 회로(20)에서의 지연 시간을 정확히 설계할 필요가 있다. 구체적으로, 서브 워드 라인이 활성된 후 센스 엠프 인에이블 신호(SAEN)가 활성화 될 때까지의 시간(D22)이 PVT에 관계없이 일정할 것이 요구되며, 센스 엠프 인에이블 신호(SAEN)가 활성화되기까지 PVT 스큐(skew)를 줄일 수 있도록 센스 엠프 인에이블 신호(SAEN) 발생 회로(20)에서의 지연 시간이 서브 워드 라인이 활성화될 때까지의 지연 시간과 연동될 필요가 있다.
도 2에 도시된 바와 같이, 종래의 센스 엠프 인에이블 신호(SAEN) 발생 회로(20)는 활성화 신호(32)을 지연시켜 활성화 신호(32)가 활성화된 순간부터 첫번 째 서브 워드 라인이 활성화될때까지의 지연 시간(D21)과 센싱 마진(D22)을 조절한다. 종래의 센스 엠프 인에이블 신호(SAEN) 발생 회로(20)는 복수의 인버터, MOS 커패시터 및 저항을 조합한 지연 회로로 구성되므로 지연 시간(D21)과 센싱 마진(D22)을 합한 지연 시간(D2)는 PVT에 따라 크게 변이를 가지게 되는 문제점이 있다.
따라서, 본 발명의 제1 목적은 워드 라인이 활성된 후 센스 엠프 인에이블 신호(SAEN)가 활성화 될 때까지의 센싱 마진을 PVT 변이의 영향을 받는 것을 줄이기 위한 메모리 장치의 센스 엠프 인에이블 신호 발생 회로를 제공하는 것이다.
또한, 본 발명의 제2 목적은 상기 센스 엠프 인에이블 신호 발생 회로를 포함하는 메모리 장치를 제공하는 것이다.
또한, 본 발명의 제3 목적은 워드 라인이 활성된 후 센스 엠프 인에이블 신호(SAEN)가 활성화 될 때까지의 센싱 마진을 PVT 변이의 영향을 받는 것을 줄이기 위한 메모리 장치의 센스 엠프 인에이블 신호 발생 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 메모리 장치의 센스 엠프 인에이블 신호 발생 회로는 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호를 입력받는 입력부와, 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 활성화된 로우 어드레스 신호 경로와 연동된 신호에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 센스 엠프 인 에이블 신호 발생부를 포함한다. 상기 센스 엠프 인에이블 신호 발생부는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 소정의 기준 전압을 이용하여 상기 센스 엠프 인에이블 신호를 활성화시킬 수 있다. 상기 입력부는 상기 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 입력 제어 신호를 생성할 수 있다. 상기 센스 엠프 인에이블 신호 발생부는 비트라인 프리차지 구간동안에는 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호에 응답하여 제2 상태로 천이하는 지연 제어 신호를 생성하는 제1 지연부와, 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호와 소정의 기준 전압에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 신호 발생부를 포함할 수 있다. 상기 제1 지연부는 저항-커패시터 지연을 조절하여 상기 지연 제어 신호의 상태 천이시 경사(slope)를 1차적으로 조절할 수 있다. 상기 지연 제어 신호의 상태 천이시 경사(slope)를 2차적으로 미세 조절하는 제2 지연부를 더 포함할 수 있다. 상기 신호발생부는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호가 상기 소정의 기준 전압보다 작아지는 경우에 상기 센스 엠프 인에이블 신호를 활성화시킬 수 있다. 상기 입력부는 상기 입력 제어 신호를 소정 시간 지연시킨 지연된 입력 제어 신호를 생성할 수 있다. 상기 신호 발생부는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 입력 제어 신호에 응답하여 상기 지연 제어 신호와 소정의 기준 전압을 비교하여 검출 제어 신호를 생성하는 검출부와, 상기 검출 제어 신호와 상기 지연된 입력 제어 신호 에 기초하여 상기 센스 엠프 인에이블 신호를 생성하는 출력부를 포함할 수 있다. 상기 검출부는 상기 입력 제어 신호에 응답하여 제1 전원 전압과 전류 경로를 형성하는 인에이블부와, 상기 비트라인 프리차지 구간동안 로우 상태의 입력 제어 신호에 응답하여 상기 검출 제어 신호를 프리차지시키는 프리자치부와, 상기 비트 라인 프리 차지 이후에 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호가 하이에서 감소하기 시작하여 상기 기준 전압보다 큰 값을 가지는 동안에는 로우 상태를 가지고 상기 기준 전압 보다 작은값으로 떨어지는 순간부터 하이 상태로 천이하는 검출 제어 신호를 생성하는 비교부를 포함할 수 있다. 상기 출력부는 상기 검출 제어 신호 및 상기 지연된 입력 제어 신호가 모두 활성화된 경우 활성화되는 센스 엠프 인에이블 신호를 생성할 수 있다. 상기 로우 어드레스 경로와 연동된 신호는 메모리 셀 어레이의 복수의 블록들 중 하나를 선택하기 위한 블록 선택 신호가 될 수 있다. 상기 로우 어드레스 경로와 연동된 신호는 메모리 셀 어레이의 정상 셀 블록들 또는 리던던시 셀 블록들 중 하나를 선택하기 위한 블록 선택 신호가 될 수 있다.
본 발명의 제1 목적을 달성하기 위한 본 발명의 다른 측면에 따른 메모리 장치의 센스 엠프 인에이블 신호 발생 회로는 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 입력 제어 신호에 응답하여 제1 전원 전압과 전류 경로를 형성하는 인에이블부와, 비트라인 프리차지 구간동안 입력 제어 신호에 응답하여 검출 제어 신호를 제2 전원 전압으로 프리차지시키는 프리자치부와, 상기 비트 라인 프리 차지 이후에 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 입력 제어 신호에 응답하여 제1 상태에서 제2 상태로 천이하는 지연 제어 신호와 소정의 기준 전압에 기초하여 검출 제어 신호를 생성하는 비교부를 포함하되, 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 검출 제어 신호와 상기 입력 제어 신호에 기초하여 센스 엠프 인에이블 신호를 활성화시킬 수 있다. 상기 지연 제어 신호는 상기 비트라인 프리차지 구간동안에는 상기 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호에 응답하여 상기 제2 상태로 천이할 수 있다. 상기 검출 제어 신호는 상기 지연 제어 신호가 상기 기준 전압보다 큰 경우에는 로우 상태를 가지고 상기 기준 전압 보다 작은값으로 떨어지는 순간부터 하이 상태로 천이할 수 있다. 상기 비교부는 상기 지연 제어 신호를 제1 차동 입력단으로 제공받고 상기 기준 전압을 제2 차동 입력단으로 제공받아 상기 지연 제어 신호를 출력하는 차동 증폭기를 포함할 수 있다. 상기 비교부는 상기 제2 전원 전압과 결합된 저항 역할을 하는 PMOS 트랜지스터를 더 포함할 수 있다. 상기 입력 제어 신호를 지연시킨 지연된 입력 제어 신호와 상기 검출 제어 신호가 모두 활성화된 경우 상기 센스 엠프 인에이블 신호를 활성화시키는 출력부를 더 포함할 수 있다.
본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 메모리 장치는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 소정의 기준 전압을 발생하는 기준 전압 발생부와, 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 활성화된 로우 어드레스 신호 경로와 연동된 신호에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 센스 엠프 인에이블 신호 발생 회로와, 상기 센스 엠프 인에이블 신호에 응답하여 상기 메모리 셀들에 결합된 비트라인쌍에 형성된 전압차를 감지하여 증폭하는 감지 증폭기를 포함한다. 상기 센스 엠프 인에이블 신호 발생 회로는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 소정의 기준 전압을 이용하여 상기 센스 엠프 인에이블 신호를 활성화시킬 수 있다. 상기 센스 엠프 인에이블 신호 발생 회로는 상기 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 입력 제어 신호를 생성하는 입력부와, 비트라인 프리차지 구간동안에는 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호에 응답하여 제2 상태로 천이하는 지연 제어 신호를 생성하는 제1 지연부와, 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호와 상기 소정의 기준 전압에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 신호 발생부를 포함할 수 있다.
본 발명의 제3 목적을 달성하기 위한 본 발명의 일측면에 따른 메모리 장치의 센스 엠프 인에이블 신호 발생 방법은 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호를 생성하는 단계와, 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 활성화된 로우 어드레스 신호 경로와 연동된 신호에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 단계를 포함한다. 상기 센스 엠프 인에이블 신호를 활성화시키는 단계는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 소정의 기준 전압을 이용하여 상기 센스 엠프 인 에이블 신호를 활성화시킬 수 있다. 상기 센스 엠프 인에이블 신호 발생 방법은 상기 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 입력 제어 신호를 생성하는 단계와, 비트라인 프리차지 구간동안에는 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호에 응답하여 제2 상태로 천이하는 지연 제어 신호를 생성하는 단계를 더 포함할 수 있다. 상기 센스 엠프 인에이블 신호를 활성화시키는 단계는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호와 소정의 기준 전압에 기초하여 센스 엠프 인에이블 신호를 활성화시킬 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중 의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
여기서, 본 발명의 메모리 장치는 감지 증폭기를 사용하여 메모리 셀로부터 데이터를 읽거나 쓰는 메모리 장치라면 디램(Dynamic Random Access Memory, 이하 'DRAM') 및 에스램(SRAM)등과 같은 휘발성 메모리(volatile memory)를 포함한다. 여기서, DRAM은 에스디램(Synchronous DRAM, 이하 'SDRAM'), DDR, GDDR 및 RAMBUS 디램을 모두 포함하는 개념이다.
도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 5a는 본 발명의 일실시예에 따른 DRAM의 비트라인 감지 증폭기의 인에이블 신호를 생성하기 위한 블록도이고, 도 5b는 본 발명의 다른 실시예에 따른 DRAM의 비트라인 감지 증폭기의 인에이블 신호를 생성하기 위한 블록도이다. 도 6a는 본 발명의 일실시예에 따른 도 5a의 비트라인 감지 증폭기에 결합된 비트라인쌍의 전압 변화를 나타낸 타이밍도이고, 도 6b는 본 발명의 다른 실시예에 따른 도 5a의 비트라인 감지 증폭기에 결합된 비트라인쌍의 전압 변화를 나타낸 타이밍도이고, 도 6c는 본 발명의 또 다른 실시예에 따른 도 5b의 비트라인 감지 증폭기에 결합된 비트라인쌍의 전압 변화를 나타낸 타이밍도이다. 이하에서는 하나의 메모리 뱅크(bank)에 대하여 11비트의 로우 어드레스 신호 Add<A:0>(51)가 입력된 경우를 예로 들어 설명한다.
도 5a 내지 도 6c를 참조하면, 외부의 메모리 컨트롤러(미도시)로부터 입력 된 로우 스트로브 신호(Row Address Strobe) RASB, 컬럼 스트로브 신호(Column Address Strobe) CASB, 라이트 인에이블 신호(Write Enable) WEB 등의 제어 신호(41)는 커맨드 버퍼(40)에 일시 저장된 후 커맨드 디코더(30)로 제공된다.
커맨드 디코더(30)는 커맨드 버퍼(40)로부터 출력된 제어신호(42)를 입력받아 활성화 커맨드(Activation command)를 생성하고 도 6a에 도시된 바와 같이 소정의 지연 시간(D1)후 센스 엠프 인에이블 신호를 활성화시키기 위한 활성화 (Activation) 신호(32)를 생성한다.
외부의 메모리 컨트롤러(미도시)로부터 입력된 로우 어드레스(51)는 어드레스 버퍼(50)에 일시적으로 저장된 후, 어드레스 래치(60)에 제공된다.
어드레스 래치(60)는 어드레스 버퍼(50)로부터 출력된 어드레스(52)를 래치한 후 활성화 신호 ACT(32)에 응답하여 소정 개수의 비트들로 구성된 복수의 어드레스 신호(62)를 출력한다.
어드레스 선택기(70)는 복수의 디코더로 구성될 수 있다. 예를들어, 도 5a에 도시된 바와 같이 디코더 1(72), 디코더 2(74) 및 디코더 3(76)은 각각 3 비트의 어드레스 신호를 8 비트의 어드레스 신호들(73, 75, 77)로 디코딩하는 3 x 8 디코더로 구성할 수 있고, 디코더 4는 최상위 2 비트의 어드레스 신호를 4 비트의 어드레스 신호(79)로 디코딩하는 2 x 4 디코더로 구성할 수 있다.
예를 들어, 11비트의 어드레스 신호 Add<A:0>(51)가 입력된 경우, 최상위 2비트 xadd<A:9>는 디코더 4(78)에 의해 코아 영역의 4개의 블록(block)들 중 하나를 선택하기 위한 제1 블록 선택 신호 CMS<0:3>(79)로 디코딩되고, 3비트 xadd<8:6> 및 3비트 xadd<5:3>는 각각 디코더 3(76) 및 디코더 2(74)에 의해 디코딩되어 64개의 메인 워드 라인 드라이버들 중 하나를 선택하기 위한 8개씩의 메인 워드 라인 드라이버 선택 신호(75, 77)로 디코딩되고, 3비트 xadd<2:0>는 디코더 1(72)에 의해 디코딩되어 8개의 서브 워드 라인 드라이버들 중 하나를 선택하기 위한 8개의 서브 워드 라인 드라이버 선택 신호(73)로 디코딩된다.
불량 셀 어드레스 판별부(80) 및 리던던시 판단부(85)는 서브 워드 라인을 활성화하기 위해서 불량이 발생한 셀을 대체하기 위한 리던던시 셀을 사용할지 유무를 먼저 판단하기 위해 구비된다.
불량 셀 어드레스 판별부(80)는 입력된 상위 8비트 어드레스 신호 xadd<A:3>(61)가 불량이 발생한 셀의 어드레스와 일치하는지를 판단하여 일치하는 경우 복수의 히트 신호들(81)이 모두 논리 '1'을 출력한다.
리던던시 판단부(85)는 복수의 히트 신호들(81)을 입력받아 불량이 발생한 셀을 리던던시 셀로 대체하도록 하는 리던던시(redundancy) 실행 여부를 지시하는 리던던시 신호 SUM(86)을 출력한다. 리던던시 판단부(85)는 예를 들어 복수의 히트 신호들(81)이 모두 논리 '1'을 출력하는 경우 리던던시 신호 SUM(86)를 활성화시킬 수 있다.
블록 선택 회로(87)는 리던던시 신호 SUM(87)와 제1 블록 선택 신호(79)에 기초하여 최종 결정된 블록 선택 신호인 제2 블록 선택 신호(88)를 출력한다. 예를 들어, 리던던시 신호 SUM(87)가 활성화되지 않은 경우에는 정상 셀이 속하는 블록을 지시하는 블록 선택 신호를 출력하고, 리던던시 신호 SUM(87)가 활성화된 경우 에는 리던던시 셀이 속하는 블록을 지시하는 블록 선택 신호를 출력한다.
본 발명의 일실시예에서는 제2 블록 선택 신호(88)는 도 6a에 도시된 바와 같이 리던던시 신호 SUM(87)가 먼저 활성화된 후 활성화될 수 있다. 본 발명의 다른 실시예에서는 제2 블록 선택 신호(88)는 도 6b에 도시된 바와 같이 리던던시 신호 SUM(86)의 활성화가 먼저 활성화된 후 활성화될 수 있다.
메인 워드 라인 드라이버부(90)는 도 5a에는 도시하지 않았지만 내부에 복수의 메인 워드 라인 드라이버들을 포함할 수 있다. 도 5a에는 예를 들어 8 x 8 개 만큼의 메인 워드 라인 드라이버들이 포함되어 있다. 도 5a의 서브 워드 라인 드라이버부(95)는 내부에 복수의 서브 워드 라인 드라이버들을 포함할 수 있다. 도 5a에는 예를 들어 8개의 서브 워드 라인 드라이버들이 포함되어 있다. 도 5a에서는 하나의 메모리 셀 어레이가 총 4개의 블록으로 구성되고, 각 블록마다 64개의 메인 워드 라인 드라이버들이 사용되고, 각 메인 워드 라인 드라이버마다 8개의 서브 워드 라인 드라이버들이 사용되는 경우를 예로 들어 설명하였으나, 하나의 메모리 셀 어레이내의 블록들의 개수, 각 블록마다의 메인 워드 라인 드라이버들의 개수 및 각 메인 워드 라인 드라이버 마다의 서브 워드 라인 드라이버의 개수는 이에 한정되는 것은 아니다.
제2 블록 선택 신호(88)에 의해 복수의 블록들 중 하나의 블록이 선택되고, 제2 블록 선택 신호 MS(88), 3비트 xadd<8:6> 및 3비트 xadd<5:3>에 의해 상기 선택된 블록내의 64개의 메인 워드 라인 신호들 중 하나(91)가 활성화된다.
상기 활성화된 메인 워드 라인 신호(91)과 최하위 3비트 xadd<2:0>에 기초하 여 상기 활성화된 메인 워드 라인 신호(91)에 상응하는 메인 워드 라인에 연결된 8개의 서브 워드 라인들 중 하나에 상응하는 서브 워드 라인 신호(96)가 활성화된다. 서브 워드 라인 신호(96)는, 도 6a에 도시된 바와 같이, 제2 블록 선택 신호(88)가 활성화된후부터 소정의 시간(D41)후에 활성화된다. 상기 활성화된 서브 워드 라인 신호(96)에 의해 복수의 서브 워드 라인들 중 하나가 선택된다.
상기 선택된 서브 워드라인(SWL)에 연결된 셀 트랜지스터(T)는 턴온되어 셀 커패시터(Cc)에 저장된 전하가 비트라인으로 흘러나와 쌍으로 존재하는 비트라인들(BL, BLb)간에 미세한 전압 차이를 형성한다(도 6a 참조).
비트라인 감지 증폭기(110)는 비트라인쌍(BL, BLb)에 형성된 미세한 전압 차이를 감지하기 위해서 서브 워드 라인(SWL)이 활성화된 후 일정한 센싱 마진(D22)을 둘 필요가 있다. 따라서, 센스 엠프 인에이블 신호(SAEN) 발생 회로(120)는 도 6a에 도시된 바와 같이 서브 워드 라인(SWL)이 활성화된 후 소정의 센싱 마진(D22)을 두고 센스 엠프 인에이블 신호(SAEN)를 활성화시킨다.
또한, 서브 워드 라인(SWL)이 활성화된 후 메모리 셀이 안정적으로 미세한 전압(
Figure 112008051750998-pat00015
V)을 유지할 때까지의 시간인 센싱 마진(D22)은 PVT 변이에 둔감할 필요가 있다.
따라서, 본 발명의 일실시예에 따른 센스 엠프 인에이블 신호(SAEN) 발생 회로(120)는 활성화 신호(32)를 입력받는 대신 서브 워드 라인이 활성화될 때까지의 시간 지연과 연동되도록 하기 위하여 서브 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 관련된 제2 블록 선택 신호(88)를 이용하여 센스 엠프 인에이 블 신호(SAEN)를 활성화시킨다.
또한, 본 발명의 일실시예에 따른 센스 엠프 인에이블 신호(SAEN) 발생 회로(120)는 활성화 신호(32)를 입력받는 대신 제2 블록 선택 신호(88) 및 기준 전압(121)을 입력받아 서브 워드 라인(SWL)의 활성화와 관련된 제2 블록 선택 신호(88)이 활성화되는 시점에 연동되어 기준 전압(121)의 크기를 조절하여 도 6a에 도시된 바와 같이 제2 블록 선택 신호(88)이 활성화되는 시점부터 소정 시간(D4) 만큼 지연시킨 후 센스 엠프 인에이블 신호(SAEN)를 활성화시킨다.
서브 워드 라인이 활성화될 때까지의 신호 경로와 관련된 신호로는 메인 워드 라인 신호들 및 서브 워드 라인 신호들이 있으나, 다수의 메인 워드 라인 신호들-예를 들어 4개의 블록에 대해 4 x 64개- 및 다수의 서브 워드 라인 신호들-예를 들어 4개의 블록에 대해 4 x 64 x 8개- 중 어느 것이 선택되어 활성화 될지 미정이므로 메인 워드 라인 신호들(91) 또는 서브 워드 라인 신호들(96)을 사용하는 대신 제2 블록 선택 신호(88)를 사용한다.
본 발명의 다른 실시예에서는, 도 5b에 도시된바와 같이, 센스 엠프 인에이블 신호(SAEN) 발생 회로(120)는 제2 블록 선택 신호(88) 대신 제1 블록 선택 신호(79)를 사용하여 센스 엠프 인에이블 신호(SAEN)를 활성화시킬 수도 있다. 도 6c는 센스 엠프 인에이블 신호(SAEN) 발생 회로(120)에서 제2 블록 선택 신호(88) 대신 제1 블록 선택 신호(79)를 사용하여 센스 엠프 인에이블 신호(SAEN)를 활성화시키는 경우의 타이밍도를 나타낸다. 도 6c의 경우, 리던던시 신호 SUM(87)의 활성화 여부와 관계없이 제1 블록 선택 신호(79)가 활성화된다.
도 7a는 본 발명의 일실시예에 따른 도 5A의 SAEN 신호 발생 회로를 나타낸 블록도이고, 도 7b는 본 발명의 다른 실시예에 따른 도 5a의 SAEN 신호 발생 회로를 나타낸 블록도이다. 도 8은 본 발명의 일실시예에 따른 도 5a의 SAEN 신호 발생 회로의 구체 회로도이고, 도 9는 본 발명의 일실시예에 따른 센스 엠프 인에이블 신호(SAEN) 발생 회로의 동작 타이밍도를 나타낸다.
도 7a를 참조하면, 본 발명의 일실시예에 따른 센스 엠프 인에이블 신호(SAEN) 발생 회로(120a)는 입력부(121) 및 센스 엠프 인에이블 신호 발생부(122a)를 포함한다. 본 발명의 일실시예에 따른 센스 엠프 인에이블 신호 발생부(122a)는 도 7a에 도시된 바와 같이 제1 지연부(123), 제2 지연부(129) 및 신호 발생부(124)를 포함할 수 있다.
도 7b를 참조하면, 본 발명의 다른 실시예에 따른 센스 엠프 인에이블 신호(SAEN) 발생 회로(120b)는 입력부(121) 및 센스 엠프 인에이블 신호 발생부(122b)를 포함한다. 본 발명의 다른 실시예에 따는 센스 엠프 인에이블 신호(SAEN) 발생부(122b)는 도 7b에 도시된 바와 같이 제2 지연부(129)가 생략되어 입력부(121), 제1 지연부(123) 및 신호 발생부(124)를 포함할 수 있다. 여기서, 신호 발생부(124)는 검출부(125) 및 출력부(127)를 포함한다.
입력부(121)는 로우 어드레스 신호 경로와 연동된 신호를 입력받는다. 로우 어드레스 신호 경로와 연동된 신호는 예를 들어 제2 블록 선택 신호 MS<3:0>(88)가 될 수 있다. 입력부(121)는 제2 블록 선택 신호 MS<3:0>(88) 중의 어느 하나라도 활성화되면 활성화되는 입력 제어 신호 IN(101)를 생성한다. 또한, 입력부(121)는 제1 제어 신호 IN(101)를 소정 시간 지연시킨 지연된 입력 제어 신호 EN(103)을 생성한다.
입력부(121)는 예를 들어 두개의 NOR 게이트 G1 및 G2, NAND 게이트 G3를 통하여 입력 제어 신호 IN(101)를 생성한다. 입력부(121)는 제2 블록 선택 신호 MS<3:0>(88)을 입력받아 MS<3:0>(88) 중의 어느 하나라도 활성화되면 활성화되는 입력 제어 신호 IN(101)를 생성할 수 있는 회로라면 도 8에 도시된 회로 구성에 한정되지 않고 다른 구성을 가지는 회로도 가능함은 물론이다.
입력부(121)는 입력 제어 신호 IN(101)를 두개의 인버터 I1 및 I2를 통과시켜 지연된 입력 제어 신호 EN(103)을 생성할 수 있다. 본 발명의 다른 실시예에서는 입력부(121)의 출력으로는 지연된 입력 제어 신호 EN(103)만을 생성할 수도 있으며, 이 경우에는 도 8에서 입력 제어 신호 IN(101) 대신 지연된 입력 제어 신호 EN(103)를 제어 신호로 사용하여 동작시킬 수 있다.
센스 엠프 인에이블 신호 발생부(122a 또는 122b)는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 활성화된 로우 어드레스 신호 경로와 연동된 신호에 기초하여 센스 엠프 인에이블 신호(122)를 활성화시킨다. 구체적으로, 센스 엠프 인에이블 신호 발생부(122a 또는 122b)는 제2 블록 선택 신호 MS<3:0>(88) 중의 어느 하나가 활성화된 경우 상기 활성화된 제2 블록 선택 신호 MS<3:0>(88)에 기초하여 센스 엠프 인에이블 신호(122)를 활성화시킨다.
제1 지연부(123)는 비트라인 프리차지 구간동안에는 하이 상태를 유지하다가 제2 블록 선택 신호 MS<3:0>(88) 중의 어느 하나라도 활성화되면 지연된 입력 제어 신호 EN(103)에 응답하여 로우로 천이하는 지연 제어 신호 OUTN(105)를 생성한다. 지연 제어 신호 OUTN(105)의 하이에서 로우로의 천이시 RC 지연은 도 8에 도시된 바와 같이, 저항 조절부(123a) 및 커패시터 조절부(123b)를 이용하여 조절될 수 있다. 저항 조절부(123a)는 예를 들어 각 저항(R1, R2, R3)에 병렬로 연결된 스위치 (S1, S2, S3)로 구현되어 지연 제어 신호 전달 경로상에서 저항 성분을 조정한다. 커패시터 조절부(123b)는 예를 들어, 커패시터로 동작하는 각 트랜지스터들(T4, T5, T6)에 직렬로 연결된 스위치(S4, S5, S6)로 구현되어 지연 제어 신호 전달 경로상에서 커패시터 성분을 1차적으로 조정한다. 본 발명의 다른 실시예에서는 제1 지연부(123)는 제2 블록 선택 신호 MS<3:0>(88) 중의 어느 하나라도 활성화되면 입력 제어 신호 IN(101)에 응답하여 로우로 천이하는 지연 제어 신호 OUTN(105)를 생성할 수도 있다.
제2 지연부(129)는 테스트 모드에서 테스트 모드 신호 TM<6:1>를 이용하여 지연 제어 신호 전달 경로상에서 커패시터 성분을 2차적으로 미세 조정함으로써 지연 제어 신호 OUTN(105)의 하이에서 로우로의 천이시 경사(slope)를 조절할 수 있다.
신호 발생부(124)는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호 OUTN(105)와 소정의 기준 전압 VREF(107)에 기초하여 센스 엠프 인에이블 신호(112)를 활성화시킨다.
검출부(125)는 기준 전압 VREF(107), 지연 제어 신호 OUTN(105) 및 입력 제어 신호 IN(101)을 입력받아, 제2 블록 선택 신호 MS<3:0>(88) 중의 어느 하나라도 활성화되어 지연 제어 신호 OUTN(105)이 하이에서 감소하기 시작하여 VREF(107) 보다 큰 값을 가지는 동안에는 로우 상태를 가지고 OUTN(105)이 하이에서 감소하기 시작하여 VREF(107)보다 작은값으로 떨어지는 순간부터 하이 상태로 천이하는 검출 제어 신호 DATA(109)를 생성한다. 입력 제어 신호 IN(101) 대신 지연된 입력 제어 신호 EN(103)를 사용할 수도 있다.
구체적으로, 검출부(125)는 인에이블부(125a), 프리 차지부(125b) 및 비교부(125c)를 포함할 수 있다.
인에이블부(125a)는 입력 제어 신호 IN(101)의 하이 상태에 응답하여 턴온되는 NMOS 트랜지스터 T22를 포함한다.
프리 차지부(125b)는 입력 제어 신호 IN(101)의 로우 상태에 응답하여 턴온되는 2개의 PMOS 트랜지스터 T18 및 T21을 포함한다. 프리 차지부(125b)는 비트 라인 프리 차지 구간 동안 로우 상태의 입력 제어 신호 IN(101)에 응답하여 N1 노드의 전압을 하이 상태로 프리 차지시켜 검출 제어 신호 DATA(109)를 하이 상태로 프리차지 시킨다.
비교부(125c)는 지연 제어 신호 OUTN(105) 및 기준 전압(VREF)을 입력받아, 비트 라인 프리 차지 이후에 제2 블록 선택 신호 MS<3:0>(88) 중의 어느 하나라도 활성화된 경우, 지연 제어 신호 OUTN(105)이 하이에서 감소하기 시작하여 VREF(107) 보다 큰 값을 가지는 동안에는 로우 상태를 가지고 OUTN(105)이 하이에서 감소하기 시작하여 VREF(107)보다 작은값으로 떨어지는 순간부터 하이 상태로 천이하는 검출 제어 신호 DATA(109)를 생성한다. 비교부(125c)는 저항 역할을 하는 PMOS 트랜지스터 T23, 스위치 S7 및 S8, 차동 증폭기를 포함한다. 상기 차동 증폭기는 크로스 커플드(Cross Coupled) PMOS 트랜지스터 T19 및 T20와 지연 제어 신호 OUTN를 입력받는 NMOS 트랜지스터 T16 및 기준 전압 VREF를 입력받는 NMOS 트랜지스터 T17을 포함한다. 여기서, PMOS 트랜지스터 T23는 항상 턴온되어 저항 역할을 수행하며, 1.1 볼트의 기준 전압이 1.3 볼트 내지 0.8 볼트로 변화되는 경우에도 정상적으로 동작하도록 하는 역할을 수행한다. 본 발명의 다른 실시예에서는 비교부(125c)의 PMOS 트랜지스터 T19 및 T20의 소스단이 PMOS 트랜지스터 T23, 스위치 S7 및 S8를 거치지 않고 바로 전원 전압 VDD에 결합될 수도 있다.
출력부(127)는 검출 제어 신호 DATA(109) 및 지연된 입력 제어 신호 EN(103)이 모두 활성화된 경우 활성화되는 센스 엠프 인에이블 신호 SAEN(112)를 생성한다. 출력부(127)는 예를 들어, 1개의 NAND 게이트 G4와 3개의 인버터 I6, I7 및 I8로 구성된 회로로 구현될 수 있지만 이에 한정되는 것은 아니며, 검출 제어 신호 DATA(109) 및 지연된 입력 제어 신호 EN(103)이 모두 활성화된 경우 활성화되는 센스 엠프 인에이블 신호 SAEN(112)를 생성하는 논리곱(AND) 동작을 수행하는 다른 회로로도 구현이 가능함은 물론이다.
도 7a의 센스 엠프 인에이블 신호(SAEN) 발생 회로에서 제2 지연부(129)는 선택적인 회로로서 도 7b에 도시된 바와 같이 생략이 가능하다.
이하, 도 7a 내지 도 9를 참조하여, 본 발명의 실시예들에 따른 센스 엠프 인에이블 신호(SAEN) 발생 회로의 동작을 구체적으로 설명한다. 이하, 기준 전압 VREF이 1.1볼트라고 가정한다.
먼저, 비트 라인 프리차지 구간(P0)에는 제2 블록 선택 신호 MS<3:0>이 모두 로우이므로 입력부(121)의 NOR 게이트 G1, G2와 NAND 게이트 G3를 거친 입력 제어 신호 IN(101)은 로우 상태를 유지하고, 두개의 인버터 I1 및 I2를 거친 지연된 입력 제어 신호 EN(103)이 로우 상태를 유지하며, EN(103)이 로우이므로 PMOS 트랜지스터 T3이 턴온되어 지연 제어 신호 OUTN(105)이 하이 상태를 유지한다(도 9 참조). 이 때, 입력 제어 신호 IN(103)이 로우이므로 검출부(125)를 구성하는 PMOS 트랜지스터 T18 및 T21이 모두 턴온되어 노드 N1의 전압 DATA(109)가 하이값을 가지고 노드 N2의 전압도 하이 값으로 프리 차지된다. 출력부(127)의 입력인 검출 제어 신호 DATA(109)가 하이이고 지연된 입력 제어 신호 EN(103)이 로우이므로 출력부(127)의 출력인 SAEN(112)는 로우 상태를 가진다.
비트 라인 프리 차지 구간 이후, 서브 워드 라인 활성화 동작을 위해 제2 블록 선택 신호 MS<0:3>(88) 중 하나가 하이로되면-여기서는 MS<0>이 하이로 된 경우를 예로 들어 설명함-IN(101)이 하이로 되고 짧은 딜레이(△t)후 EN(103)이 순차적으로 하이가 되고 OUTN(105)이 하이에서 감소하기 시작한다(도 9 참조). OUTN(105)이 하이에서 감소하기 시작하여 VREF(107) 보다 큰 값을 가지는 구간(P1) 동안에는 하이 상태의 IN(101)에 의해 T22가 턴온된 상태에서 차동 증폭 동작에 의해 트랜지스터 T17를 통한 경로보다 트랜지스터 T16 경로쪽으로 전류가 흐르므로 N1 노드의 전압 DATA(109)는 로우 상태가 되고 N2 노드의 전압은 하이 상태가 된다. OUTN(105)이 하이에서 감소하기 시작하여 VREF(107)보다 작은 값으로 떨어지는 순간부터 하이 상태의 IN(101)에 의해 T22가 턴온된 상태에서 차동 증폭 동작에 의해 T16 경로를 통해 전류가 흐르는 대신 T17 경로를 통해 전류가 흐르므로 N2 노드의 전압은 로우로 천이되고 N1 노드의 전압 DATA는 하이로 천이된다. 따라서, OUTN(105)이 하이에서 감소하기 시작하여 VREF(107)보다 작은값으로 떨어지는 순간부터 DATA(109)는 하이, EN은 하이므로 센스 엠프 인에이블 신호 SAEN(112)은 하이가 된다. 여기서, 기준 전압 VREF(107)는 외부의 기준 전압 발생회로(미도시)로부터 제공될 수 있으며, 기준 전압 VREF(107)의 크기는 조절될 수 있다.
따라서, 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점은 제2 블록 선택 신호 MS<0:3>(88)를 이용하여 서브 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로에 연동될 수 있다. 또한, 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점은 기준 전압 VREF(107)의 크기를 조절함으로써 조절할 수 있다. 또한, 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점은 제1 지연부(123)의 RC 지연(Resistance Capacitance delay)을 이용하여 조절될 수 있다. 또한, 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점은 제2 지연부(129)의 커패시턴스의 미세 조정을 통하여 조절될 수 있다.
도 9는 시뮬레이션 조건을 PVT 변이에 따른 FAST, TYP, SLOW 모드로 변화시켜가면서 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점의 변화를 나타낸다. 일반적으로 PVT 변이에 따라 SLOW 모드에서의 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점까지의 시간 지연에 비해 FAST 모드에서의 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점까지의 시간 지연은 1/2 정도로서 큰 차이를 보인다. 그러나, 본 발명의 일 실시예에 따라 발생된 센스 엠프 인에이블 신호는, 도 9에 도시된 바와 같이, SLOW 모드에서의 제2 블록 선택 신호(88)이 활성화된 이후부터 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점까지의 시간 지연이 15.3 n이고, FAST 모드에서의 제2 블록 선택 신호(88)이 활성화된 이후부터 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점까지의 시간 지연이 16.4 n이므로, PVT 변이에 따라 약 6.7%((16.4-15.3) x 100 / 16.3)의 변이를 보이므로 PVT 변이에 따라 거의 영향을 받지 않음을 알 수 있다.
도 10은 본 발명의 일실시예에 따른 PVT 변이에 따른 tRCD 값을 시뮬레이션 한 결과를 나타낸 그래프이다.
도 10을 참조하면, DRAM의 tRCD 값은 외부 핀으로부터 입력된 /RAS(Row Address Strobe) 신호 천이후 /CAS(Column Address Strobe) 신호 천이시까지의 시간으로서 PVT 변이에 따른 FAST, TYP, SLOW 모드별로 10% 이내의 변이를 보이며, PVT 변이의 영향이 작음을 알 수 있다.
본 발명에서 사용되는 용어들은 본 발명에서의 기능을 고려하여 정의 내려진 용어들로써 이는 당분야에 종사하는 기술자의 의도 또는 관례에 따라 달라질 수 있으므로 그 정의는 본 발명의 전반에 걸친 내용을 토대로 내려져야 할 것이다.
상기와 같은 센스 엠프 인에이블 신호 발생 회로, 이를 가지는 메모리 장치 및 센스 엠프 인에이블 신호 발생 방법에 따르면, 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호를 이용하여 센스 엠프 인에이블 신호를 활성화시킨다. 또한, 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 소정의 기준 전압을 이용하여 상기 센스 엠프 인에이블 신호를 활성화시킨다. 따라서, 워드 라인이 활성된 후 센스 엠프 인에이블 신호(SAEN)가 활성화 될 때까지의 센싱 마진이 PVT 변이의 영향을 받는 것을 줄일 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (26)

  1. 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 입력 제어 신호를 생성하는 입력부; 및
    비트라인 프리차지 구간동안에는 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호에 응답하여 제2 상태로 천이하는 지연 제어 신호를 생성하고, 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호와 소정의 기준 전압에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 센스 엠프 인에이블 신호 발생부를 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 센스 엠프 인에이블 신호 발생부는
    상기 비트라인 프리차지 구간동안에는 상기 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호에 응답하여 상기 제2 상태로 천이하는 상기 지연 제어 신호를 생성하는 제1 지연부; 및
    상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호와 상기 소정의 기준 전압에 기초하여 상기 센스 엠프 인에이블 신호를 활성화시키는 신호 발생부를 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  5. 제4항에 있어서, 상기 제1 지연부는 저항-커패시터 지연을 조절하여 상기 지연 제어 신호의 상태 천이시 경사(slope)를 1차적으로 조절하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  6. 제5항에 있어서,
    상기 제1 지연부의 출력단에 결합되어, 상기 지연 제어 신호의 상태 천이시 상기 지연 제어 신호의 경사(slope)를 2차적으로 미세 조절하는 제2 지연부를 더 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  7. 제4항에 있어서, 상기 신호발생부는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호가 상기 소정의 기준 전압보다 작아지는 경우에 상기 센스 엠프 인에이블 신호를 활성화시키는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  8. 제7항에 있어서, 상기 입력부는 상기 입력 제어 신호를 소정 시간 지연시킨 지연된 입력 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  9. 제8항에 있어서, 상기 신호 발생부는
    상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 입력 제어 신호에 응답하여 상기 지연 제어 신호와 소정의 기준 전압을 비교하여 검출 제어 신호를 생성하는 검출부; 및
    상기 검출 제어 신호와 상기 지연된 입력 제어 신호에 기초하여 상기 센스 엠프 인에이블 신호를 생성하는 출력부를 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  10. 제9항에 있어서, 상기 검출부는
    상기 입력 제어 신호에 응답하여 제1 전원 전압과 전류 경로를 형성하는 인에이블부;
    상기 비트라인 프리차지 구간동안 로우 상태의 입력 제어 신호에 응답하여 상기 검출 제어 신호를 프리차지시키는 프리자치부; 및
    상기 비트 라인 프리 차지 이후에 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호가 하이에서 감소하기 시작하여 상기 기 준 전압보다 큰 값을 가지는 동안에는 로우 상태를 가지고 상기 기준 전압 보다 작은값으로 떨어지는 순간부터 하이 상태로 천이하는 검출 제어 신호를 생성하는 비교부를 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  11. 제9항에 있어서, 상기 출력부는
    상기 검출 제어 신호 및 상기 지연된 입력 제어 신호가 모두 활성화된 경우 활성화되는 센스 엠프 인에이블 신호를 생성하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  12. 제1항에 있어서, 상기 로우 어드레스 경로와 연동된 신호는 메모리 셀 어레이의 복수의 블록들 중 하나를 선택하기 위한 블록 선택 신호인 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  13. 제1항에 있어서, 상기 로우 어드레스 경로와 연동된 신호는 메모리 셀 어레이의 정상 셀 블록들 또는 리던던시 셀 블록들 중 하나를 선택하기 위한 블록 선택 신호인 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  14. 제1 출력노드와 제1 입력노드를 포함하되, 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 입력 제어 신호-여기서, 상기 입력 제어 신호는 상기 입력노드를 통하여 제공됨-에 응답하여 제1 전원 전압과 상기 제1 출력 노드 사이에 전류 경로를 형성하는 인에이블부;
    제2 출력 노드와, 상기 제1 입력노드와 결합된 제2 입력노드를 포함하되, 비트라인 프리차지 구간동안 상기 입력 제어 신호에 응답하여 검출 제어 신호를 제2 전원 전압으로 프리차지시켜 상기 제2 출력노드로 제공하는 프리자치부; 및
    상기 제1 출력노드 및 상기 제2 출력노드에 결합되고, 상기 비트 라인 프리 차지 이후에 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 입력 제어 신호의 활성화에 응답하여 제1 상태에서 제2 상태로 천이하는 지연 제어 신호와 소정의 기준 전압에 기초하여 상기 검출 제어 신호를 생성하여 상기 제2 출력 노드로 제공하는 비교부를 포함하되,
    상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 검출 제어 신호와 상기 입력 제어 신호에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  15. 제14항에 있어서, 상기 지연 제어 신호는 상기 비트라인 프리차지 구간동안에는 상기 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호의 활성화에 응답하여 상기 제2 상태로 천이하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  16. 제14항에 있어서, 상기 검출 제어 신호는 상기 지연 제어 신호가 상기 기준 전압보다 큰 경우에는 로우 상태를 가지고 상기 기준 전압 보다 작은값으로 떨어지는 순간부터 하이 상태로 천이하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  17. 제14항에 있어서, 상기 비교부는 상기 지연 제어 신호를 제1 차동 입력단으로 제공받고 상기 기준 전압을 제2 차동 입력단으로 제공받아 상기 검출 제어 신호를 출력하는 차동 증폭기를 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  18. 제17항에 있어서, 상기 비교부는 상기 제2 전원 전압과 결합된 저항 역할을 하는 PMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  19. 제14항에 있어서, 상기 입력 제어 신호를 지연시킨 지연된 입력 제어 신호와 상기 검출 제어 신호가 모두 활성화된 경우 상기 센스 엠프 인에이블 신호를 활성화시키는 출력부를 더 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.
  20. 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    소정의 기준 전압을 발생하는 기준 전압 발생부;
    상기 기준 전압 발생부와 결합되어 상기 소정의 기준 전압을 제공받고, 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 입력 제어 신호를 생성하고, 비트라인 프리차지 구간동안에는 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호에 응답하여 제2 상태로 천이하는 지연 제어 신호를 생성하고, 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호와 상기 소정의 기준 전압에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 센스 엠프 인에이블 신호 발생 회로; 및
    상기 센스 엠프 인에이블 신호에 응답하여 상기 메모리 셀들에 결합된 비트라인쌍에 형성된 전압차를 감지하여 증폭하는 감지 증폭기를 포함하는 것을 특징으로 하는 메모리 장치.
  21. 삭제
  22. 제20항에 있어서, 상기 센스 엠프 인에이블 신호 발생 회로는
    상기 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 상기 입력 제어 신호를 생성하는 입력부;
    상기 비트라인 프리차지 구간동안에는 상기 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호에 응답하여 상기 제2 상태로 천이하는 상기 지연 제어 신호를 생성하는 제1 지연부; 및
    상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호와 상기 소정의 기준 전압에 기초하여 상기 센스 엠프 인에이블 신호를 활성화시키는 신호 발생부를 포함하는 것을 특징으로 하는 메모리 장치.
  23. 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호를 생성하는 단계;
    상기 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 입력 제어 신호를 생성하는 단계;
    비트라인 프리차지 구간동안에는 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호의 활성화에 응답하여 제2 상태로 천이하는 지연 제어 신호를 생성하는 단계; 및
    상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호와 소정의 기준 전압에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 방법.
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