KR100882117B1

KR100882117B1 - On Die Termination Circuit

Info

Publication number: KR100882117B1
Application number: KR1020020082320A
Authority: KR
Inventors: 추신호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-12-23
Filing date: 2002-12-23
Publication date: 2009-02-05
Anticipated expiration: 2022-12-23
Also published as: KR20040055879A

Abstract

본 발명은 온 다이 터미네이션 회로에 관한 것으로써, 특히 풀업 터미네이션 저항의 측정시 풀다운 터미네이션을 오프시키고, 반대로 풀다운 터미네이션 저항의 측정시 풀업 터미네이션을 오프시키도록 하여 저항 측정시 전압과 전류의 충돌을 제거하도록 하는 기술을 개시한다. 이러한 본 발명은 풀업/풀다운 터미네이션 저항을 정확히 측정할 수 있고, 풀업 터미네이션 저항과 풀다운 터미네이션 저항의 불일치를 보정할 수 있으며, 각 핀간의 저항 차이를 보정할 수 있도록 하는 효과를 제공한다. The present invention relates to an on-die termination circuit, in particular to turn off the pull-down termination in the measurement of the pull-up termination resistance, and to turn off the pull-up termination in the measurement of the pull-down termination resistance to eliminate the collision of voltage and current in the resistance measurement. Disclosed is a technique. The present invention can accurately measure pull-up / pull-down termination resistors, correct mismatches between pull-up termination resistors and pull-down termination resistors, and provide an effect of correcting resistance differences between pins.

Description

Circuit for controlling on die termination

도 1은 종래의 온 다이 터미네이션 회로에 관한 회로도. 1 is a circuit diagram related to a conventional on die termination circuit.

도 2는 본 발명에 따른 온 다이 터미네이션 회로에 관한 구성도. 2 is a block diagram of an on die termination circuit according to the present invention;

도 3은 도 2의 상세 회로도. 3 is a detailed circuit diagram of FIG.

도 4는 본 발명에 따른 온 다이 터미네이션 회로의 다른 실시예. 4 is another embodiment of an on die termination circuit according to the present invention;

본 발명은 온 다이 터미네이션 회로에 관한 것으로써, 특히 디램의 온 다이 터미네이션에서 풀업 터미네이션 저항과 풀다운 터미네이션 저항을 정밀하게 측정하여 보정하도록 하는 기술이다. The present invention relates to an on die termination circuit, and particularly, a technique for precisely measuring and correcting a pull-up termination resistor and a pull-down termination resistor in an on-die termination of a DRAM.

도 1은 종래의 온 다이 터미네이션(On die termination) 회로의 구성도이다. 1 is a configuration diagram of a conventional on die termination circuit.

종래의 온 다이 터미네이션 회로는, 입/출력 버퍼(1)와, 입출력핀(2)과, 스위치 SW1과, 스위치 SW2 및 저항 R1,R2을 구비한다. The conventional on die termination circuit includes an input / output buffer 1, an input / output pin 2, a switch SW1, a switch SW2, and resistors R1 and R2.

여기서, 스위치 SW1는 입/출력 버퍼(1)로부터 인가되는 신호를 입/출력핀(2)으로 전송시 저항 R1에 전원전압 Vddq를 인가시킨다. 또한, 스위치 SW2는 입/출력 버퍼(1)로부터 인가되는 신호를 입/출력핀(2)으로 전송시 저항 R2에 접지전압 Vssq 를 인가시킨다. Here, the switch SW1 applies the power supply voltage Vddq to the resistor R1 when transmitting a signal applied from the input / output buffer 1 to the input / output pin 2. In addition, the switch SW2 applies a ground voltage Vssq to the resistor R2 when transmitting a signal applied from the input / output buffer 1 to the input / output pin 2.

이러한 구성을 갖는 종래의 온 다이 터미네이션 회로는, 온 다이 터미네이션의 사용시 스위치 SW1을 턴온시키고, 온 다이 터미네이션을 사용하지 않을 때는 스위치 SW1을 턴오프시킨다. The conventional on die termination circuit having such a configuration turns on the switch SW1 when using on die termination and turns off the switch SW1 when not using on die termination.

그런데, 종래의 이러한 온 다이 터미네이션 회로는, 공정상의 이유로 인하여 풀업 터미네이션 저항인 저항 R1과 풀다운 터미네이션 저항인 저항 R2의 측정값이 미스매치(Mismatch) 되어 터미네이션 저항값이 얼마가 되는지를 정확히 측정할 수 없게 되는 문제점이 있다. However, in the conventional on-die termination circuit, the measurement value of the resistor R1, which is a pull-up termination resistor, and the resistor R2, which is a pull-down termination resistor, are mismatched due to process reasons, and thus, it is possible to accurately measure how much the termination resistance is. There is a problem that there is no.

구체적으로 설명하면, 터미네이션 저항의 측정시 스위치 SW1을 턴온시켜야 하는데 이렇게 되면 디램의 입/출력핀(2)으로 일정한 전압과 전류가 흐르게 된다. 그리고, 입/출력핀(2)으로 전압을 포싱(forcing)하면서 흐르는 전류를 검출하여 터미네이션 저항을 측정한다. In detail, when the termination resistance is measured, the switch SW1 should be turned on so that a constant voltage and current flow through the input / output pins 2 of the DRAM. Then, the termination resistance is measured by detecting a current flowing while forcing the voltage to the input / output pin 2.

이때, 스위치 SW1가 턴온되어 있는 상태에서 특정 장비를 통하여 입/출력핀(2)에 전압을 포싱하면, 기존에 잔류하는 전압/전류와 장비로부터 인가되는 포싱 전압/전류가 충돌하게 된다. 따라서, 정확한 터미네이션 저항을 측정할 수 없게 되는 문제점이 있다. At this time, if a voltage is forced to the input / output pin 2 through a specific device while the switch SW1 is turned on, the existing voltage / current and the forcing voltage / current applied from the device collide with each other. Therefore, there is a problem in that the accurate termination resistance cannot be measured.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 풀업 터미네이션 저항의 측정시 풀다운 터미네이션쪽을 테스트 모드로 오프시키고, 풀다운 터미네이션 저항의 측정시 풀업 터미네이션쪽을 테스트 모드로 오프시킴으로써 전 압과 전류의 충돌을 제거하여 정확한 터미네이션 저항을 측정하도록 하는데 그 목적이 있다. The present invention has been made to solve the above problems, the voltage and current by turning off the pull-down termination side to the test mode when measuring the pull-up termination resistance, and by turning off the pull-up termination side to the test mode when measuring the pull-down termination resistance The purpose of this is to measure the termination resistance by eliminating the collision of.

상기한 목적을 달성하기 위한 본 발명의 온 다이 터미네이션 회로는, 입/출력핀에 인가되는 전압을 풀업시키는 제 1스위칭부와, 입/출력핀에 인가되는 전압을 풀다운시키는 제 2스위칭부 및 터미네이션 인에이블 신호 및 테스트 모드 인에이블 신호를 입력받아 제 1스위칭부 및 제 2스위칭부의 풀업/풀다운 터미네이션을 각각 상이하게 제어하는 제어수단을 구비함을 특징으로 한다. The on-die termination circuit of the present invention for achieving the above object, the first switching unit for pulling up the voltage applied to the input / output pins, the second switching unit and termination for pulling down the voltage applied to the input / output pins And a control means for receiving the enable signal and the test mode enable signal and differently controlling pull-up / pull-down terminations of the first switching unit and the second switching unit, respectively.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2는 본 발명에 따른 온 다이 터미네이션 회로의 구성도이다. 2 is a configuration diagram of an on die termination circuit according to the present invention.

본 발명은 입/출력 버퍼(10)와, 입/출력핀(20)과, 스위칭부 SW3, SW4와, 저항 R3,R4 및 제어부(30,40)를 구비한다. The present invention includes an input / output buffer 10, an input / output pin 20, switching units SW3 and SW4, resistors R3 and R4, and controllers 30 and 40.

여기서, 제어부(30)는 터미네이션 인에이블 신호 ODT_en와 테스트 모드 인에이블 신호 TM1_en를 입력받아 스위칭 제어신호 SC1를 출력한다. 스위칭부 SW3는 스위칭 제어신호 SC1에 따라 전원전압 Vddq을 저항 R3의 일단에 출력한다. Herein, the controller 30 receives the termination enable signal ODT_en and the test mode enable signal TM1_en and outputs the switching control signal SC1. The switching unit SW3 outputs the power supply voltage Vddq to one end of the resistor R3 in accordance with the switching control signal SC1.

그리고, 제어부(40)는 터미네이션 인에이블 신호 ODT_en와 테스트 모드 인에이블 신호 TM2_en를 입력받아 스위칭 제어신호 SC2를 출력한다. 스위칭부 SW4는 스위칭 제어신호 SC2에 따라 접지전압 Vssq를 저항 R4의 일단에 출력한다. The controller 40 receives the termination enable signal ODT_en and the test mode enable signal TM2_en and outputs the switching control signal SC2. The switching unit SW4 outputs the ground voltage Vssq to one end of the resistor R4 in accordance with the switching control signal SC2.

도 3의 도 2에 나타낸 본 발명의 상세 회로도이다. Fig. 3 is a detailed circuit diagram of the present invention shown in Fig. 2.

먼저, 스위칭부 SW3는 전원전압 Vddq 인가단과 저항 R3 사이에 연결되어 게이트를 통해 제어부(30)로부터 인가되는 스위칭 제어신호 SC1가 입력되는 PMOS트랜지스터 P1를 구비한다. First, the switching unit SW3 includes a PMOS transistor P1 connected between a power supply voltage Vddq applying terminal and a resistor R3 to input a switching control signal SC1 applied from the controller 30 through a gate.

제어부(30)는 로직 로우일때 인에이블되는 터미네이션 인에이블 신호 ODT_en와 테스트 모드 인에이블 신호 TM1_en를 노아연산하는 노아게이트 NOR1와, 노아게이트 NOR1을 반전하여 스위칭 제어신호 SC1을 출력하는 인버터 IV1을 구비한다. The control unit 30 includes a noah gate NOR1 that noarses the termination enable signal ODT_en and the test mode enable signal TM1_en that are enabled when the logic is low, and an inverter IV1 that inverts the noagate NOR1 to output the switching control signal SC1. .

또한, 스위칭부 SW4는 접지전압 Vssq 인가단과 저항 R4 사이에 연결되어 게이트를 통해 제어부(40)로부터 인가되는 스위칭 제어신호 SC2가 입력되는 NMOS트랜지스터 N1를 구비한다. In addition, the switching unit SW4 includes an NMOS transistor N1 connected between the ground voltage Vssq applying terminal and the resistor R4 to input the switching control signal SC2 applied from the controller 40 through the gate.

제어부(40)는 로직 로우일때 인에이블되는 터미네이션 인에이블 신호 ODT_en와 테스트 모드 인에이블 신호 TM2_en를 노아연산하는 노아게이트 NOR2를 구비한다. The control unit 40 includes a no-gate NOR2 that nominates the termination enable signal ODT_en and the test mode enable signal TM2_en that are enabled when the logic is low.

이러한 구성을 갖는 본 발명은 다음과 같은 동작과정을 갖는다. The present invention having such a configuration has the following operation process.

먼저, 온 다이 터미네이션을 사용하는 경우는 터미네이션 인에이블 신호 ODT_en가 로직 로우가 되어 인에이블된다. 이때, 테스트 모드 인에이블 신호 TM1_en와, 테스트 모드 인에이블 신호 TM2_en는 모두 로우가 된다. 따라서, 스위칭 제어신호 SC1에 따라 PMOS트랜지스터 P1가 턴온되어 전원전압 Vddq가 저항 R3에 인가된다. 또한, 스위칭 제어신호 SC2에 따라 NMOS트랜지스터 N1이 턴온되어 접지전압 Vssq가 저항 R4에 인가된다. First, when using on die termination, the termination enable signal ODT_en is logic low and is enabled. At this time, the test mode enable signal TM1_en and the test mode enable signal TM2_en are both low. Therefore, the PMOS transistor P1 is turned on in accordance with the switching control signal SC1, and the power supply voltage Vddq is applied to the resistor R3. In addition, the NMOS transistor N1 is turned on according to the switching control signal SC2, and the ground voltage Vssq is applied to the resistor R4.

따라서, 풀업 터미네이션 저항과 풀다운 터미네이션 저항을 동시에 측정할 수 있게 된다. Thus, the pull-up termination resistance and the pull-down termination resistance can be measured simultaneously.

반면에, 온 다이 터미네이션을 사용하지 않을 경우에는 터미네이션 인에이블 신호 ODT_en가 로직 하이가 되어 디스에이블된다. 따라서, 테스트 모드 인에이블 신호 TM1_en, TM1_en의 인에이블 상태와 상관없이 풀업 터미네이션 트랜지스터인 PMOS트랜지스터 P1과, 풀다운 터미네이션 트랜지스터인 NMOS트랜지스터 N1가 오프 상태가 되어 터미네이션 되지 않는다. On the other hand, when the on die termination is not used, the termination enable signal ODT_en becomes logic high and is disabled. Therefore, regardless of the enable states of the test mode enable signals TM1_en and TM1_en, the PMOS transistor P1, which is a pull-up termination transistor, and the NMOS transistor N1, which is a pull-down termination transistor, are turned off and are not terminated.

여기서, 풀업 터미네이션 저항을 측정하고자 할 때에는 터미네이션 인에이블 신호 ODT_en를 로우 상태로 제어한다. 그리고, 테스트 모드 인에이블 신호 TM1_en를 로우로 제어하고, 테스트 모드 인에이블 신호 TM2_en를 하이로 제어하여 NMOS트랜지스터 N1를 턴오프시킨다. 따라서, 풀업 터미네이션 제어 트랜지스터인 PMOS트랜지스터 P1이 턴온되어 디램의 입/출력핀(20)에 전압을 포싱함으로써 흐르는 전류로부터 풀업 터미네이션 저항을 측정할 수 있게 된다. In this case, when the pull-up termination resistance is to be measured, the termination enable signal ODT_en is controlled to a low state. Then, the test mode enable signal TM1_en is controlled low, and the test mode enable signal TM2_en is controlled high to turn off the NMOS transistor N1. Accordingly, the PMOS transistor P1, which is a pull-up termination control transistor, is turned on to force the voltage on the input / output pin 20 of the DRAM to measure the pull-up termination resistance from the flowing current.

반면에, 풀다운 터미네이션 저항을 측정하고자 할때에는 터미네이션 인에이블 신호 ODT_en를 로우 상태로 제어한다. 그리고, 테스트 모드 인에이블 신호 TM1_en를 하이로 제어하고, 테스트 모드 인에이블 신호 TM2_en를 로우로 제어하여 PMOS트랜지스터 P1를 턴오프시킨다. 따라서, 풀다운 터미네이션 제어 트랜지스터인 NMOS트랜지스터 N1가 턴온되어 디램의 입/출력핀(20)에 전압을 포싱함으로써 흐르는 전류로부터 풀다운 터미네이션 저항을 측정할 수 있게 된다. On the other hand, when the pull-down termination resistor is to be measured, the termination enable signal ODT_en is controlled low. Then, the test mode enable signal TM1_en is controlled high and the test mode enable signal TM2_en is controlled low to turn off the PMOS transistor P1. Accordingly, the NMOS transistor N1, which is a pull-down termination control transistor, is turned on to force the voltage on the input / output pin 20 of the DRAM to measure the pull-down termination resistance from the flowing current.

도 4는 본 발명에 따른 온 다이 터미네이션 회로의 다른 실시예이다. 4 is another embodiment of an on die termination circuit according to the present invention.

본 발명의 다른 실시예는, 입/출력 버퍼(50)와, 입/출력핀(60)과, 스위칭부 SW5, SW6과, 저항 R3,R4 및 테스트 모드 스위치 tmsw1,tmsw2를 구비한다. Another embodiment of the present invention includes an input / output buffer 50, an input / output pin 60, switching units SW5, SW6, resistors R3, R4, and test mode switches tmsw1, tmsw2.

여기서, 테스트 모드 스위치 tmsw1 및 스위칭부 SW5는 전원전압 Vddq 인가단과 저항 R5의 일단 사이에 직렬 연결된다. 또한, 테스트 모드 스위치 tmsw2 및 스위칭부 SW6는 접지전압 Vssq 인가단과 저항 R6의 일단 사이에 직렬 연결된다. Here, the test mode switch tmsw1 and the switching unit SW5 are connected in series between the supply voltage Vddq applying end and one end of the resistor R5. In addition, the test mode switch tmsw2 and the switching unit SW6 are connected in series between the ground voltage Vssq applying terminal and one end of the resistor R6.

이러한 구성을 갖는 본 발명의 다른 실시예는, 풀업 터미네이션과 풀다운 터미네이션을 각각 다른 신호로 제어하기 위한 테스트 모드 스위치 tmsw1,tmsw2의 선택적인 스위칭 동작에 따라 테스트 모드를 제어하게 된다. Another embodiment of the present invention having such a configuration controls the test mode according to the selective switching operation of the test mode switches tmsw1 and tmsw2 for controlling the pull-up termination and the pull-down termination with different signals.

그 동작과정은 도 3의 동작과정과 동일하므로 상세한 설명을 생략하기로 한다. Since the operation process is the same as the operation process of FIG. 3, a detailed description thereof will be omitted.

이상에서 설명한 바와 같이, 본 발명은 터미네이션 저항의 측정시 전압과 전류의 충돌을 제거함으로써 정확한 터미네이션 저항을 측정할 수 있도록 한다. 따라서, 풀다운 터미네이션 저항과 풀업 터미네이션 저항의 미스매치를 보정할 수 있고 핀간의 저항 차이도 보정할 수 있도록 하는 효과를 제공한다. As described above, the present invention makes it possible to measure the accurate termination resistance by eliminating the collision of voltage and current when measuring the termination resistance. Therefore, the mismatch between the pull-down termination resistor and the pull-up termination resistor can be corrected, and the resistance difference between the pins can be corrected.

Claims

delete

A first switching unit configured to pull up a voltage applied to the input / output pins;

A second switching unit configured to pull down the voltage applied to the input / output pins; And

An on-die termination circuit comprising a control means for receiving a termination enable signal and a test mode enable signal and differently controlling pull-up / pull-down termination of the first switching unit and the second switching unit, respectively.

The control means

A first control unit receiving the termination enable signal and the first test mode enable signal and outputting a first switching control signal for controlling a pull-up termination of the first switching unit;

And a second controller configured to receive the termination enable signal and the second test mode enable signal and output a second switching control signal for controlling a pull-down termination of the second switching unit.

The method of claim 2, wherein the control means

And only the first switching unit is turned on when the pull-up termination resistor is measured, and only the second switching unit is turned on when the pull-down termination resistor is measured.

The method of claim 2,

And the first switching unit includes a PMOS transistor connected between a power supply voltage supply terminal and a first resistor and receiving the first switching control signal through a gate.

The method of claim 2,

And the second switching unit includes an NMOS transistor connected between a ground voltage applying terminal and a second resistor and receiving the second switching control signal through a gate.

The method of claim 2, wherein the first control unit

A first NAND gate NAND-operating the termination enable signal and a first test mode enable signal; And

And an inverter for inverting the output of the first NAND gate and outputting the first switching control signal.

The method of claim 2, wherein the second control unit

And a second NAND gate NAND-operating the termination enable signal and the second test mode enable signal to output the second switching control signal.

The method of claim 2, wherein the control means

A first test mode switch disposed between a power supply voltage applying stage and the first switching unit to control a pull-up termination of the first switching unit; And

And a second test mode switch provided between a ground voltage applying terminal and the second switching unit to control pull-down termination of the second switching unit.