KR100881847B1 - 반도체 메모리 소자의 제조 방법 - Google Patents
반도체 메모리 소자의 제조 방법 Download PDFInfo
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Abstract
본 발명은 반도체 메모리 소자의 제조 방법을 제공한다. 이에 의하면, 플래시 메모리를 위한 셀부와 주변부의 반도체 기판에 다층 절연막을 적층시킨 후 상기 주변부의 다층 절연막을 일부 두께만큼 식각시킨다. 그런 다음, 동일한 하나의 사진식각공정을 이용하여 상기 셀부와 주변부에 트렌치를 형성한다. 따라서, 셀부의 트렌치가 주변부의 트렌치보다 얕게 형성된다.
따라서, 본 발명은 상기 셀부와 상기 주변부의 트렌치를 상이한 깊이로 동시에 형성시키므로 트렌치 형성 공정을 단순화시킬 수가 있다.
Description
도 1과 도 2는 일반적인 플래시 메모리의 셀을 나타낸 평면도 및 요부 단면도.
도 3 내지 도 7은 본 발명에 의한 반도체 메모리 소자의 제조 방법을 나타낸 단면 공정도.
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 플래시 메모리의 셀부와 주변부에 트렌치를 상이한 깊이로 형성시키면서 동시에 형성시키도록 한 반도체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자는 램(RAM: random access memory)과 롬(ROM: read only memory)으로 구분된다. 상기 램은 디램(DRAM: dynamic random access memory)과 에스램(SRAM: static random access memory)과 같이 시간이 경과 함에 따라 이미 저장된 데이터가 소거되는 휘발성이면서도 데이터의 입, 출력이 빠르다. 상기 롬은 한번 데이터를 저장시키고 나면, 그 상태를 계속 유지하지만 데이터의 입, 출력이 느리다. 상기 롬은 롬, 피롬(PROM; programmable ROM), 이피롬(EPROM: erasable PROM), 이이피롬(EEPROM: electrically erasable PROM)으로 세분화된다. 최근에는 전기적으로 데이터를 프로그램하거나 소거할 수 있는 EEPROM에 대한 수요가 급증하고 있다. 상기 EEPROM이나 일괄 소거 기능을 갖는 플래시 메모리의 셀은 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)가 적층된 스택(stack) 형 게이트 구조를 갖고 있다.
상기 플래시 메모리는 16개의 셀이 직렬로 연결되어 단위 스트링(string)을 이루고 있고, 이러한 단위 스트링이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 낸드(NAND) 형과, 각각의 셀이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 노아(NOR) 형으로 구분된다. 상기 낸드형 플래시 메모리는 고집적화에 유리하고 상기 노아형 플래시 메모리는 고속 동작에 유리하다. 상기 노아형 플래시 메모리는 공통 소스(common source) 방식을 사용한다. 즉, 16개 셀마다 1개 콘택이 형성되며 상기 16개 셀의 소스 라인은 n+ 확산층으로 연결되는 것이 일반적이다.
한편, 최근에는 반도체 소자의 고집적화를 위해 아이솔레이션 공정으로서 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 기술이 사용되고 있다. 또한, 상기 플래시 메모리의 셀 사이즈는 SAS(self aligned source) 기술에 의해 축소되고 있다. 상기 STI 기술과 상기 SAS 기술은 상기 플래시 메모리의 셀을 X축과 Y축 방향으로 축소시키기 위한 필수적인 공정이다.
상기 STI 기술과 상기 SAS 기술을 함께 적용한 일반적인 플래시 메모리에서는 도 1에 도시된 바와 같이, 각 셀의 드레인(D)과 소스(S)가 공통의 워드라인(WL)을 사이에 두고 배치되고, 각 셀의 드레인(D)과 소스(S)가 아이솔레이션 영역(ISO)에 형성된 트렌치(도시 안됨) 내의 절연막에 의해 전기적으로 서로 격리된다. 또한, 각 소스(S)가 도 2에 도시된 바와 같이, 공통 소스를 위한 아이솔레이션 영역(ISO)의 트렌치(20) 내의 절연막이 제거되고 상기 트렌치(20) 내의 기판(10)의 표면에 이온주입된 이온주입층(30)에 의해 전기적으로 서로 연결된다.
그런데, 상기 플래시 메모리의 제조에 상기 STI 기술과 상기 SAS 기술을 함께 적용할 경우, 로코스(LOCOS: local oxidation of silicon) 공정과 상기 SAS 기술을 적용한 경우에 비하여 셀당 소스 저항이 커진다. 이와 같이 셀당 소스 저항이 커지면, 소스 콘택이 16개의 셀마다 1개씩 형성되기 때문에 1번째 셀과 8번째 셀 사이의 전압 강하에 의해 백바이어스(back bias)가 달라진다. 그 결과, 리드 동작 때에 에러가 발생하기 쉽다.
더욱이, 상기 플래시 메모리의 주변부가 12V의 고압을 사용하고, 셀부가 5~9V의 저압을 사용하므로 상기 플래시 메모리의 미세화가 진행됨에 따라 트렌치의 깊이가 더욱 깊어진다. 이는 상기 소스 저항을 더욱 증가시킨다.
그러나, 종래에는 상기 셀부의 전압이 상기 주변부의 전압보다도 낮음에도 불구하고 상기 셀부의 트렌치가 상기 주변부의 트렌치와 동일하게 깊게 형성되므로 상기 소스 저항을 저감시키는데 한계가 있다.
최근에는 이러한 점을 해결하기 위해 상기 셀부의 트렌치를 상기 주변부의 트렌치보다 얕게 형성하는 방법이 사용되기 시작하였다. 하지만, 이 방법은 상기 셀부의 트렌치를 형성하는 사진식각공정과 상기 주변부의 트렌치를 형성하는 사진식각공정을 각각 별개로 진행하기 때문에 사진식각공정이 복잡할 뿐만 아니라 오버레이(overlay) 문제가 발생하기 쉽다.
따라서, 본 발명의 목적은 플래시 메모리의 셀부와 주변부에 상이한 깊이의 트렌치를 형성시키는 공정을 단순화하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 메모리 소자의 제조 방법은
반도체 기판의 제 1 영역과 제 2 영역에 다층의 절연막을 형성시키는 단계; 사진식각공정을 이용하여 상기 제 2 영역의 다층 절연막의 총 두께를 상기 제 1 영역의 다층 절연막의 총 두께보다 얇게 형성시키는 단계; 및 사진식각공정을 이용하여 상기 제 1 영역과 제 2 영역의 아이솔레이션 영역에 상이한 깊이의 제 1, 2 트렌치를 동시에 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 다층의 절연막을 하측에서 상측으로 가면서 제 1 산화막과 질화막 및 제 2 산화막의 적층 구조로 형성시킬 수가 있다.
바람직하게는, 상기 제 1 산화막을 30~150Å의 두께로 적층시키고, 상기 질 화막을 500~3000Å의 두께로 적층시키고, 상기 제 2 산화막을 300~3000Å의 두께로 적층시킬 수가 있다. 이때, 상기 제 2 영역의 제 2 산화막을 식각시킴으로써 상기 제 2 영역의 다층 절연막의 총 두께를 상기 제 1 영역의 다층 절연막의 총 두께보다 얇게 형성시킬 수가 있다.
바람직하게는, 상기 다층의 절연막을 하측에서 상측으로 가면서 제 1 산화막과 질화막의 적층 구조로 형성시킬 수도 있다. 이때, 상기 제 2 영역의 질화막을 일부 두께만큼 식각시킴으로써 상기 제 2 영역의 다층 절연막의 총 두께를 상기 제 1 영역의 다층 절연막의 총 두께보다 얇게 형성시킬 수가 있다.
바람직하게는, 상기 제 1 영역을 플래시 메모리의 셀부로, 상기 제 2 영역을 플래시 메모리의 주변부로 구분할 수 있다.
이하, 본 발명에 의한 반도체 메모리 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3 내지 도 7은 본 발명에 의한 반도체 메모리 소자의 제조 방법을 나타낸 단면 공정도이다.
도 3 및 도 4를 참조하면, 먼저, 반도체 기판(10), 예를 들어 P형 단결정 실리콘 기판의 제 1 영역인 플래시 메모리의 셀부(11)와 제 2 영역인 플래시 메모리의 주변부(12) 상에 희생막으로서 제 1 산화막(13)을 30~150Å의 두께로 적층시키고, 상기 제 1 산화막(13) 상에 질화막(15)을 500~3000Å의 두께로 적층시키고, 상기 질화막(15) 상에 제 2 산화막(17)을 300~3000Å의 두께로 적층시킨다. 여기서, 상기 제 2 산화막(17)은 플라즈마 강화 화학기상증착 공정에 의해 적층된 TEOS 산화막이다.
이어서, 사진식각공정을 이용하여 상기 반도체 기판(10)의 셀부(11) 상에만 감광막(PR1)의 패턴을 형성시키고 상기 감광막(PR1)의 패턴을 식각 마스크로 이용하여 상기 주변부(12)의 제 2 산화막(17)을 건식 식각시킴으로서 상기 질화막(15)을 노출시킨다. 따라서, 상기 셀부(11)의 절연막은 제 1 산화막(13), 질화막(15) 및 제 2 산화막(17)으로 구성되고, 상기 주변부(12)의 절연막은 제 1 산화막(13)과 질화막(15)으로 구성되므로 상기 셀부(11)의 절연막 총 두께가 상기 주변부(12)의 절연막의 총 두께보다 두껍다.
도 5를 참조하면, 그런 다음, 도 4의 감광막(PR1)의 패턴을 제거시키고 나서 상기 반도체 기판(10)의 셀부(11)와 주변부(12)의 아이솔레이션 영역에 트렌치를 형성시키기 위해 상기 아이솔레이션 영역을 노출시키는 창을 갖는 감광막(PR2)의 패턴을 상기 셀부(11)와 주변부(12)에 함께 형성시킨다.
도 6을 참조하면, 이어서, 상기 감광막(PR2)을 식각마스크로 이용하고 이방성 식각 특성을 갖는 건식 식각, 예를 들어 반응성 이온 식각 공정에 의해 상기 셀부(11)의 제 2 산화막(17), 질화막(15) 및 제1산화막(13)을 순차적으로 식각시킨다. 이때, 상기 반응성 이온 식각 공정을 산화막이나 질화막과 같은 절연막의 식각 조건에 기준하여 진행시킨다.
이와 아울러, 상기 주변부(12)에서는 질화막(15) 및 제 1 산화막(13)이 식각되고 또한 상기 반도체 기판(10)이 일부 깊이만큼 식각된다. 이는 상기 셀부(11)의 절연막 총 두께가 상기 주변부(12)의 절연막의 총 두께보다 두껍기 때문이다.
이후, 상기 반응성 이온 식각 공정을 실리콘의 식각 조건에 기준하여 도 7에 도시된 바와 같이, 상기 셀부(11)의 제 1 트렌치(19a)를 원하는 깊이(D1), 예를 들어 1500~2500Å의 깊이로 식각시킨다. 이때, 상기 주변부(12)의 제 2 트렌치(19b)가 3500Å 정도의 깊이(D2)로 식각된다.
따라서, 본 발명은 상기 제 1, 2 트렌치(19a),(19b)를 동시에 형성하면서 상이한 깊이로 형성시킬 수가 있다.
그런 다음, 통상의 공지 기술을 이용하여 상기 제 1, 2 트렌치에 아이솔레이션용 절연막을 매립, 평탄화시킨 다음 상기 셀부와 주변부에 워드라인과 소스/드레인을 형성시키고, 상기 공통 소스를 위한 영역의 제 1 트렌치 내의 절연막을 선택적으로 식각시키고 상기 제 1 트렌치의 노출된 표면에 공통 소스를 위한 불순물을 이온주입시킨다. 설명의 편의상 본 발명의 요지와 관련성이 적으므로 이에 대한 상세한 설명을 생략하기로 한다.
따라서, 본 발명은 플래시 메모리를 위한 셀부와 주변부에 상이한 트렌치를 동시에 형성시키므로 트렌치 형성 공정을 단순화시킬 수가 있다. 또한, 상기 셀부의 트렌치를 상기 주변부의 트렌치보다 얕게 형성시키므로 소스 저항을 저감시킬 수가 있다. 그 결과, 플래시 메모리의 프로그램과 리드의 동작을 안정적으로 유지시킬 수가 있다.
한편, 본 발명은 상기 다층 절연막을 제 1 산화막과 질화막으로 구성할 수 있고, 상기 주변부의 질화막을 일부 두께만큼 식각시킴으로써 상기 주변부의 절연 막의 총 두께를 상기 셀부의 절연막의 총 두께보다 얇게 만드는 것도 가능하다. 설명의 편의상 설명의 중복을 피하기 위해 이에 대한 설명을 생략하기로 한다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 메모리 소자의 제조 방법은 플래시 메모리를 위한 셀부와 주변부의 반도체 기판에 다층 절연막을 적층시킨 후 상기 주변부의 다층 절연막을 일부 두께만큼 식각시킨다. 그런 다음, 동일한 하나의 사진식각공정을 이용하여 상기 셀부와 주변부에 트렌치를 형성한다. 따라서, 셀부의 트렌치가 주변부의 트렌치보다 얕게 형성된다.
따라서, 본 발명은 상기 셀부와 상기 주변부의 트렌치를 상이한 깊이로 동시에 형성시키므로 트렌치 형성 공정을 단순화시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (7)
- 반도체 기판의 제 1 영역과 제 2 영역에 제 1 산화막, 질화막, 제 2 산화막을 적층하여 다층 절연막을 형성시키는 단계;제1 사진식각공정을 이용하여, 상기 제 2 영역의 제 2 산화막을 제거함으로써 상기 제 2 영역의 다층 절연막의 총 두께를 상기 제 1 영역의 다층 절연막의 총 두께보다 얇게 형성시키는 단계;제2 사진식각공정을 동시에 적용하여, 상기 제 1 영역 중 아이솔레이션 영역의 제 2 산화막, 질화막, 제 1 산화막을 식각하고, 상기 제 2 영역 중 아이솔레이션 영역의 질화막, 제 1 산화막 및 상기 제거된 제 2 산화막 두께에 해당되는 상기 반도체 기판을 식각하는 단계;제3 사진식각공정을 동시에 적용하여 상기 제 1 영역의 노출된 기판 및 상기 제 2 영역의 일부 식각된 기판을 식각함으로써, 상기 제 1 영역과 제 2 영역의 아이솔레이션 영역에 상이한 깊이의 제 1, 2 트렌치를 형성시키는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 삭제
- 제 1 항에 있어서, 상기 제 1 산화막을 30~150Å의 두께로 적층시키고, 상기 질화막을 500~3000Å의 두께로 적층시키고, 상기 제 2 산화막을 300~3000Å의 두께로 적층시키는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 삭제
- 반도체 기판의 제 1 영역과 제 2 영역에 제 1 산화막, 질화막을 적층하여 다층 절연막을 형성시키는 단계;제1 사진식각공정을 이용하여, 상기 제 2 영역의 질화막을 일부 두께 제거함으로써 상기 제 2 영역의 다층 절연막의 총 두께를 상기 제 1 영역의 다층 절연막의 총 두께보다 얇게 형성시키는 단계;제2 사진식각공정을 동시에 적용하여, 상기 제 1 영역 중 아이솔레이션 영역의 질화막, 제 1 산화막을 식각하고, 상기 제 2 영역 중 아이솔레이션 영역의 질화막, 제 1 산화막 및 상기 일부 제거된 질화막 두께에 해당되는 상기 반도체 기판을 식각하는 단계;제3 사진식각공정을 동시에 적용하여 상기 제 1 영역의 노출된 기판 및 상기 제 2 영역의 일부 식각된 기판을 식각함으로써, 상기 제 1 영역과 제 2 영역의 아이솔레이션 영역에 상이한 깊이의 제 1, 2 트렌치를 형성시키는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 삭제
- 제 1 항 또는 제 5 항에 있어서, 상기 제 1 영역을 플래시 메모리의 셀부로, 상기 제 2 영역을 플래시 메모리의 주변부로 구분하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
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Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20021228 |
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| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20070215 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20021228 Comment text: Patent Application |
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Comment text: Notification of reason for refusal Patent event date: 20080118 Patent event code: PE09021S01D |
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| PE0902 | Notice of grounds for rejection |
Comment text: Final Notice of Reason for Refusal Patent event date: 20080725 Patent event code: PE09021S02D |
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