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KR100880340B1 - Manufacturing Method of Flash Memory Device - Google Patents

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KR100880340B1
KR100880340B1 KR1020020081581A KR20020081581A KR100880340B1 KR 100880340 B1 KR100880340 B1 KR 100880340B1 KR 1020020081581 A KR1020020081581 A KR 1020020081581A KR 20020081581 A KR20020081581 A KR 20020081581A KR 100880340 B1 KR100880340 B1 KR 100880340B1
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KR
South Korea
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film
polysilicon
layer
polysilicon film
forming
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Application number
KR1020020081581A
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Inventor
이병기
이정웅
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주식회사 하이닉스반도체
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Publication date
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
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    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

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Abstract

본 발명은 SA-STI(Self Align Shallow Trench Isolation) 구조를 적용하는 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 제 2 폴리실리콘막을 패터닝할 때 소자 분리막과 제 1 폴리실리콘막의 일부가 노출되도록 하거나, 노출된 제 1 폴리실리콘막이 소정 깊이로 식각되도록 하여 플로팅 게이트를 형성함으로써 동일한 제 2 폴리실리콘막의 두께에서 유전체막의 커플링비를 증가시켜 소자의 성능을 향상시킬 수 있고, 동일한 유전체막의 커플링비를 고려하면 제 2 폴리실리콘막의 두께를 감소시킬 수 있어 콘트롤 게이트 식각 공정의 공정 마진을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.
The present invention relates to a method of manufacturing a flash memory device applying a SA-STI (Self Align Shallow Trench Isolation) structure, and to expose or expose a portion of the device isolation film and the first polysilicon film when the second polysilicon film is patterned. By forming the floating gate by etching the first polysilicon film to a predetermined depth, the coupling ratio of the dielectric film can be increased at the thickness of the same second polysilicon film, thereby improving the performance of the device, and considering the coupling ratio of the same dielectric film, 2 is a method of manufacturing a flash memory device capable of reducing the thickness of a polysilicon film to improve a process margin of a control gate etching process.

플래쉬 메모리 소자, SA-STI, 플로팅 게이트, 커플링비Flash Memory Devices, SA-STI, Floating Gate, Coupling Ratio

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device} Method of manufacturing a flash memory device             

도 1(a) 및 도 1(b)은 플래쉬 메모리 셀의 개략적이 구조도 및 등가 회로도.1A and 1B are schematic structural diagrams and equivalent circuit diagrams of a flash memory cell.

도 2(a) 내지 도 2(d)는 종래의 SA-STI 구조를 적용하는 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.2 (a) to 2 (d) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a flash memory device employing a conventional SA-STI structure.

도 3(a) 내지 도 3(d)는 본 발명에 따른 SA-STI 구조를 적용하는 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
3 (a) to 3 (d) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a flash memory device to which the SA-STI structure according to the present invention is applied.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 및 201 : 반도체 기판 102 및 202 : 터널 산화막101 and 201: semiconductor substrates 102 and 202: tunnel oxide film

103 및 203 : 제 1 폴리실리콘막 104 및 204 : 질화막103 and 203: first polysilicon film 104 and 204: nitride film

105 및 205 : 트렌치 106 및 206 : 소자 분리막105 and 205: trenches 106 and 206: device isolation films

107 및 207 : 제 2 폴리실리콘막 108 및 208 : 유전체막107 and 207: second polysilicon film 108 and 208: dielectric film

109 및 209 : 제 3 폴리실리콘막 110 및 210 : 텅스텐 실리사이드막109 and 209: third polysilicon film 110 and 210: tungsten silicide film

111 및 211 : 하드 마스크층111 and 211: hard mask layer

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 SA-STI(Self Align Shallow Trench Isolation) 구조를 적용한 플래쉬 메모리 소자에서 제 2 폴리실리콘막을 패터닝할 때 소자 분리막과 제 1 폴리실리콘막의 일부가 노출되도록 하거나, 노출된 제 1 폴리실리콘막이 소정 깊이로 식각되도록 하여 플로팅 게이트를 형성함으로써 플로팅 게이트와 콘트롤 게이트의 커플링비를 증가시켜 소자의 성능을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device. In particular, when a second polysilicon film is patterned in a flash memory device employing a SA-STI (Self Align Shallow Trench Isolation) structure, part of the device isolation layer and the first polysilicon film are exposed. Or a floating gate formed by etching the exposed first polysilicon layer to a predetermined depth, thereby increasing the coupling ratio between the floating gate and the control gate, thereby improving the performance of the device.

도 1(a)는 플래쉬 메모리 셀의 개략적인 구조도이고, 도 1(b)는 그 등가 회로도로서, 플로팅 게이트 전압은 [수학식 1] 및 [수학식 2]에 의해 구해지는데, [수학식 1]은 각 단자에 인가되는 전압과 캐패시턴스의 관계에 의해 구해지는 값이며, [수학식 2]는 커플링비에 의해 구해지는 값이다.FIG. 1 (a) is a schematic structural diagram of a flash memory cell, and FIG. 1 (b) is an equivalent circuit diagram thereof. The floating gate voltage is obtained by Equation 1 and Equation 2. ] Is a value obtained by the relationship between the voltage and capacitance applied to each terminal, and [Equation 2] is a value obtained by the coupling ratio.

Figure 112002042145484-pat00001
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Figure 112002042145484-pat00002
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[수학식 2]에서 전체 캐패시턴스 값은 [수학식 3]에 의해 구해지고, 플로팅 게이트와 콘트롤 게이트의 커플링비는 [수학식 4]에 의해 구해지며, 플로팅 게이트와 드레인의 커플링비는 [수학식 5]에 의해 구해진다.In [Equation 2], the total capacitance value is obtained by [Equation 3], the coupling ratio of the floating gate and the control gate is obtained by [Equation 4], and the coupling ratio of the floating gate and the drain is [Equation 4]. 5].

Figure 112002042145484-pat00003
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Figure 112002042145484-pat00004
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Figure 112002042145484-pat00005
Figure 112002042145484-pat00005

플로팅 게이트와 콘트롤 게이트의 커플링비(αFG)는 콘트롤 게이트에 인가한 전압이 플로팅 게이트에 전달되는 정도를 나타낸다. 예를들어 커플링비가 0.5이고 콘트롤 게이트 전압이 10V이면 플로팅 게이트 전압은 5V이다. 플로팅 게이트와 콘트롤 게이트의 커플링비가 클수록 플래쉬 메모리 소자의 동작에서는 여러가지 잇점이 있다. 이러한 플로팅 게이트와 콘트롤 게이트의 커플링비를 증가시키기 위해서는 플로팅 게이트의 캐패시턴스(CFG)를 증가시키거나 [수학식 6]으로 표현되는 터널 산화막의 캐패시턴스를 감소시켜야 한다. 터널 산화막의 캐패시턴스(CTox)는 활성 영역의 면적에 의존하므로 소자 설계시 결정된다. 반면 유전체막의 커플링비는 플로 팅 게이트와 콘트롤 게이트의 접촉 면적에 비례하므로 토폴로지 개선을 통하여 플로팅 게이트와 콘트롤 게이트의 커플링비를 증가킬 수 있다.The coupling ratio α FG of the floating gate and the control gate represents a degree of transfer of a voltage applied to the control gate to the floating gate. For example, if the coupling ratio is 0.5 and the control gate voltage is 10V, the floating gate voltage is 5V. The larger the coupling ratio between the floating gate and the control gate, the more advantages there are in the operation of the flash memory device. In order to increase the coupling ratio of the floating gate and the control gate, it is necessary to increase the capacitance C FG of the floating gate or reduce the capacitance of the tunnel oxide film represented by Equation 6 below. Since the capacitance C Tox of the tunnel oxide film depends on the area of the active region, it is determined during device design. On the other hand, since the coupling ratio of the dielectric film is proportional to the contact area of the floating gate and the control gate, the coupling ratio of the floating gate and the control gate can be increased through topology improvement.

Figure 112002042145484-pat00006
Figure 112002042145484-pat00006

SA-STI(Self Align Shallow Trench Isolation) 공정을 이용한 플래쉬 메모리 소자의 제조 방법을 도 2(a) 내지 도 2(d)를 이용하여 설명하면 다음과 같다.A method of manufacturing a flash memory device using a SA-STI (Self Align Shallow Trench Isolation) process will be described with reference to FIGS. 2A through 2D.

도 2(a)를 참조하면, 반도체 기판(101) 상부에 터널 산화막(102)을 형성한 후 제 1 폴리실리콘막(103) 및 질화막(104)을 형성한다. 그런데, 플래쉬 메모리 소자의 제조 공정에서 셀 영역에 터널 산화막이 형성될 때 주변 회로 영역에는 게이트 산화막이 형성되는데, 고전압 소자 영역 및 저전압 소자 영역에 서로 다른 두께의 게이트 산화막이 형성된다. 즉, 셀 영역의 터널 산화막과 고전압 소자 영역의 게이트 산화막 및 저전압 소자 영역의 게이트 산화막은 각각 다른 두께로 형성된다. 그리고, 소자 분리 마스크를 이용한 리소그라피 공정 및 식각 공정으로 질화막(104), 제 1 폴리실리콘막(103), 터널 산화막(102)의 소정 영역을 식각하여 반도체 기판(101)을 노출시킨 후 노출된 반도체 기판(101)을 소정 깊이로 식각하여 트렌치(105)를 형성한다.Referring to FIG. 2A, after the tunnel oxide layer 102 is formed on the semiconductor substrate 101, the first polysilicon layer 103 and the nitride layer 104 are formed. By the way, when the tunnel oxide film is formed in the cell region in the manufacturing process of the flash memory device, the gate oxide film is formed in the peripheral circuit region, and gate oxide films having different thicknesses are formed in the high voltage device region and the low voltage device region. In other words, the tunnel oxide film in the cell region, the gate oxide film in the high voltage device region, and the gate oxide film in the low voltage device region are formed to have different thicknesses. The semiconductor substrate 101 is exposed after etching the predetermined regions of the nitride film 104, the first polysilicon film 103, and the tunnel oxide film 102 by a lithography process and an etching process using an element isolation mask. The substrate 101 is etched to a predetermined depth to form the trench 105.

도 2(b)를 참조하면, 트렌치(105)를 형성하기 위한 식각 공정에서 발생되는 반도체 기판(101)의 손상을 보상하기 위해 트렌치 내측벽에 희생 산화막(도시안됨) 을 형성한 후 제거한다. 그리고, 트렌치(105) 내측벽에 월 산화막(도시안됨)을 형성한 후 트렌치(105)가 매립되도록 전체 구조 상부에 산화막을 형성한다. 산화막을 연마한 후 질화막(105)을 식각하여 소자 분리막(106)을 형성한다.Referring to FIG. 2B, a sacrificial oxide film (not shown) is formed on the inner side of the trench and then removed to compensate for the damage of the semiconductor substrate 101 generated in the etching process for forming the trench 105. Then, after the wall oxide film (not shown) is formed on the inner wall of the trench 105, an oxide film is formed on the entire structure so that the trench 105 is buried. After the oxide film is polished, the nitride film 105 is etched to form the device isolation film 106.

도 2(c)를 참조하면, 전체 구조 상부에 제 2 폴리실리콘막(107)을 형성한 후 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 2 폴리실리콘막 (107)을 패터닝한다. 이때, 제 2 폴리실리콘막(107)은 패터닝된 제 1 폴리실리콘막(103)을 완전히 덮으면서 소자 분리막(106)이 노출되도록 패터닝한다.Referring to FIG. 2C, after forming the second polysilicon layer 107 on the entire structure, the second polysilicon layer 107 is patterned by a lithography process and an etching process using a predetermined mask. In this case, the second polysilicon layer 107 is patterned so that the device isolation layer 106 is exposed while completely covering the patterned first polysilicon layer 103.

도 2(d)를 참조하면, 전체 구조 상부에 유전체막(108)을 형성한 후 패터닝된 제 2 폴리실리콘막(107) 사이가 완전히 매립되도록 전체 구조 상부에 제 3 폴리실리콘막(109), 텅스텐 실리사이드막(110) 및 하드 마스크층(111)을 형성한다. 상기에서 제 1 폴리실리콘막(103) 및 제 2 폴리실리콘막(107)은 플로팅 게이트로 작용하고, 제 3 폴리실리콘막(109) 및 텅스텐 실리사이드막(110)은 콘트롤 게이트로 작용한다.
Referring to FIG. 2 (d), after the dielectric film 108 is formed on the entire structure, the third polysilicon film 109 is formed on the entire structure such that the patterned second polysilicon film 107 is completely filled. The tungsten silicide film 110 and the hard mask layer 111 are formed. The first polysilicon film 103 and the second polysilicon film 107 serve as floating gates, and the third polysilicon film 109 and the tungsten silicide film 110 serve as control gates.

상기와 같은 종래의 SA-STI 공정을 이용한 플래쉬 메모리 소자의 제조 방법에서 플로팅 게이트와 콘트롤 게이트의 커플링비를 증가시키기 위해서는 패터닝된 제 2 폴리실리콘막 사이의 간격을 줄이거나 제 2 폴리실리콘막의 증착 두께를 증가시켜야 한다. 패터닝된 제 2 폴리실리콘막 사이의 간격은 감광막의 패터닝 한계로 현재까지 70㎚ 이하는 불가능하다. 또한, 제 2 폴리실리콘막의 두께가 증가할수록 제 3 폴리실리콘막의 단차가 발생하고, 이로 인해 후속 콘트롤 게이트 식각 공정에 서 제 2 폴리실리콘막 사이에 폴리실리콘 잔류물이 남게 된다.
In the method of manufacturing a flash memory device using the conventional SA-STI process as described above, in order to increase the coupling ratio between the floating gate and the control gate, the gap between the patterned second polysilicon layer or the deposition thickness of the second polysilicon layer is reduced. Should be increased. The spacing between the patterned second polysilicon films is not more than 70 nm to date due to the patterning limit of the photosensitive film. In addition, as the thickness of the second polysilicon film increases, a step of the third polysilicon film occurs, and thus, a polysilicon residue remains between the second polysilicon films in a subsequent control gate etching process.

본 발명의 목적을 플로팅 게이트와 콘트롤 게이트의 커플링비를 증가시켜 소자의 성능을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a flash memory device that can improve the performance of the device by increasing the coupling ratio of the floating gate and the control gate.

본 발명의 다른 목적은 SA-STI 구조를 적용하는 플래쉬 메모리 소자에서 제 2 폴리실리콘막을 패터닝할 때 소자 분리막과 제 1 폴리실리콘막의 일부가 노출되도록 하여 플로팅 게이트를 형성함으로써 플로팅 게이트와 콘트롤 게이트의 커플링비를 증가시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.Another object of the present invention is to couple a floating gate and a control gate by forming a floating gate by exposing a portion of the device isolation layer and the first polysilicon layer when the second polysilicon layer is patterned in a flash memory device employing an SA-STI structure. It is to provide a method of manufacturing a flash memory device that can increase the ring ratio.

본 발명의 또다른 목적은 SA-STI 구조를 적용하는 플래쉬 메모리 소자에서 제 2 폴리실리콘막을 패터닝할 때 소자 분리막과 제 1 폴리실리콘막의 일부가 노출시키고 노출된 제 1 폴리실리콘막이 소정 깊이로 식각되도록 하여 플로팅 게이트를 형성함으로써 플로팅 게이트와 콘트롤 게이트의 커플링비를 증가시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
Another object of the present invention is to expose a portion of the device isolation layer and the first polysilicon layer and to expose the exposed first polysilicon layer to a predetermined depth when patterning the second polysilicon layer in the flash memory device to which the SA-STI structure is applied. The present invention provides a method of manufacturing a flash memory device capable of increasing a coupling ratio between a floating gate and a control gate by forming a floating gate.

본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막 및 질화막을 순차적으로 형성하는 단계와, 상기 질화막, 제 1 폴리실리콘막 및 터널 산화막의 소정 영역을 식각하여 상기 반도체 기판 을 노출시킨 후 상기 노출된 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성한 후 상기 산화막을 연마하고 상기 질화막을 식각하여 소자 분리막을 형성하는 단계와, 전체 구조 상부에 제 2 폴리실리콘막을 형성하는 단계와, 상기 제 1 폴리실리콘막이 일부 노출되면서 상기 소자 분리막이 노출되도록 상기 제 2 폴리실리콘막을 패터닝하거나 상기 노출된 제 1 폴리실리콘막이 일부 식각되도록 제 2 폴리실리콘막을 패터닝하는 단계와, 전체 구조 상부에 유전체막을 형성한 후 상기 제 2 폴리실리콘막 사이가 완전히 매립되도록 전체 구조 상부에 제 3 폴리실리콘막, 텅스텐 실리사이드막 및 하드 마스크층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
A method of manufacturing a flash memory device according to the present invention includes the steps of sequentially forming a tunnel oxide film, a first polysilicon film and a nitride film on a semiconductor substrate, by etching a predetermined region of the nitride film, the first polysilicon film and the tunnel oxide film Etching the exposed semiconductor substrate to a predetermined depth after exposing the semiconductor substrate; forming an oxide film over the entire structure such that the trench is embedded; and then polishing the oxide film and etching the nitride film. Forming a separator, forming a second polysilicon film on the entire structure, and patterning the second polysilicon film so that the device isolation film is exposed while partially exposing the first polysilicon film; Patterning the second polysilicon film to partially etch the silicon film; After forming the tank top dielectric film is characterized in that made in a step of forming a third polysilicon film, a tungsten silicide film and a hard mask layer on the entire structure such that the upper is completely buried between the second polysilicon film.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the present disclosure and to those skilled in the art. It is provided to fully inform the scope of the invention. In addition, in the drawings, like reference numerals refer to like elements.

도 3(a) 내지 도 3(d)는 본 발명에 따른 SA-STI 공정을 이용한 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.3 (a) to 3 (d) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a flash memory device using the SA-STI process according to the present invention.

도 3(a)를 참조하면, 반도체 기판(201) 상부에 터널 산화막(202)을 형성한 후 제 1 폴리실리콘막(203) 및 질화막(204)을 형성한다. 이때, 제 1 폴리실리콘막 (203)은 언도프트 비정질 실리콘, 도프트 비정질 실리콘 또는 도프트 폴리실리콘으로 100∼500Å의 두께로 형성한다. 그리고, 질화막(204)은 500∼1000Å의 두께로 형성한다. 그런데, 플래쉬 메모리 소자의 제조 공정에서 셀 영역에 터널 산화막이 형성될 때 주변 회로 영역에는 게이트 산화막이 형성되는데, 고전압 소자 영역 및 저전압 소자 영역에 서로 다른 두께의 게이트 산화막이 형성된다. 즉, 셀 영역의 터널 산화막과 고전압 소자 영역의 게이트 산화막 및 저전압 소자 영역의 게이트 산화막은 각각 다른 두께로 형성된다. 그리고, 소자 분리 마스크를 이용한 리소그라피 공정 및 식각 공정으로 질화막(204), 제 1 폴리실리콘막(203) 및 터널 산화막(202)의 소정 영역을 식각하여 반도체 기판(201)을 노출시킨 후 노출된 반도체 기판(201)을 소정 깊이로 식각하여 트렌치(205)를 형성한다.Referring to FIG. 3A, after the tunnel oxide film 202 is formed on the semiconductor substrate 201, the first polysilicon film 203 and the nitride film 204 are formed. At this time, the first polysilicon film 203 is formed of undoped amorphous silicon, dope amorphous silicon, or doped polysilicon to a thickness of 100 to 500 kPa. The nitride film 204 is formed to a thickness of 500 to 1000 GPa. By the way, when the tunnel oxide film is formed in the cell region in the manufacturing process of the flash memory device, the gate oxide film is formed in the peripheral circuit region, and gate oxide films having different thicknesses are formed in the high voltage device region and the low voltage device region. In other words, the tunnel oxide film in the cell region, the gate oxide film in the high voltage device region, and the gate oxide film in the low voltage device region are formed to have different thicknesses. The semiconductor substrate 201 is exposed after etching the predetermined regions of the nitride film 204, the first polysilicon film 203, and the tunnel oxide film 202 by a lithography process and an etching process using an element isolation mask. The substrate 201 is etched to a predetermined depth to form the trench 205.

도 3(b)를 참조하면, 트렌치(205) 내측벽에 희생 산화막(도시안됨)을 형성한 후 제거하여 트렌치(205)를 형성하기 위한 식각 공정에서 발생되는 반도체 기판(201)의 손상을 보상한다. 그리고, 트렌치(205) 내측벽에 월 산화막(도시안됨)을 형성한 후 트렌치(205)가 매립되도록 전체 구조 상부에 산화막을 형성한다. 산화막을 연마한 후 질화막(205)을 식각하여 소자 분리막(206)을 형성한다.Referring to FIG. 3B, the sacrificial oxide film (not shown) is formed on the inner wall of the trench 205 and then removed to compensate for the damage of the semiconductor substrate 201 generated in the etching process for forming the trench 205. do. Then, after the wall oxide film (not shown) is formed on the inner wall of the trench 205, an oxide film is formed on the entire structure so that the trench 205 is buried. After the oxide film is polished, the nitride film 205 is etched to form the device isolation film 206.

도 3(c)를 참조하면, 전체 구조 상부에 제 2 폴리실리콘막(207)을 형성한 후 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 2 폴리실리콘막 (207)을 패터닝한다. 이때, 제 2 폴리실리콘막(207)은 언도프트 비정질 실리콘, 도프트 비정질 실리콘, 도프트 폴리실리콘을 이용하여 500∼3000Å의 두께로 형성한다. 또한, 제 2 폴리실리콘막(207)은 종래와는 다르게 패터닝된 제 1 폴리실리콘막 (203) 및 소자 분리막(206)이 일부 노출되도록 패터닝한다. 즉, 제 2 폴리실리콘막(207)은 패터닝된 제 1 폴리실리콘막(203)의 소정 영역과 소자 분리막(206)의 소정 영역이 일부 노출되도록 이들 사이에 형성된다. 그런데, 제 2 폴리실리콘막(207)을 패터닝하는 공정에서 터널 산화막(202)가 손상되지 않도록 하기 위해서는 제 1 폴리실리콘막(203) 상부에 식각 정지막이 존재해야 한다. 이러한 식각 정지막의 역할은 제 1 폴리실리콘막(203) 상부에 자연적으로 생성되는 자연 산화막이 담당한다. 따라서, 제 2 폴리실리콘막(207)을 형성하기 이전에 과도한 클리닝으로 자연 산화막이 완전히 제거되지 않도록 하며, 이때 자연 산화막의 두께는 15∼20Å 정도의 두께를 유지하는 것이 바람직하다. 한편, 제 2 폴리실리콘막(207)은 자연 산화막과 높은 식각 선택비를 갖도록 조절하여 식각한다. 즉, 제 2 폴리실리콘막(207)을 2단계에 걸쳐 식각 공정을 실시하는데, 1차 식각 공정은 폴리실리콘막과 자연 산화막의 식각 선택비가 5∼50 정도되도록 실시하고, 2차 식각 공정은 폴리실리콘막과 자연 산화막의 식각 선택비가 80 이상되도록 실시한다. 이때, 1차 식각 공정은 Cl2/O2, HBr/Cl2/O2, HBr/O2, Cl2 /N2/O2를 이용하여 실시하고, 2차 식각 공정은 HBr/O2를 이용하여 실시한다.Referring to FIG. 3C, after forming the second polysilicon layer 207 on the entire structure, the second polysilicon layer 207 is patterned by a lithography process and an etching process using a predetermined mask. At this time, the second polysilicon film 207 is formed to have a thickness of 500 to 3000 GPa using undoped amorphous silicon, dope amorphous silicon, and dope polysilicon. In addition, the second polysilicon layer 207 is patterned to partially expose the first polysilicon layer 203 and the device isolation layer 206 which are differently patterned. That is, the second polysilicon film 207 is formed therebetween so that a predetermined region of the patterned first polysilicon film 203 and a predetermined region of the device isolation film 206 are partially exposed. However, in order to prevent the tunnel oxide layer 202 from being damaged in the process of patterning the second polysilicon layer 207, an etch stop layer must be present on the first polysilicon layer 203. The role of the etch stop film is a natural oxide film naturally generated on the first polysilicon film 203. Therefore, before the second polysilicon film 207 is formed, the natural oxide film is not completely removed by excessive cleaning, and in this case, the thickness of the natural oxide film is preferably maintained at a thickness of about 15 to 20 kPa. On the other hand, the second polysilicon film 207 is etched by adjusting to have a high etching selectivity with a natural oxide film. That is, the second polysilicon film 207 is etched in two steps. The first etching process is performed such that the etching selectivity of the polysilicon film and the natural oxide film is about 5 to 50, and the second etching process is poly The etching selectivity of the silicon film and the natural oxide film is 80 or more. In this case, the primary etching process is performed using Cl 2 / O 2 , HBr / Cl 2 / O 2 , HBr / O 2 , Cl 2 / N 2 / O 2 , and the secondary etching process is performed using HBr / O 2 . Use it.

도 3(d)를 참조하면, 전체 구조 상부에 유전체막(208)을 형성한 후 패터닝된 제 2 폴리실리콘막(207) 사이가 완전히 매립되도록 전체 구조 상부에 제 3 폴리실리콘막(209), 텅스텐 실리사이드막(210) 및 하드 마스크층(211)을 형성한다. 상기에서 제 1 폴리실리콘막(203) 및 제 2 폴리실리콘막(207)은 플로팅 게이트로 작용 하고, 제 3 폴리실리콘막(209) 및 텅스텐 실리사이드막(210)은 콘트롤 게이트로 작용한다.
Referring to FIG. 3 (d), after the dielectric film 208 is formed over the entire structure, the third polysilicon film 209 over the entire structure is completely filled between the patterned second polysilicon films 207. The tungsten silicide film 210 and the hard mask layer 211 are formed. The first polysilicon film 203 and the second polysilicon film 207 serve as floating gates, and the third polysilicon film 209 and the tungsten silicide film 210 serve as control gates.

본 발명의 다른 실시 예로서, 제 1 폴리실리콘막을 500∼1000Å 정도의 두께로 형성하고, 제 2 폴리실리콘막을 식각할 때 제 1 폴리실리콘막도 소정 두께로 식각되도록 한다. 즉, 제 2 폴리실리콘막을 식각할 때 제 1 폴리실리콘막도 식각되어 제 1 폴리실리콘막의 잔류 두께가 300∼500Å 정도 되도록 한다.
As another embodiment of the present invention, the first polysilicon film is formed to a thickness of about 500 to 1000 Å, and when the second polysilicon film is etched, the first polysilicon film is also etched to a predetermined thickness. That is, when etching the second polysilicon film, the first polysilicon film is also etched so that the remaining thickness of the first polysilicon film is about 300 to 500 kPa.

상술한 바와 같이 본 발명에 의하면 제 2 폴리실리콘막을 패터닝할 때 소자 분리막과 제 1 폴리실리콘막의 일부가 노출되도록 하거나, 노출된 제 1 폴리실리콘막이 소정 깊이로 식각되도록 하여 플로팅 게이트를 형성함으로써 동일한 제 2 폴리실리콘막의 두께에서 유전체막의 커플링비를 증가시켜 소자의 성능을 향상시킬 수 있다. 또한, 동일한 유전체막의 커플링비를 고려하면 제 2 폴리실리콘막의 두께를 감소시킬 수 있고, 이를 통하여 후속 콘트롤 게이트 식각 공정의 공정 마진을 향상시킬 수 있다.As described above, according to the present invention, when the second polysilicon layer is patterned, the same separation may be performed by forming a floating gate by exposing a portion of the device isolation layer and the first polysilicon layer or etching the exposed first polysilicon layer to a predetermined depth. It is possible to improve the performance of the device by increasing the coupling ratio of the dielectric film in the thickness of the 2 polysilicon film. In addition, in consideration of the coupling ratio of the same dielectric layer, the thickness of the second polysilicon layer may be reduced, thereby improving the process margin of the subsequent control gate etching process.

Claims (9)

반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막 및 질화막을 순차적으로 형성하는 단계;Sequentially forming a tunnel oxide film, a first polysilicon film, and a nitride film on the semiconductor substrate; 상기 질화막, 제 1 폴리실리콘막 및 터널 산화막을 패터닝하여 상기 반도체 기판의 일부를 노출시킨 후 상기 노출된 반도체 기판을 식각하여 트렌치를 형성하는 단계;Patterning the nitride film, the first polysilicon film, and the tunnel oxide film to expose a portion of the semiconductor substrate, and then etching the exposed semiconductor substrate to form a trench; 상기 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성한 후 상기 산화막을 연마하고 상기 질화막을 식각하여 소자 분리막을 형성하는 단계;Forming an isolation layer on the entire structure to fill the trench, and then polishing the oxide layer and etching the nitride layer to form an isolation layer; 전체 구조 상부에 제 2 폴리실리콘막을 형성하는 단계;Forming a second polysilicon film on the entire structure; 상기 제 1 폴리실리콘막이 일부 노출되면서 상기 소자 분리막이 노출되도록 상기 제 2 폴리실리콘막을 패터닝하는 단계; 및Patterning the second polysilicon layer to expose the device isolation layer while partially exposing the first polysilicon layer; And 전체 구조 상부에 유전체막을 형성한 후 상기 제 2 폴리실리콘막 사이가 완전히 매립되도록 전체 구조 상부에 제 3 폴리실리콘막, 텅스텐 실리사이드막 및 하드 마스크층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.And forming a third polysilicon film, a tungsten silicide film, and a hard mask layer on the entire structure such that a dielectric film is formed over the entire structure and the second polysilicon film is completely filled. Method of manufacturing a memory device. 제 1 항에 있어서, 상기 제 2 폴리실리콘막의 패터닝 공정은 상기 제 1 폴리실리콘막 상부에 형성된 자연 산화막을 식각 정지막으로 이용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the patterning of the second polysilicon layer comprises using a native oxide layer formed on the first polysilicon layer as an etch stop layer. 제 2 항에 있어서, 상기 자연 산화막은 15 내지 20Å의 두께를 유지하도록 하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.The method of claim 2, wherein the natural oxide layer is formed to maintain a thickness of about 15 to about 20 microseconds. 제 1 항에 있어서, 상기 제 2 폴리실리콘막의 패터닝 공정은 폴리실리콘막과 자연 산화막의 식각 선택비가 5 내지 50 정도되도록 1차 식각을 실시하고, 폴리실리콘막과 자연 산화막의 식각 선택비가 80 이상되도록 2차 식각을 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the patterning process of the second polysilicon film is subjected to the primary etching so that the etching selectivity of the polysilicon film and the natural oxide film is about 5 to 50, so that the etching selectivity of the polysilicon film and the natural oxide film is 80 or more A method of manufacturing a flash memory device, characterized in that the secondary etching. 제 4 항에 있어서, 상기 1차 식각 공정은 Cl2/O2, HBr/Cl2/O2, HBr/O2, Cl2/N2/O2를 이용하여 실시하고, 상기 2차 식각 공정은 HBr/O2를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 4, wherein the primary etching process is performed using Cl 2 / O 2 , HBr / Cl 2 / O 2 , HBr / O 2 , Cl 2 / N 2 / O 2 , and the secondary etching process. Is carried out using HBr / O 2 . 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막 및 질화막을 순차적으로 형성하는 단계;Sequentially forming a tunnel oxide film, a first polysilicon film, and a nitride film on the semiconductor substrate; 상기 질화막, 제 1 폴리실리콘막 및 터널 산화막을 패터닝하여 상기 반도체 기판의 일부를 노출시킨 후 상기 노출된 반도체 기판을 식각하여 트렌치를 형성하는 단계;Patterning the nitride film, the first polysilicon film, and the tunnel oxide film to expose a portion of the semiconductor substrate, and then etching the exposed semiconductor substrate to form a trench; 상기 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성한 후 상기 산화막을 연마하고 상기 질화막을 식각하여 소자 분리막을 형성하는 단계;Forming an isolation layer on the entire structure to fill the trench, and then polishing the oxide layer and etching the nitride layer to form an isolation layer; 전체 구조 상부에 제 2 폴리실리콘막을 형성하는 단계;Forming a second polysilicon film on the entire structure; 상기 제 1 폴리실리콘막을 일부와 상기 소자 분리막의 일부가 노출되도록 상기 제 2 폴리실리콘막을 패터닝하는 단계; 및Patterning the second polysilicon layer to expose a portion of the first polysilicon layer and a portion of the device isolation layer; And 전체 구조 상부에 유전체막을 형성한 후 상기 제 2 폴리실리콘막 사이가 완전히 매립되도록 전체 구조 상부에 제 3 폴리실리콘막, 텅스텐 실리사이드막 및 하드 마스크층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.And forming a third polysilicon film, a tungsten silicide film, and a hard mask layer on the entire structure such that a dielectric film is formed over the entire structure and the second polysilicon film is completely filled. Method of manufacturing a memory device. 제 6 항에 있어서, 상기 제 1 폴리실리콘막은 500 내지 1000Å의 두께로 형성하고, 상기 제 2 폴리실리콘막을 식각할 때 상기 제 1 폴리실리콘막이 300 내지 500Å의 두께로 잔류하도록 하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.7. The flash according to claim 6, wherein the first polysilicon film is formed to a thickness of 500 to 1000 GPa, and the first polysilicon film remains to a thickness of 300 to 500 GPa when the second polysilicon film is etched. Method of manufacturing a memory device. 반도체 기판 상에 터널 산화막 및 제1 폴리실리콘막을 순차적으로 형성하는 단계;Sequentially forming a tunnel oxide film and a first polysilicon film on a semiconductor substrate; 상기 제1 폴리실리콘막 및 상기 터널 산화막을 패터닝하고, 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;Patterning the first polysilicon layer and the tunnel oxide layer and etching the exposed semiconductor substrate to form a trench; 상기 트렌치의 내부에 소자 분리막을 형성하는 단계;Forming an isolation layer in the trench; 상기 제1 폴리실리콘막 및 상기 소자 분리막의 상부에 제2 폴리실리콘막을 형성하는 단계; 및Forming a second polysilicon film on the first polysilicon film and the device isolation film; And 각각의 잔류부분이 상기 제1 폴리실리콘막의 양단과 전기적으로 연결되며, 상기 제1 폴리실리콘막의 중앙 및 상기 소자 분리막의 중앙을 노출하도록 상기 제2 폴리실리콘막을 패터닝 하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.Patterning the second polysilicon layer such that each remaining portion is electrically connected to both ends of the first polysilicon layer and exposes a center of the first polysilicon layer and a center of the device isolation layer. Manufacturing method. 제 8 항에 있어서, 상기 제2 폴리실리콘막을 패터닝 하는 단계 이후에,The method of claim 8, wherein after the patterning of the second polysilicon film, 상기 패터닝된 제2 폴리실리콘막, 상기 패터닝된 제2 폴리실리콘막 사이로 노출된 상기 제1 폴리실리콘막 및 상기 소자 분리막의 표면을 따라 유전체막을 형성하는 단계; 및Forming a dielectric film along surfaces of the patterned second polysilicon film, the first polysilicon film exposed between the patterned second polysilicon film, and the device isolation film; And 상기 유전체막의 상부에 제 3 폴리실리콘막 및 텅스텐 실리사이드막을 순차적으로 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.And sequentially forming a third polysilicon film and a tungsten silicide film on the dielectric film.
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