KR100879387B1 - 플래시 메모리 장치 및 그것의 프로그램 방법 - Google Patents
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Abstract
여기에 개시된 플래시 메모리 장치는 복수의 비트 라인들 및 복수의 워드 라인들의 교차 영역에 배열된 메모리 셀들의 어레이, 인접하여 배열된 복수의 비트라인들을 선택하는 비트라인 선택회로, 그리고 상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들을 프로그램하는 페이지 버퍼 회로를 포함한다. 이상과 같은 구성에 따르면, 동일 행에 배열되어 있는 적어도 둘 이상의 인접 메모리 셀들(예를 들면, 서로 인접해 있는 짝수 번째 비트라인과 홀수 번째 비트라인에 각각 연결되어 있는 동일 행의 메모리 셀들)이 동일한 페이지 어드레스를 가지면서 동시에 프로그램되므로, 프로그램시 인접 메모리 셀에서 받게 되는 챠지 커플링의 영향이 줄어들게 된다. 그러므로, 챠지 커플링에 의한 메모리 셀의 문턱전압의 변화가 줄어들게 된다.
Description
도 1은 일반적인 플래시 메모리 장치의 어레이 구성을 보여주는 도면;
도 2는 도 1에 도시된 동일 행에 배열되어 있는 메모리 셀들의 수직 단면도;
도 3은 본 발명의 실시예에 따른 플래시 메모리 장치의 개략적인 구성을 보여주는 블록도;
도 4는 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 개략적인 구성을 보여주는 블록도;
도 5는 본 발명에 따른 플래시 메모리 장치의 프로그램 방법을 보여주는 흐름도;
도 6은 도 5에 도시된 LSB 프로그램 동작의 상세 흐름도;
도 7는 도 5에 도시된 MSB 프로그램 동작의 상세 흐름도;
도 8 및 도 9는 본 발명에 따른 프로그램 방법에서 사용되는 페이지 어드레싱 결과를 보여주는 도면;
도 10은 도 8 및 도 9에 도시된 페이지 어드레싱을 따르는 메모리 셀들의 프로그램 특성을 보여주는 도면;
도 11 및 도 12는 본 발명에 따른 프로그램 방법에서 사용되는 페이지 어드레싱 결과를 보여주는 도면; 그리고
도 13은 도 11 및 도 12에 도시된 페이지 어드레싱을 따르는 메모리 셀들의 프로그램 특성을 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
100, 200 : 플래시 메모리 장치 110 : 메모리 셀 어레이
130 : 행 디코더 140 : 비트라인 선택회로
150, 250 : 페이지 버퍼 회로 170 : 컨트롤러
도 2는 도 1에 도시된 동일 행에 배열되어 있는 메모리 셀들의 수직 단면도;
도 3은 본 발명의 실시예에 따른 플래시 메모리 장치의 개략적인 구성을 보여주는 블록도;
도 4는 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 개략적인 구성을 보여주는 블록도;
도 5는 본 발명에 따른 플래시 메모리 장치의 프로그램 방법을 보여주는 흐름도;
도 6은 도 5에 도시된 LSB 프로그램 동작의 상세 흐름도;
도 7는 도 5에 도시된 MSB 프로그램 동작의 상세 흐름도;
도 8 및 도 9는 본 발명에 따른 프로그램 방법에서 사용되는 페이지 어드레싱 결과를 보여주는 도면;
도 10은 도 8 및 도 9에 도시된 페이지 어드레싱을 따르는 메모리 셀들의 프로그램 특성을 보여주는 도면;
도 11 및 도 12는 본 발명에 따른 프로그램 방법에서 사용되는 페이지 어드레싱 결과를 보여주는 도면; 그리고
도 13은 도 11 및 도 12에 도시된 페이지 어드레싱을 따르는 메모리 셀들의 프로그램 특성을 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
100, 200 : 플래시 메모리 장치 110 : 메모리 셀 어레이
130 : 행 디코더 140 : 비트라인 선택회로
150, 250 : 페이지 버퍼 회로 170 : 컨트롤러
본 발명은 반도체 메모리 장치들에 관한 것으로, 좀 더 구체적으로는 동일한 행에 연결되어 있는 인접 메모리 셀들 사이에서 발생되는 챠지 커플링을 줄일 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불 휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불 휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불 휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불 휘발성 반도체 메모리 장치로는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등이 있다. 불 휘발성 반도체 메모리 장치 중에서도 플래시(flash) EEPROM(이하, 플래시 메모리라 칭함)은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다.
도 1은 일반적인 플래시 메모리 장치의 어레이(10) 구성을 보여주는 도면이다. 그리고, 도 2는 도 1에 도시된 동일 행에 배열되어 있는 메모리 셀들(40, 50, 60)의 수직 단면도이다.
도 1 및 도 2를 참조하면, 메모리 셀 어레이(10)는 복수 개의 메모리 블록들로 구성되며, 복수 개의 메모리 블록들에는 복수 개의 비트라인들(BL1e, BL1o, BL2e, …, BLmo)이 병렬로 배열된다. 각 메모리 블록에는, 상기 비트라인들(BL1e, BL1o, BL2e, …, BLmo)에 각각 대응되는 복수의 스트링들(또는, "낸드 스트링"이라 불림)이 구비된다. 도 1에는 메모리 셀 어레이(10)에 구비된 복수 개의 메모리 블록들 중 하나의 블록의 구성이 예시적으로 도시되어 있다.
각각의 스트링에는 스트링 선택 트랜지스터(SST)와 그라운드 선택 트랜지스터(GST)가 구비되며, 스트링 선택 트랜지스터(SST)와 그라운드 선택 트랜지스터(GST) 사이에는 메모리 셀로서 사용되는 복수 개의 플로팅 게이트 트랜지스터들(M0-M31)(이하, 메모리 셀로 칭함)이 직렬로 연결된다. 각각의 스트링에 포함된 복수 개의 메모리 셀들(M0-M31)은 동일 기판(80) 상에 형성된다. 상기 메모리 셀들(M0-M31)은 스트링 내의 인접 플로팅 게이트 트랜지스터들과 소오스-드레인 단자(90)를 공유하여 구성된다. 각각의 스트링에는 복수 개의 워드라인들(WL<0>-WL<31>)이 교차하여 배열된다.
동일 행에 연결되어 있는 인접 메모리 셀들(40, 50, 60)의 구성을 살펴보면, 메모리 셀의 전하 저장 엘리먼트(charge storage elements)인 플로팅 게이트들(41, 51, 61)은 일정 거리를 두고 배열되어 있다. 상기 메모리 셀들(40, 50, 60)의 플로팅 게이트들(41, 51, 61)의 상부에는 제어 게이트(70)가 공통으로 형성되어 있다. 상기 제어 게이트(70)는 대응하는 워드라인(WL<30>)과 공통으로 접속된다.
상기 메모리 셀들을 프로그램하기 위해서는, 먼저 메모리 셀들이 소정의 문턱전압(예를 들면, -3V)을 갖도록 소거를 수행한다. 그리고 나서, 선택된 메모리 셀(50)과 연결된 워드라인(WL<30>)으로 소정 시간 동안 고전압(예를 들면, 20V)을 인가하여, 선택된 메모리 셀(50)에 대한 실질적인 프로그램을 수행한다. 선택된 메모리 셀(50)이 정확하게 프로그램되기 위해서는, 선택된 메모리 셀(50)의 문턱전압은 더 높은 레벨로 변화되는 반면, 나머지(선택되지 않은) 메모리 셀들(40, 60)의 문턱전압들은 변화되지 않아야 한다.
선택된 워드라인(WL<30>)으로 프로그램 전압이 인가되면, 상기 프로그램 전압은 컨트롤 게이트(70)를 통해서 선택된 메모리 셀(50)과 선택되지 않은 인접 메모리 셀들(40, 60)로 공통으로 인가된다. 도 2에서 알 수 있는 바와 같이 상기 인접한 플로팅 게이트들(41, 51, 61) 사이에는 기생 커패시턴스(Parasitic Capacitance ; Cx)가 존재한다. 그러므로, 선택된 워드라인(WL<30>)으로 프로그램 전압이 인가될 때 선택된 메모리 셀(50)과 비선택된 인접 메모리 셀들(40, 60) 사이에는 기생 커패시턴스(Cx)에 의한 챠지 커플링 현상이 발생하게 된다. 그 결과, 선택된 메모리 셀(50)과 함께 인접 메모리 셀들(40, 60)의 문턱전압(Vth)이 동반하여 상승하여, 선택된 메모리 셀에 인접한 메모리 셀(40, 60)이 프로그램되는 문제가 발생하게 된다. 이때 상승되는 문턱전압(Vth)의 크기는 선택된 메모리 셀(50)과 좌우의 인접 메모리 셀들(40, 60) 사이에 존재하는 기생 커패시턴스(Cx)의 크기, 즉 2Cx에 비례한다.
챠지 커플링 현상에 의한 메모리 셀의 문턱전압 변화로 인해, 비선택 메모리 셀에서 발생되는 의도하지 않은 프로그램을 "프로그램 디스터브"라 한다. 플래시 메모리 장치의 프로그램 디스터브 문제는 U.S. Patent No. 5,867,429에 "HIGH DENSITY NON-VOLATILE FLASH MEMORY WITHOUT ADVERSE EFFECTS OF ELECTRIC FIELD COUPLING BETWEEN ADJACENT FLOATING GATES"라는 제목으로 게재되어 있다. 챠지 커플링에 의한 메모리 셀의 문턱전압 변화를 방지하기 위한 방안으로, 프로그램 동작이 수행된 후에 일부 메모리 셀들을 재-프로그램하는 방법이 U.S. Patent No. 6,807,095에 "MULTI-STATE NONVOLTILE MEMORY CAPABLE OF REDUCING EFFECTS OF COUPLING BETWEEN STORAGE ELEMENTS"라는 제목으로 게재되어 있다. 이와 같은 프로그램 방법에 따르면, 챠지 커플링에 의해 넓어진 인접 메모리 셀들의 문턱전압 분포가 좁아지게 된다.
하지만, 상기 '095 특허에서는 일반적인 프로그램 동작을 수행하고 나서 문턱전압 분포를 조정하기 위한 별도의 프로그램 동작을 더 수행해야 하기 때문에, 프로그램 시간이 길어지게 되고, 제어가 복잡해 지는 문제점이 있다. 따라서, 정확한 프로그램을 수행하기 위해서는, 별도의 프로그램 과정이나 별도의 회로를 구비하지 않고도 동일 행에 배열되어 있는 인접 메모리 셀들에서 발생되는 챠지 커플링에 의한 인접 셀의 문턱전압 변화를 줄일 수 있는 새로운 방안이 요구된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불 휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불 휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불 휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불 휘발성 반도체 메모리 장치로는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등이 있다. 불 휘발성 반도체 메모리 장치 중에서도 플래시(flash) EEPROM(이하, 플래시 메모리라 칭함)은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다.
도 1은 일반적인 플래시 메모리 장치의 어레이(10) 구성을 보여주는 도면이다. 그리고, 도 2는 도 1에 도시된 동일 행에 배열되어 있는 메모리 셀들(40, 50, 60)의 수직 단면도이다.
도 1 및 도 2를 참조하면, 메모리 셀 어레이(10)는 복수 개의 메모리 블록들로 구성되며, 복수 개의 메모리 블록들에는 복수 개의 비트라인들(BL1e, BL1o, BL2e, …, BLmo)이 병렬로 배열된다. 각 메모리 블록에는, 상기 비트라인들(BL1e, BL1o, BL2e, …, BLmo)에 각각 대응되는 복수의 스트링들(또는, "낸드 스트링"이라 불림)이 구비된다. 도 1에는 메모리 셀 어레이(10)에 구비된 복수 개의 메모리 블록들 중 하나의 블록의 구성이 예시적으로 도시되어 있다.
각각의 스트링에는 스트링 선택 트랜지스터(SST)와 그라운드 선택 트랜지스터(GST)가 구비되며, 스트링 선택 트랜지스터(SST)와 그라운드 선택 트랜지스터(GST) 사이에는 메모리 셀로서 사용되는 복수 개의 플로팅 게이트 트랜지스터들(M0-M31)(이하, 메모리 셀로 칭함)이 직렬로 연결된다. 각각의 스트링에 포함된 복수 개의 메모리 셀들(M0-M31)은 동일 기판(80) 상에 형성된다. 상기 메모리 셀들(M0-M31)은 스트링 내의 인접 플로팅 게이트 트랜지스터들과 소오스-드레인 단자(90)를 공유하여 구성된다. 각각의 스트링에는 복수 개의 워드라인들(WL<0>-WL<31>)이 교차하여 배열된다.
동일 행에 연결되어 있는 인접 메모리 셀들(40, 50, 60)의 구성을 살펴보면, 메모리 셀의 전하 저장 엘리먼트(charge storage elements)인 플로팅 게이트들(41, 51, 61)은 일정 거리를 두고 배열되어 있다. 상기 메모리 셀들(40, 50, 60)의 플로팅 게이트들(41, 51, 61)의 상부에는 제어 게이트(70)가 공통으로 형성되어 있다. 상기 제어 게이트(70)는 대응하는 워드라인(WL<30>)과 공통으로 접속된다.
상기 메모리 셀들을 프로그램하기 위해서는, 먼저 메모리 셀들이 소정의 문턱전압(예를 들면, -3V)을 갖도록 소거를 수행한다. 그리고 나서, 선택된 메모리 셀(50)과 연결된 워드라인(WL<30>)으로 소정 시간 동안 고전압(예를 들면, 20V)을 인가하여, 선택된 메모리 셀(50)에 대한 실질적인 프로그램을 수행한다. 선택된 메모리 셀(50)이 정확하게 프로그램되기 위해서는, 선택된 메모리 셀(50)의 문턱전압은 더 높은 레벨로 변화되는 반면, 나머지(선택되지 않은) 메모리 셀들(40, 60)의 문턱전압들은 변화되지 않아야 한다.
선택된 워드라인(WL<30>)으로 프로그램 전압이 인가되면, 상기 프로그램 전압은 컨트롤 게이트(70)를 통해서 선택된 메모리 셀(50)과 선택되지 않은 인접 메모리 셀들(40, 60)로 공통으로 인가된다. 도 2에서 알 수 있는 바와 같이 상기 인접한 플로팅 게이트들(41, 51, 61) 사이에는 기생 커패시턴스(Parasitic Capacitance ; Cx)가 존재한다. 그러므로, 선택된 워드라인(WL<30>)으로 프로그램 전압이 인가될 때 선택된 메모리 셀(50)과 비선택된 인접 메모리 셀들(40, 60) 사이에는 기생 커패시턴스(Cx)에 의한 챠지 커플링 현상이 발생하게 된다. 그 결과, 선택된 메모리 셀(50)과 함께 인접 메모리 셀들(40, 60)의 문턱전압(Vth)이 동반하여 상승하여, 선택된 메모리 셀에 인접한 메모리 셀(40, 60)이 프로그램되는 문제가 발생하게 된다. 이때 상승되는 문턱전압(Vth)의 크기는 선택된 메모리 셀(50)과 좌우의 인접 메모리 셀들(40, 60) 사이에 존재하는 기생 커패시턴스(Cx)의 크기, 즉 2Cx에 비례한다.
챠지 커플링 현상에 의한 메모리 셀의 문턱전압 변화로 인해, 비선택 메모리 셀에서 발생되는 의도하지 않은 프로그램을 "프로그램 디스터브"라 한다. 플래시 메모리 장치의 프로그램 디스터브 문제는 U.S. Patent No. 5,867,429에 "HIGH DENSITY NON-VOLATILE FLASH MEMORY WITHOUT ADVERSE EFFECTS OF ELECTRIC FIELD COUPLING BETWEEN ADJACENT FLOATING GATES"라는 제목으로 게재되어 있다. 챠지 커플링에 의한 메모리 셀의 문턱전압 변화를 방지하기 위한 방안으로, 프로그램 동작이 수행된 후에 일부 메모리 셀들을 재-프로그램하는 방법이 U.S. Patent No. 6,807,095에 "MULTI-STATE NONVOLTILE MEMORY CAPABLE OF REDUCING EFFECTS OF COUPLING BETWEEN STORAGE ELEMENTS"라는 제목으로 게재되어 있다. 이와 같은 프로그램 방법에 따르면, 챠지 커플링에 의해 넓어진 인접 메모리 셀들의 문턱전압 분포가 좁아지게 된다.
하지만, 상기 '095 특허에서는 일반적인 프로그램 동작을 수행하고 나서 문턱전압 분포를 조정하기 위한 별도의 프로그램 동작을 더 수행해야 하기 때문에, 프로그램 시간이 길어지게 되고, 제어가 복잡해 지는 문제점이 있다. 따라서, 정확한 프로그램을 수행하기 위해서는, 별도의 프로그램 과정이나 별도의 회로를 구비하지 않고도 동일 행에 배열되어 있는 인접 메모리 셀들에서 발생되는 챠지 커플링에 의한 인접 셀의 문턱전압 변화를 줄일 수 있는 새로운 방안이 요구된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 동일 행에 배열되어 있는 인접 메모리 셀들에서 발생되는 챠지 커플링에 의한 문턱전압 변화를 줄일 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 플래시 메모리 장치는 복수의 비트 라인들 및 복수의 워드 라인들의 교차 영역에 배열된 메모리 셀들의 어레이; 인접하여 배열된 복수의 비트라인들을 선택하는 비트라인 선택회로; 그리고 상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들을 프로그램하는 페이지 버퍼 회로를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 비트라인 선택회로는 상기 인접 비트라인들을 소정 개수 단위로 선택하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 페이지 버퍼 회로는, 상기 선택된 비트라인들에 각각 대응되는 복수 개의 페이지 버퍼들을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 페이지 버퍼는 하나 또는 그 이상의 비트 라인들에 대응되며, 대응되는 비트라인들 중 상기 비트라인 선택회로에 의해 선택된 비트라인과 전기적으로 접속되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 페이지 버퍼 회로는, 동일 워드라인 상의 인접 메모리 셀들에 대한 프로그램을 동시에 수행하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들은 동일한 페이지 어드레스를 갖는 것을 특징으로 한다.
이 실시예에 있어서, 상기 인접 메모리 셀들에 대한 프로그램은, LSB 프로그램과 MSB 프로그램을 포함하는 것을 특징으로 한다.
본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 복수의 비트 라인들 및 복수의 워드 라인들의 교차 영역에 배열된 메모리 셀들을 프로그램하는 방법은, 인접하여 배열된 복수의 비트라인들을 선택하는 단계; 그리고 상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들을 프로그램하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 인접 비트라인들을 선택하는 단계에서는 소정 개수 단위로 상기 인접 비트라인들이 선택되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 프로그램 단계에서는 상기 인접 메모리 셀들에 대한 프로그램이 동시에 수행되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들은 동일한 페이지 어드레스를 갖는 것을 특징으로 한다.
이 실시예에 있어서, 상기 인접 메모리 셀들에 대한 프로그램은, LSB 프로그램과 MSB 프로그램을 포함하는 것을 특징으로 한다.
본 발명의 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 복수의 비트 라인들 및 복수의 워드 라인들의 교차 영역에 배열된 메모리 셀들을 프로그램하는 방법은, 인접하여 배열된 복수의 비트라인들을 선택하는 단계; 상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들에 대한 LSB 프로그램을 수행하는 단계; 그리고 상기 메모리 셀들에 대한 MSB 프로그램을 수행하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 LSB 프로그램 단계는, 상기 선택된 비트라인에 대응되는 페이지 버퍼로 LSB 데이터를 로딩하는 단계; 상기 로딩된 LSB 데이터를 이용하여 상기 인접 메모리 셀들에 대한 LSB 프로그램을 수행하는 단계; 그리고 상기 프로그램된 인접 메모리 셀들에 대한 LSB 프로그램 검증을 각각 순차적으로 수행하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 MSB 프로그램 단계는, 상기 선택된 비트라인에 대응되는 페이지 버퍼로 MSB 데이터를 로딩하는 단계; 상기 선택된 비트라인에 대응되는 인접 메모리 셀들에 대한 상기 LSB 프로그램 결과를 각각 순차적으로 읽어들이는 단계; 상기 로딩된 MSB 데이터와 상기 읽혀진 LSB 프로그램 결과에 응답해서 상기 인접 메모리 셀들에 대한 MSB 프로그램을 수행하는 단계; 그리고 상기 프로그램된 인접 메모리 셀들에 대한 MSB 프로그램 검증을 각각 순차적으로 수행하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 인접 비트라인들을 선택하는 단계에서는 소정 개수 단위로 상기 인접 비트라인들이 선택되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 LSB 프로그램 단계에서는 상기 인접 메모리 셀들에 대한 프로그램이 동시에 수행되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 MSB 프로그램 단계에서는 상기 인접 메모리 셀들에 대한 프로그램이 동시에 수행되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들은 동일한 페이지 어드레스를 갖는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 플래시 메모리 장치는 동일 행에 배열되어 있는 적어도 둘 이상의 인접 메모리 셀들(예를 들면, 서로 인접해 있는 짝수 번째 비트라인과 홀수 번째 비트라인에 각각 연결되어 있는 동일 행의 메모리 셀들)을 동시에 프로그램한다. 이와 같은 프로그램 방법에 따르면, 프로그램되는 메모리 셀의 인접 메모리 셀에서 받게 되는 챠지 커플링의 영향이 줄어들게 되어, 선택된 메모리 셀과 동일한 행에 배열되어 있는 인접 메모리 셀들의 문턱전압의 변화가 현저히 줄어들게 된다. 본 발명에 따른 플래시 메모리 장치의 구성 및 그것의 프로그램 방법에 대해 상세히 살펴보면 다음과 같다.
도 3은 본 발명의 실시예에 따른 플래시 메모리 장치(100)의 개략적인 구성을 보여주는 블록도로, 단일 래치 구조를 가지는 낸드형 플래시 메모리 장치(100)의 구성이 도시되어 있다. 단일 래치 구조의 플래시 메모리 장치(100)는 단일 비트의 데이터를 저장하는 데, 또는 내부에 버퍼가 구비된 원-낸드(One-NAND) 메모리에서 멀티 비트 데이터를 저장하는데 이용될 수 있다.
도 3을 참조하면, 본 발명에 따른 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(130)(도면에는 X-DEC으로 표시됨), 비트라인 선택회로(140), 페이지 버퍼 회로(page buffer circuit ; 150), 그리고 컨트롤러(170)를 포함한다. 메모리 셀 어레이(110)는 복수 개의 메모리 블록들로 구성되며, 도 3에는 복수 개의 메모리 블록들 중 1개 블록이 도시되어 있다. 각각의 메모리 블록에는 워드 라인들(WL0-WLn)과 비트 라인들(BL1e, BL1o, BL2e, BL2o, …)의 교차 영역들에 배열된 메모리 셀들이 포함된다. 상기 메모리 셀들은 스트링 구조를 갖도록 구성된다. 메모리 셀들의 스트링 구조는 도 1에서 상세히 설명되어 있으며, 그것에 대한 설명은 이하 생략된다.
메모리 셀 어레이(110)의 행(row)들은 행 디코더 회로(130)에 의해서 구동되고, 열(column)들은 페이지 버퍼 회로(150)에 의해서 구동된다. 페이지 버퍼 회로(150)는 컨트롤러(170)에 의해서 제어되며, 동작 모드에 따라 기입 드라이버(write driver)로서 또는 감지 증폭기(sense amplifier)로서 동작한다. 이와 같은 동작 특성으로 인해 페이지 버퍼 회로(150)는 감지 및 래치 회로(sense and latch circuit)로 불리기도 한다. 페이지 버퍼 회로(150)는 각각의 비트 라인 또는 비트 라인 쌍에 대응하는 복수의 페이지 버퍼들(151, 152, …)을 포함한다. 도 3에는 인접해 있는 두 개의 짝수 번째 비트라인들(BL1e, BL2e), 또는 인접해 있는 두 개의 홀수 번째 비트라인들(BL1o, BL2o)에 각각 대응되는 페이지 버퍼(151, 152, …)의 구성이 예시적으로 도시되어 있다.
도 3에서, 인접해 있는 두 개의 짝수 번째 비트라인들(BL1e, BL2e)은 짝수 번째 가상 비트라인(VBLe)을 통해 페이지 버퍼(151)와 연결된다. 그리고, 인접해 있는 두 개의 홀수 번째 비트라인들(BL1o, BL2o)은 홀수 번째 가상 비트라인(VBLo)을 통해 페이지 버퍼(151)와 연결된다. 각각의 짝수번째 비트라인과 각각의 홀수번째 비트라인은 서로 번갈아 배열된다. 각각의 페이지 버퍼(151, 152, …)에 연결되는 비트라인의 구성은 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태로 변경 및 변형 가능하다. 각각의 페이지 버퍼(151, 152, …)에 연결된 두 개의 비트라인들 중에서 어떤 비트라인이 활성화될지는 비트라인 선택회로(140)의 비트라인 스위칭 동작에 의해 결정된다.
비트라인 선택회로(140)는 각각의 비트라인들(BL1e, BL1o, BL2e, BL2o, …)과 연결된 복수 개의 스위칭 트랜지스터들(141-144, …)을 포함한다. 상기 스위칭 트랜지스터들(141-144)은 컨트롤러(170)로부터 발생된 스위칭 제어 신호(D1-D4)에 의해 온/오프 되어, 대응되는 비트라인(BL1e, BL1o, BL2e, BL2o)을 선택적으로 활성화한다.
본 발명에서는 상기 비트라인들(BL1e, BL1o, BL2e, BL2o) 중 서로 인접해 있는 적어도 두 개의 비트라인들을 활성화하며, 활성화된 비트라인들은 페이지 버퍼(151, 152)와 전기적으로 접속된다. 이를 위해서 동일한 페이지 버퍼와 연결된(또는 동일한 가상 비트라인과 연결된) 스위칭 트랜지스터들((141, 142)(143, 144))은 서로 상반된 스위칭 동작을 수행한다. 예를 들면, 스위칭 트랜지스터(141, 142)가 턴 온 되는 경우, 스위칭 트랜지스터(143, 144)는 턴 오프 된다. 그리고, 스위칭 트랜지스터(141, 142)가 턴 오프 되는 경우, 스위칭 트랜지스터(143, 144)는 턴 온 된다. 그 결과, 서로 인접해 있는 비트라인들(BL1e, BL1o)이 대응되는 페이지 버퍼(151, 152)와 전기적으로 접속될 때, 다른 비트라인들(BL2e, BL2o)은 턴 오프된 스위칭 트랜지스터들(143, 144)에 의해 페이지 버퍼(151, 152)와 전기적으로 분리된다. 페이지 버퍼(151, 152)와 전기적으로 접속된 비트라인들(BL1e과 BL1o)에 연결된 메모리 셀들은, 도 5 내지 도 7에 도시된 프로그램 방식에 따라 동시에 프로그램된다. 이 경우, 인접 메모리 셀들(40, 50, 60) 사이에서 발생되는 챠지 커플링 현상이 종래에 비해 현저히 줄어들게 된다. 이에 대해서는 도 8 내지 도 13을 참조하여 상세히 설명될 것이다. 도 3에는 동시에 프로그램되는 메모리 셀들과, 상기 메모리 셀들에 대응되는 페이지 버퍼의 구성이 참조번호 120으로 표시되어 있다.
도 4는 본 발명의 다른 실시예에 따른 플래시 메모리 장치(200)의 개략적인 구성을 보여주는 블록도로, 듀얼 래치 구조를 가지는 낸드형 플래시 메모리 장치(200)의 구성이 도시되어 있다. 듀얼 래치 구조의 플래시 메모리 장치(200)는 멀티 비트의 데이터를 저장하는 데 이용될 수 있으며, 래치의 구조는 다양한 형태로 변형 및 변경 가능하다. 예를 들면, 2개의 래치들 중 1개의 래치가 페이지 버퍼 내에 구비되고, 나머지 1개의 래치는 페이지 버퍼 이외의 영역에 구비될 수도 있다.
도 4를 참조하면, 본 발명에 따른 플래시 메모리 장치(200)는 페이지 버퍼(251, 252)가 듀얼 래치 구조를 갖는다는 점을 제외하면, 도 3에 도시된 플래시 메모리 장치(100)와 사실상 동일한 구조를 갖는다. 그러므로, 비트라인 선택회로(140), 컨트롤러(170), 페이지 버퍼(250) 등의 동작은 도 3에서 설명한 것과 동일하다. 따라서, 도 4에서는 동일한 구성 요소들에 대해서는 동일한 참조번호를 부가하고, 이에 대한 상세 설명은 생략하기로 한다.
도 5는 본 발명에 따른 플래시 메모리 장치의 프로그램 방법을 보여주는 흐름도로서, 동일 행에 배열되어 있는 메모리 셀들(40, 50, 60) 간의 챠지 커플링에 의한 문턱전압의 변화를 방지할 수 있는 멀티-비트 프로그램 방법이 예시적으로 도시되어 있다.
하나의 메모리 셀에 2 비트의 데이터가 저장되는 멀티 비트 프로그램의 경우, 상기 메모리 셀은 '11', '01', '10' 및 '00' 상태들 중 어느 하나를 갖도록 프로그램될 수 있다. 그러나, 상기 데이터 상태는 예시적인 것에 불과하며, 다양한 형태로 변경 가능하다. 여기서, '11' 상태를 갖는 메모리 셀은 소거된 메모리 셀이고, '01' 상태를 갖는 메모리 셀은 '11' 상태의 메모리 셀의 문턱전압보다 높다. '10' 상태를 갖는 메모리 셀은 '01' 상태의 메모리 셀의 문턱전압보다 높고, '00' 상태를 갖는 메모리 셀은 '10' 상태의 메모리 셀의 문턱전압보다 높다. 메모리 셀은 2개의 데이터 비트들 중 하나의 데이터 비트(이하, 'LSB 데이터 비트'라 칭함)가 먼저 프로그램되고, 그 다음에 나머지 데이터 비트(이하, 'MSB 데이터 비트'라 칭함)가 프로그램된다. 이하, 전자는 LSB 프로그램 동작이라 칭하고, 후자는 MSB 프로그램 동작이라 칭한다. 일반적으로, LSB 프로그램 동작은 단일-비트 데이터를 프로그램하는 것과 거의 유사하게 수행되는 반면에, MSB 프로그램 동작은 LSB 프로그램 동작과 다르게 수행된다.
도 5를 참조하면, 본 발명에 따른 프로그램 방법은 먼저 복수 개의 인접 비트라인들(예를 들면, BL1e, BL1o)에 연결된 동일 행의 메모리 셀들(40, 50)에 대한 LSB 프로그램을 동시에 수행한다(S1000). 그리고 나서, 상기 메모리 셀들(40, 50)에 대한 MSB 프로그램을 동시에 수행한다(S2000). 비록 도 5에는 도시되어 있지 않지만, 본 발명에 따른 프로그램 방법에서는 LSB 프로그램과 MSB 프로그램을 수행하기에 앞서, 프로그램이 수행될 인접 비트라인들(예를 들면, BL1e, BL1o)이 선택된다. 이 경우, 상기 인접 비트라인들(예를 들면, BL1e, BL1o)은 모두 활성화되어 있다. 그러므로, 워드라인을 통해 상기 인접 메모리 셀들(40, 50)로 프로그램 전압이 인가될 때 상기 메모리 셀들(40, 50) 사이에는 전압차가 발생하지 않게 된다. 따라서, 상기 메모리 셀들(40, 50) 사이에는 행 방향의 챠지 커플링이 발생하지 않게 된다.
본 발명에 따른 프로그램 방법에 따르면, 활성화된 비트라인들(예를 들면, BL1e, BL1o)에 연결되어 있는 인접 메모리 셀들(40, 50) 사이에는 챠지 커플링이 발생하지 않는다. 반면에, 물리적으로는 인접해 있으나 비활성화된 비트라인(예를 들면, BL2e)에 연결되어 있는 인접 메모리 셀(60)과 선택된 메모리 셀(50) 사이에는 챠지 커플링이 발생하게 된다. 이 경우, 동일 행에 연결된 메모리 셀들에 대한 챠지 커플링이 완전히 제거되는 것은 아니다. 그러나, 선택된 임의의 메모리 셀(50)을 기준으로 볼 때, 상기 메모리 셀 양쪽에서 발생되던 종래의 챠지 커플링 현상이 본 발명에서는 한쪽 면에서만 부분적으로 발생된다. 그 결과, 챠지 커플링에 의한 메모리 셀의 문턱전압의 변화가 1/2 수준으로 줄어들게 된다.
도 6은 도 5에 도시된 LSB 프로그램 동작(S1000)의 상세 흐름도이고, 도 7는 도 5에 도시된 MSB 프로그램 동작(S2000)의 상세 흐름도이다. 도 6 및 도 7에는 동일 행에 연결되어 있는 2개의 인접 메모리 셀들(이하, 제 1 및 제 2 메모리 셀로 칭함)에 대한 LSB 프로그램 동작이 예시적으로 도시되어 있다.
먼저 도 6을 참조하면, 호스트(미 도시됨)로부터 LSB 프로그램 동작이 요구되면 복수 개의 LSB 데이터들이 컨트롤러(170)의 제어에 따라서 대응되는 페이지 버퍼(151, 152)로 각각 로딩된다(S1100). 상기 LSB 데이터들은 동일한 행에 인접하여 배열되어 있는 제 1 및 제 2 메모리 셀들(40, 50)로 프로그램될 데이터들이다.
이어서, 로딩된 LSB 데이터들을 이용하여 제 1 및 제 2 메모리 셀들(40, 50)에 대한 LSB 프로그램을 수행한다(S1200). 제1 및 제 2 메모리 셀들(40, 50)은 인접하여 배열되어 있는 활성화된 제 1 및 제 2 비트라인들(BL1e, BL1o)에 각각 연결된다. 인접한 제 1 및 제 2 메모리 셀들(40, 50)에 대한 프로그램이 수행되고 나면, 프로그램된 두 개의 메모리 셀들 중 하나, 즉 제 1 메모리 셀(40)에 대한 프로그램 검증(Program Verify)을 수행한다(S1300). 그리고 나서, 제 2 메모리 셀(50)에 대한 프로그램 검증을 수행한다(S1400). S1300 및 S1400 단계에서는 프로그램된 제 1 및 제 2 메모리 셀들(40, 50)이 요구되는 문턱전압을 갖는 지의 여부가 검증된다.
계속해서, 상기 검증 결과를 근거로 하여 상기 메모리 셀들(40, 50)이 모두 프로그램되었는지 여부를 판별한다(S1500). S1500 단계에서의 판별 결과 상기 메모리 셀들(40, 50)이 모두 프로그램되지 않았으면 수순은 S1200으로 되돌아가고, S1500 단계에서의 판별 결과 상기 메모리 셀들(40, 50)이 모두 프로그램되었으면 수순은 종료된다.
이상에서는 도 3 및 도 4에 참조번호 120으로 표시되어 있는 영역에 대한 LSB 및 MSB 프로그램 동작을 예로 들어 설명하였다. 그러나, 이는 본 발명의 이해를 돕기 위해 예시적으로 설명된 것일 뿐, 동시에 프로그램되는 인접 메모리 셀들의 개수는 다양하게 변경 가능하다. 그리고, 동시에 프로그램되는 인접 메모리 셀들의 개수가 달라짐에 따라서 프로그램 검증의 횟수 또한 달라질 수 있다. 이와 같은 멀티-비트 플래시 메모리 장치의 LSB 프로그램 동작은 단일-비트 프로그램 동작에도 적용될 수 있다.
계속해서 도 7을 참조하면, 호스트로부터 MSB 프로그램 동작이 요청되면 복수 개의 MSB 데이터들이 대응되는 페이지 버퍼(151, 152)로 로딩된다(S2100). 이어서, 이전에 프로그램된 데이터의 상태를 읽어들이는 제 1 프리-리드 동작(S2200)과 제 2 프리-리드 동작(S2300)이 수행된다. 제 1 프리-리드 동작에서는 제 1 메모리 셀(40)의 프로그램 상태가 확인된다. 그리고, 제 2 프리-리드 동작에서는 제 2 메모리 셀(50)의 프로그램 상태가 확인된다.
S2200 단계와 S2300 단계에서 이전에 수행된 프로그램 상태가 확인되고 나면, 상기 프로그램 상태와 페이지 버퍼(151, 152)에 로딩되어 있는 MSB 데이터들을 근거로 하여 제 1 및 제 2 메모리 셀들(40,50)에 대한 MSB 프로그램이 동시에 수행된다(S2400). 그리고 나서, 상기 메모리 셀들(40, 50)에 대한 프로그램 검증(Program Verify) 동작이 각각 순차적으로 수행된다(S2500, S2600). S2500 및 S2600 단계에서는 프로그램된 제 1 및 제 2 메모리 셀들(40, 50)이 요구되는 문턱전압을 갖는 지의 여부가 각각 순차적으로 검증된다. 이어서, 상기 검증 결과를 근거로 하여 상기 메모리 셀들(40, 50)이 모두 프로그램되었는지 여부가 판별된다(S2700). S2700 단계에서의 판별 결과 상기 메모리 셀들(40, 50)이 모두 프로그램되지 않았으면 수순은 S2400으로 되돌아가고, S2700 단계에서의 판별 결과 상기 메모리 셀들(40, 50)이 모두 프로그램되었으면 수순은 종료된다.
이상에서는 '01', '10' 및 '00' 상태들 중 어느 하나에 대한 MSB 프로그램 방법이 예시적으로 설명되었다. 이 분야의 통상의 지식을 가진 이들에게 잘 알려져 있는 바와 같이, 'MSB 01', 'MSB 10' 및 'MSB 00' 프로그램의 실행 순서는 다양한 형태로 구성 가능하다. 또한, 동시에 프로그램될 수 있는 인접 메모리 셀들의 개수 또한 다양하게 변경 가능하다.
도 8 및 도 9와, 도 11 및 도 12는 본 발명에 따른 프로그램 방법에서 사용되는 페이지 어드레싱 결과를 보여주는 도면이다.
먼저 도 8 및 도 9를 참조하면, 동일 행에 연결된 적어도 두 개의 메모리 셀들이 서로 동일한 페이지 어드레스를 가짐을 알 수 있다. 낸드형 플래시 메모리의 프로그램 또는 독출 동작은 페이지 단위로 수행되고, 프로그램된 데이터의 소거 동작은 복수 개의 페이지로 구성된 블록 단위로 수행된다. 그러므로, 동일한 페이지 어드레스를 가지는 인접한 메모리 셀들은 동시에 프로그램된다. 도 8 및 도 9에 도시된 페이지 어드레싱 방식 역시 다양한 형태로 변형 및 변경 가능하다.
도 10은 도 8 및 도 9에 도시된 페이지 어드레싱을 따르는 메모리 셀들의 프로그램 특성을 보여주는 도면이다.
도 8 내지 도 10을 참조하면, 동일한 행에 연결된 적어도 두 개의 인접 메모리 셀들이 동시에 프로그램되는 경우, 동시에 프로그램되는 메모리 셀들(40, 50) 사이에는 기생 커패시턴스(Cx)가 발생되지 않는 반면, 동시에 프로그램되지 않는 메모리 셀들(50, 60) 사이에 기생 커패시턴스(Cx)가 발생됨을 알 수 있다. 만일, 동일한 행에 연결되어 있는 인접 메모리 셀들이 동시에 프로그램되지 않고, 각각 별도로 프로그램된다면 선택된 메모리 셀의 좌우 양쪽에서 챠지 커플링이 발생될 것이다. 이와 달리 본 발명에 따른 프로그램 방법에 따르면 프로그램시 발생되는 챠지 커플링이 종래에 비해 1/2 수준으로 줄어들게 된다. 만일, 본 발명에서 동일 행에 연결되어 있는 인접 메모리 셀들 중에서 동시에 프로그램되는 메모리 셀들의 갯수를 증가시키는 경우, 메모리 셀들 사이에서 발생되는 챠지 커플링은 더욱 줄어들게 될 것이다.
계속해서 도 11 및 도 12를 참조하면, 동일 행에 연결된 메모리 셀들 중 동일한 페이지 어드레스를 가지는 메모리 셀들이 2개로 한정되는 것이 아니라 n개(n은 자연수)로 확장될 수 있음을 알 수 있다. 동일 행에서 동일한 페이지 어드레스를 가지는 n개의 인접 메모리 셀들은 동시에 프로그램되며, 동시에 프로그램되는 메모리 셀들의 개수 n은 대응되는 페이지 버퍼의 개수의 범위 내에서 다양한 형태로 변경 가능하다.
도 13은 도 11 및 도 12에 도시된 페이지 어드레싱을 따르는 메모리 셀들의 프로그램 특성을 보여주는 도면이다.
도 11 내지 도 13을 참조하면, 동시에 프로그램되는 메모리 셀들(40, 50, 60) 사이에는 기생 커패시턴스(Cx)가 발생되지 않음을 알 수 있다. 동시에 프로그램되는 메모리 셀들의 개수가 늘어날수록, 동일 행에 연결된 인접 메모리 셀들 사이의 챠지 커플링은 더욱 줄어들게 될 것이다. 그러므로, 동일 행에 연결된 n개의 인접 메모리 셀들을 동시에 프로그램하는 본 발명의 구성에 따르면, 프로그램시 인접 메모리 셀들 사이에서 발생되는 챠지 커플링에 의한 문턱전압의 변화가 현저히 줄어들게 된다. 따라서, 챠지 커플링에 의한 인접 메모리 셀들의 문턱전압의 변화를 보정하기 위하여 별도의 재-프로그램을 수행할 필요가 없게 된다. 따라서, 별도의 프로그램 과정이나 별도의 회로를 구비하지 않고도 동일 행에 배열되어 있는 인접 메모리 셀들 사이에서 발생되는 챠지 커플링에 의한 문턱전압의 변화를 줄일 수 있으며, 해당 메모리 셀에 대한 프로그램을 고속으로 수행할 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다. 예를 들면, 이상에서는 낸드형 플래시 메모리 장치들을 예로 들어 설명하였으나, 본 발명에 따른 프로그램 특성은 낸드형 플래시 메모리 장치뿐만 아니라 노어형 플래시 메모리 장치들에도 적용 가능하다.
이 실시예에 있어서, 상기 비트라인 선택회로는 상기 인접 비트라인들을 소정 개수 단위로 선택하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 페이지 버퍼 회로는, 상기 선택된 비트라인들에 각각 대응되는 복수 개의 페이지 버퍼들을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 페이지 버퍼는 하나 또는 그 이상의 비트 라인들에 대응되며, 대응되는 비트라인들 중 상기 비트라인 선택회로에 의해 선택된 비트라인과 전기적으로 접속되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 페이지 버퍼 회로는, 동일 워드라인 상의 인접 메모리 셀들에 대한 프로그램을 동시에 수행하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들은 동일한 페이지 어드레스를 갖는 것을 특징으로 한다.
이 실시예에 있어서, 상기 인접 메모리 셀들에 대한 프로그램은, LSB 프로그램과 MSB 프로그램을 포함하는 것을 특징으로 한다.
본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 복수의 비트 라인들 및 복수의 워드 라인들의 교차 영역에 배열된 메모리 셀들을 프로그램하는 방법은, 인접하여 배열된 복수의 비트라인들을 선택하는 단계; 그리고 상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들을 프로그램하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 인접 비트라인들을 선택하는 단계에서는 소정 개수 단위로 상기 인접 비트라인들이 선택되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 프로그램 단계에서는 상기 인접 메모리 셀들에 대한 프로그램이 동시에 수행되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들은 동일한 페이지 어드레스를 갖는 것을 특징으로 한다.
이 실시예에 있어서, 상기 인접 메모리 셀들에 대한 프로그램은, LSB 프로그램과 MSB 프로그램을 포함하는 것을 특징으로 한다.
본 발명의 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 복수의 비트 라인들 및 복수의 워드 라인들의 교차 영역에 배열된 메모리 셀들을 프로그램하는 방법은, 인접하여 배열된 복수의 비트라인들을 선택하는 단계; 상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들에 대한 LSB 프로그램을 수행하는 단계; 그리고 상기 메모리 셀들에 대한 MSB 프로그램을 수행하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 LSB 프로그램 단계는, 상기 선택된 비트라인에 대응되는 페이지 버퍼로 LSB 데이터를 로딩하는 단계; 상기 로딩된 LSB 데이터를 이용하여 상기 인접 메모리 셀들에 대한 LSB 프로그램을 수행하는 단계; 그리고 상기 프로그램된 인접 메모리 셀들에 대한 LSB 프로그램 검증을 각각 순차적으로 수행하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 MSB 프로그램 단계는, 상기 선택된 비트라인에 대응되는 페이지 버퍼로 MSB 데이터를 로딩하는 단계; 상기 선택된 비트라인에 대응되는 인접 메모리 셀들에 대한 상기 LSB 프로그램 결과를 각각 순차적으로 읽어들이는 단계; 상기 로딩된 MSB 데이터와 상기 읽혀진 LSB 프로그램 결과에 응답해서 상기 인접 메모리 셀들에 대한 MSB 프로그램을 수행하는 단계; 그리고 상기 프로그램된 인접 메모리 셀들에 대한 MSB 프로그램 검증을 각각 순차적으로 수행하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 인접 비트라인들을 선택하는 단계에서는 소정 개수 단위로 상기 인접 비트라인들이 선택되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 LSB 프로그램 단계에서는 상기 인접 메모리 셀들에 대한 프로그램이 동시에 수행되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 MSB 프로그램 단계에서는 상기 인접 메모리 셀들에 대한 프로그램이 동시에 수행되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들은 동일한 페이지 어드레스를 갖는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 플래시 메모리 장치는 동일 행에 배열되어 있는 적어도 둘 이상의 인접 메모리 셀들(예를 들면, 서로 인접해 있는 짝수 번째 비트라인과 홀수 번째 비트라인에 각각 연결되어 있는 동일 행의 메모리 셀들)을 동시에 프로그램한다. 이와 같은 프로그램 방법에 따르면, 프로그램되는 메모리 셀의 인접 메모리 셀에서 받게 되는 챠지 커플링의 영향이 줄어들게 되어, 선택된 메모리 셀과 동일한 행에 배열되어 있는 인접 메모리 셀들의 문턱전압의 변화가 현저히 줄어들게 된다. 본 발명에 따른 플래시 메모리 장치의 구성 및 그것의 프로그램 방법에 대해 상세히 살펴보면 다음과 같다.
도 3은 본 발명의 실시예에 따른 플래시 메모리 장치(100)의 개략적인 구성을 보여주는 블록도로, 단일 래치 구조를 가지는 낸드형 플래시 메모리 장치(100)의 구성이 도시되어 있다. 단일 래치 구조의 플래시 메모리 장치(100)는 단일 비트의 데이터를 저장하는 데, 또는 내부에 버퍼가 구비된 원-낸드(One-NAND) 메모리에서 멀티 비트 데이터를 저장하는데 이용될 수 있다.
도 3을 참조하면, 본 발명에 따른 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(130)(도면에는 X-DEC으로 표시됨), 비트라인 선택회로(140), 페이지 버퍼 회로(page buffer circuit ; 150), 그리고 컨트롤러(170)를 포함한다. 메모리 셀 어레이(110)는 복수 개의 메모리 블록들로 구성되며, 도 3에는 복수 개의 메모리 블록들 중 1개 블록이 도시되어 있다. 각각의 메모리 블록에는 워드 라인들(WL0-WLn)과 비트 라인들(BL1e, BL1o, BL2e, BL2o, …)의 교차 영역들에 배열된 메모리 셀들이 포함된다. 상기 메모리 셀들은 스트링 구조를 갖도록 구성된다. 메모리 셀들의 스트링 구조는 도 1에서 상세히 설명되어 있으며, 그것에 대한 설명은 이하 생략된다.
메모리 셀 어레이(110)의 행(row)들은 행 디코더 회로(130)에 의해서 구동되고, 열(column)들은 페이지 버퍼 회로(150)에 의해서 구동된다. 페이지 버퍼 회로(150)는 컨트롤러(170)에 의해서 제어되며, 동작 모드에 따라 기입 드라이버(write driver)로서 또는 감지 증폭기(sense amplifier)로서 동작한다. 이와 같은 동작 특성으로 인해 페이지 버퍼 회로(150)는 감지 및 래치 회로(sense and latch circuit)로 불리기도 한다. 페이지 버퍼 회로(150)는 각각의 비트 라인 또는 비트 라인 쌍에 대응하는 복수의 페이지 버퍼들(151, 152, …)을 포함한다. 도 3에는 인접해 있는 두 개의 짝수 번째 비트라인들(BL1e, BL2e), 또는 인접해 있는 두 개의 홀수 번째 비트라인들(BL1o, BL2o)에 각각 대응되는 페이지 버퍼(151, 152, …)의 구성이 예시적으로 도시되어 있다.
도 3에서, 인접해 있는 두 개의 짝수 번째 비트라인들(BL1e, BL2e)은 짝수 번째 가상 비트라인(VBLe)을 통해 페이지 버퍼(151)와 연결된다. 그리고, 인접해 있는 두 개의 홀수 번째 비트라인들(BL1o, BL2o)은 홀수 번째 가상 비트라인(VBLo)을 통해 페이지 버퍼(151)와 연결된다. 각각의 짝수번째 비트라인과 각각의 홀수번째 비트라인은 서로 번갈아 배열된다. 각각의 페이지 버퍼(151, 152, …)에 연결되는 비트라인의 구성은 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태로 변경 및 변형 가능하다. 각각의 페이지 버퍼(151, 152, …)에 연결된 두 개의 비트라인들 중에서 어떤 비트라인이 활성화될지는 비트라인 선택회로(140)의 비트라인 스위칭 동작에 의해 결정된다.
비트라인 선택회로(140)는 각각의 비트라인들(BL1e, BL1o, BL2e, BL2o, …)과 연결된 복수 개의 스위칭 트랜지스터들(141-144, …)을 포함한다. 상기 스위칭 트랜지스터들(141-144)은 컨트롤러(170)로부터 발생된 스위칭 제어 신호(D1-D4)에 의해 온/오프 되어, 대응되는 비트라인(BL1e, BL1o, BL2e, BL2o)을 선택적으로 활성화한다.
본 발명에서는 상기 비트라인들(BL1e, BL1o, BL2e, BL2o) 중 서로 인접해 있는 적어도 두 개의 비트라인들을 활성화하며, 활성화된 비트라인들은 페이지 버퍼(151, 152)와 전기적으로 접속된다. 이를 위해서 동일한 페이지 버퍼와 연결된(또는 동일한 가상 비트라인과 연결된) 스위칭 트랜지스터들((141, 142)(143, 144))은 서로 상반된 스위칭 동작을 수행한다. 예를 들면, 스위칭 트랜지스터(141, 142)가 턴 온 되는 경우, 스위칭 트랜지스터(143, 144)는 턴 오프 된다. 그리고, 스위칭 트랜지스터(141, 142)가 턴 오프 되는 경우, 스위칭 트랜지스터(143, 144)는 턴 온 된다. 그 결과, 서로 인접해 있는 비트라인들(BL1e, BL1o)이 대응되는 페이지 버퍼(151, 152)와 전기적으로 접속될 때, 다른 비트라인들(BL2e, BL2o)은 턴 오프된 스위칭 트랜지스터들(143, 144)에 의해 페이지 버퍼(151, 152)와 전기적으로 분리된다. 페이지 버퍼(151, 152)와 전기적으로 접속된 비트라인들(BL1e과 BL1o)에 연결된 메모리 셀들은, 도 5 내지 도 7에 도시된 프로그램 방식에 따라 동시에 프로그램된다. 이 경우, 인접 메모리 셀들(40, 50, 60) 사이에서 발생되는 챠지 커플링 현상이 종래에 비해 현저히 줄어들게 된다. 이에 대해서는 도 8 내지 도 13을 참조하여 상세히 설명될 것이다. 도 3에는 동시에 프로그램되는 메모리 셀들과, 상기 메모리 셀들에 대응되는 페이지 버퍼의 구성이 참조번호 120으로 표시되어 있다.
도 4는 본 발명의 다른 실시예에 따른 플래시 메모리 장치(200)의 개략적인 구성을 보여주는 블록도로, 듀얼 래치 구조를 가지는 낸드형 플래시 메모리 장치(200)의 구성이 도시되어 있다. 듀얼 래치 구조의 플래시 메모리 장치(200)는 멀티 비트의 데이터를 저장하는 데 이용될 수 있으며, 래치의 구조는 다양한 형태로 변형 및 변경 가능하다. 예를 들면, 2개의 래치들 중 1개의 래치가 페이지 버퍼 내에 구비되고, 나머지 1개의 래치는 페이지 버퍼 이외의 영역에 구비될 수도 있다.
도 4를 참조하면, 본 발명에 따른 플래시 메모리 장치(200)는 페이지 버퍼(251, 252)가 듀얼 래치 구조를 갖는다는 점을 제외하면, 도 3에 도시된 플래시 메모리 장치(100)와 사실상 동일한 구조를 갖는다. 그러므로, 비트라인 선택회로(140), 컨트롤러(170), 페이지 버퍼(250) 등의 동작은 도 3에서 설명한 것과 동일하다. 따라서, 도 4에서는 동일한 구성 요소들에 대해서는 동일한 참조번호를 부가하고, 이에 대한 상세 설명은 생략하기로 한다.
도 5는 본 발명에 따른 플래시 메모리 장치의 프로그램 방법을 보여주는 흐름도로서, 동일 행에 배열되어 있는 메모리 셀들(40, 50, 60) 간의 챠지 커플링에 의한 문턱전압의 변화를 방지할 수 있는 멀티-비트 프로그램 방법이 예시적으로 도시되어 있다.
하나의 메모리 셀에 2 비트의 데이터가 저장되는 멀티 비트 프로그램의 경우, 상기 메모리 셀은 '11', '01', '10' 및 '00' 상태들 중 어느 하나를 갖도록 프로그램될 수 있다. 그러나, 상기 데이터 상태는 예시적인 것에 불과하며, 다양한 형태로 변경 가능하다. 여기서, '11' 상태를 갖는 메모리 셀은 소거된 메모리 셀이고, '01' 상태를 갖는 메모리 셀은 '11' 상태의 메모리 셀의 문턱전압보다 높다. '10' 상태를 갖는 메모리 셀은 '01' 상태의 메모리 셀의 문턱전압보다 높고, '00' 상태를 갖는 메모리 셀은 '10' 상태의 메모리 셀의 문턱전압보다 높다. 메모리 셀은 2개의 데이터 비트들 중 하나의 데이터 비트(이하, 'LSB 데이터 비트'라 칭함)가 먼저 프로그램되고, 그 다음에 나머지 데이터 비트(이하, 'MSB 데이터 비트'라 칭함)가 프로그램된다. 이하, 전자는 LSB 프로그램 동작이라 칭하고, 후자는 MSB 프로그램 동작이라 칭한다. 일반적으로, LSB 프로그램 동작은 단일-비트 데이터를 프로그램하는 것과 거의 유사하게 수행되는 반면에, MSB 프로그램 동작은 LSB 프로그램 동작과 다르게 수행된다.
도 5를 참조하면, 본 발명에 따른 프로그램 방법은 먼저 복수 개의 인접 비트라인들(예를 들면, BL1e, BL1o)에 연결된 동일 행의 메모리 셀들(40, 50)에 대한 LSB 프로그램을 동시에 수행한다(S1000). 그리고 나서, 상기 메모리 셀들(40, 50)에 대한 MSB 프로그램을 동시에 수행한다(S2000). 비록 도 5에는 도시되어 있지 않지만, 본 발명에 따른 프로그램 방법에서는 LSB 프로그램과 MSB 프로그램을 수행하기에 앞서, 프로그램이 수행될 인접 비트라인들(예를 들면, BL1e, BL1o)이 선택된다. 이 경우, 상기 인접 비트라인들(예를 들면, BL1e, BL1o)은 모두 활성화되어 있다. 그러므로, 워드라인을 통해 상기 인접 메모리 셀들(40, 50)로 프로그램 전압이 인가될 때 상기 메모리 셀들(40, 50) 사이에는 전압차가 발생하지 않게 된다. 따라서, 상기 메모리 셀들(40, 50) 사이에는 행 방향의 챠지 커플링이 발생하지 않게 된다.
본 발명에 따른 프로그램 방법에 따르면, 활성화된 비트라인들(예를 들면, BL1e, BL1o)에 연결되어 있는 인접 메모리 셀들(40, 50) 사이에는 챠지 커플링이 발생하지 않는다. 반면에, 물리적으로는 인접해 있으나 비활성화된 비트라인(예를 들면, BL2e)에 연결되어 있는 인접 메모리 셀(60)과 선택된 메모리 셀(50) 사이에는 챠지 커플링이 발생하게 된다. 이 경우, 동일 행에 연결된 메모리 셀들에 대한 챠지 커플링이 완전히 제거되는 것은 아니다. 그러나, 선택된 임의의 메모리 셀(50)을 기준으로 볼 때, 상기 메모리 셀 양쪽에서 발생되던 종래의 챠지 커플링 현상이 본 발명에서는 한쪽 면에서만 부분적으로 발생된다. 그 결과, 챠지 커플링에 의한 메모리 셀의 문턱전압의 변화가 1/2 수준으로 줄어들게 된다.
도 6은 도 5에 도시된 LSB 프로그램 동작(S1000)의 상세 흐름도이고, 도 7는 도 5에 도시된 MSB 프로그램 동작(S2000)의 상세 흐름도이다. 도 6 및 도 7에는 동일 행에 연결되어 있는 2개의 인접 메모리 셀들(이하, 제 1 및 제 2 메모리 셀로 칭함)에 대한 LSB 프로그램 동작이 예시적으로 도시되어 있다.
먼저 도 6을 참조하면, 호스트(미 도시됨)로부터 LSB 프로그램 동작이 요구되면 복수 개의 LSB 데이터들이 컨트롤러(170)의 제어에 따라서 대응되는 페이지 버퍼(151, 152)로 각각 로딩된다(S1100). 상기 LSB 데이터들은 동일한 행에 인접하여 배열되어 있는 제 1 및 제 2 메모리 셀들(40, 50)로 프로그램될 데이터들이다.
이어서, 로딩된 LSB 데이터들을 이용하여 제 1 및 제 2 메모리 셀들(40, 50)에 대한 LSB 프로그램을 수행한다(S1200). 제1 및 제 2 메모리 셀들(40, 50)은 인접하여 배열되어 있는 활성화된 제 1 및 제 2 비트라인들(BL1e, BL1o)에 각각 연결된다. 인접한 제 1 및 제 2 메모리 셀들(40, 50)에 대한 프로그램이 수행되고 나면, 프로그램된 두 개의 메모리 셀들 중 하나, 즉 제 1 메모리 셀(40)에 대한 프로그램 검증(Program Verify)을 수행한다(S1300). 그리고 나서, 제 2 메모리 셀(50)에 대한 프로그램 검증을 수행한다(S1400). S1300 및 S1400 단계에서는 프로그램된 제 1 및 제 2 메모리 셀들(40, 50)이 요구되는 문턱전압을 갖는 지의 여부가 검증된다.
계속해서, 상기 검증 결과를 근거로 하여 상기 메모리 셀들(40, 50)이 모두 프로그램되었는지 여부를 판별한다(S1500). S1500 단계에서의 판별 결과 상기 메모리 셀들(40, 50)이 모두 프로그램되지 않았으면 수순은 S1200으로 되돌아가고, S1500 단계에서의 판별 결과 상기 메모리 셀들(40, 50)이 모두 프로그램되었으면 수순은 종료된다.
이상에서는 도 3 및 도 4에 참조번호 120으로 표시되어 있는 영역에 대한 LSB 및 MSB 프로그램 동작을 예로 들어 설명하였다. 그러나, 이는 본 발명의 이해를 돕기 위해 예시적으로 설명된 것일 뿐, 동시에 프로그램되는 인접 메모리 셀들의 개수는 다양하게 변경 가능하다. 그리고, 동시에 프로그램되는 인접 메모리 셀들의 개수가 달라짐에 따라서 프로그램 검증의 횟수 또한 달라질 수 있다. 이와 같은 멀티-비트 플래시 메모리 장치의 LSB 프로그램 동작은 단일-비트 프로그램 동작에도 적용될 수 있다.
계속해서 도 7을 참조하면, 호스트로부터 MSB 프로그램 동작이 요청되면 복수 개의 MSB 데이터들이 대응되는 페이지 버퍼(151, 152)로 로딩된다(S2100). 이어서, 이전에 프로그램된 데이터의 상태를 읽어들이는 제 1 프리-리드 동작(S2200)과 제 2 프리-리드 동작(S2300)이 수행된다. 제 1 프리-리드 동작에서는 제 1 메모리 셀(40)의 프로그램 상태가 확인된다. 그리고, 제 2 프리-리드 동작에서는 제 2 메모리 셀(50)의 프로그램 상태가 확인된다.
S2200 단계와 S2300 단계에서 이전에 수행된 프로그램 상태가 확인되고 나면, 상기 프로그램 상태와 페이지 버퍼(151, 152)에 로딩되어 있는 MSB 데이터들을 근거로 하여 제 1 및 제 2 메모리 셀들(40,50)에 대한 MSB 프로그램이 동시에 수행된다(S2400). 그리고 나서, 상기 메모리 셀들(40, 50)에 대한 프로그램 검증(Program Verify) 동작이 각각 순차적으로 수행된다(S2500, S2600). S2500 및 S2600 단계에서는 프로그램된 제 1 및 제 2 메모리 셀들(40, 50)이 요구되는 문턱전압을 갖는 지의 여부가 각각 순차적으로 검증된다. 이어서, 상기 검증 결과를 근거로 하여 상기 메모리 셀들(40, 50)이 모두 프로그램되었는지 여부가 판별된다(S2700). S2700 단계에서의 판별 결과 상기 메모리 셀들(40, 50)이 모두 프로그램되지 않았으면 수순은 S2400으로 되돌아가고, S2700 단계에서의 판별 결과 상기 메모리 셀들(40, 50)이 모두 프로그램되었으면 수순은 종료된다.
이상에서는 '01', '10' 및 '00' 상태들 중 어느 하나에 대한 MSB 프로그램 방법이 예시적으로 설명되었다. 이 분야의 통상의 지식을 가진 이들에게 잘 알려져 있는 바와 같이, 'MSB 01', 'MSB 10' 및 'MSB 00' 프로그램의 실행 순서는 다양한 형태로 구성 가능하다. 또한, 동시에 프로그램될 수 있는 인접 메모리 셀들의 개수 또한 다양하게 변경 가능하다.
도 8 및 도 9와, 도 11 및 도 12는 본 발명에 따른 프로그램 방법에서 사용되는 페이지 어드레싱 결과를 보여주는 도면이다.
먼저 도 8 및 도 9를 참조하면, 동일 행에 연결된 적어도 두 개의 메모리 셀들이 서로 동일한 페이지 어드레스를 가짐을 알 수 있다. 낸드형 플래시 메모리의 프로그램 또는 독출 동작은 페이지 단위로 수행되고, 프로그램된 데이터의 소거 동작은 복수 개의 페이지로 구성된 블록 단위로 수행된다. 그러므로, 동일한 페이지 어드레스를 가지는 인접한 메모리 셀들은 동시에 프로그램된다. 도 8 및 도 9에 도시된 페이지 어드레싱 방식 역시 다양한 형태로 변형 및 변경 가능하다.
도 10은 도 8 및 도 9에 도시된 페이지 어드레싱을 따르는 메모리 셀들의 프로그램 특성을 보여주는 도면이다.
도 8 내지 도 10을 참조하면, 동일한 행에 연결된 적어도 두 개의 인접 메모리 셀들이 동시에 프로그램되는 경우, 동시에 프로그램되는 메모리 셀들(40, 50) 사이에는 기생 커패시턴스(Cx)가 발생되지 않는 반면, 동시에 프로그램되지 않는 메모리 셀들(50, 60) 사이에 기생 커패시턴스(Cx)가 발생됨을 알 수 있다. 만일, 동일한 행에 연결되어 있는 인접 메모리 셀들이 동시에 프로그램되지 않고, 각각 별도로 프로그램된다면 선택된 메모리 셀의 좌우 양쪽에서 챠지 커플링이 발생될 것이다. 이와 달리 본 발명에 따른 프로그램 방법에 따르면 프로그램시 발생되는 챠지 커플링이 종래에 비해 1/2 수준으로 줄어들게 된다. 만일, 본 발명에서 동일 행에 연결되어 있는 인접 메모리 셀들 중에서 동시에 프로그램되는 메모리 셀들의 갯수를 증가시키는 경우, 메모리 셀들 사이에서 발생되는 챠지 커플링은 더욱 줄어들게 될 것이다.
계속해서 도 11 및 도 12를 참조하면, 동일 행에 연결된 메모리 셀들 중 동일한 페이지 어드레스를 가지는 메모리 셀들이 2개로 한정되는 것이 아니라 n개(n은 자연수)로 확장될 수 있음을 알 수 있다. 동일 행에서 동일한 페이지 어드레스를 가지는 n개의 인접 메모리 셀들은 동시에 프로그램되며, 동시에 프로그램되는 메모리 셀들의 개수 n은 대응되는 페이지 버퍼의 개수의 범위 내에서 다양한 형태로 변경 가능하다.
도 13은 도 11 및 도 12에 도시된 페이지 어드레싱을 따르는 메모리 셀들의 프로그램 특성을 보여주는 도면이다.
도 11 내지 도 13을 참조하면, 동시에 프로그램되는 메모리 셀들(40, 50, 60) 사이에는 기생 커패시턴스(Cx)가 발생되지 않음을 알 수 있다. 동시에 프로그램되는 메모리 셀들의 개수가 늘어날수록, 동일 행에 연결된 인접 메모리 셀들 사이의 챠지 커플링은 더욱 줄어들게 될 것이다. 그러므로, 동일 행에 연결된 n개의 인접 메모리 셀들을 동시에 프로그램하는 본 발명의 구성에 따르면, 프로그램시 인접 메모리 셀들 사이에서 발생되는 챠지 커플링에 의한 문턱전압의 변화가 현저히 줄어들게 된다. 따라서, 챠지 커플링에 의한 인접 메모리 셀들의 문턱전압의 변화를 보정하기 위하여 별도의 재-프로그램을 수행할 필요가 없게 된다. 따라서, 별도의 프로그램 과정이나 별도의 회로를 구비하지 않고도 동일 행에 배열되어 있는 인접 메모리 셀들 사이에서 발생되는 챠지 커플링에 의한 문턱전압의 변화를 줄일 수 있으며, 해당 메모리 셀에 대한 프로그램을 고속으로 수행할 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다. 예를 들면, 이상에서는 낸드형 플래시 메모리 장치들을 예로 들어 설명하였으나, 본 발명에 따른 프로그램 특성은 낸드형 플래시 메모리 장치뿐만 아니라 노어형 플래시 메모리 장치들에도 적용 가능하다.
이상과 같은 본 발명에 의하면, 별도의 프로그램 과정이나 별도의 회로를 구비하지 않고도 동일 행에 배열되어 있는 인접 메모리 셀들에서 발생되는 챠지 커플링에 의한 문턱전압의 변화를 줄일 수 있게 된다. 그 결과, 인접 메모리 셀들의 문턱전압 변화를 보상하기 위한 별도의 프로세스가 생략되어, 해당 메모리 셀에 대한 프로그램을 고속으로 수행할 수 있게 된다.
Claims (19)
- 복수의 비트 라인들 및 복수의 워드 라인들의 교차 영역에 배열된 메모리 셀들의 어레이;인접하여 배열된 복수의 비트라인들을 선택하는 비트라인 선택회로; 그리고상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들을 프로그램하는 페이지 버퍼 회로를 포함하되,상기 비트라인 선택회로는 상기 인접 비트라인들을 소정 개수 단위로 선택하는 것을 특징으로 하는 플래시 메모리 장치.
- 삭제
- 제 1 항에 있어서,상기 페이지 버퍼 회로는, 상기 선택된 비트라인들에 각각 대응되는 복수 개의 페이지 버퍼들을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
- 제 3 항에 있어서,상기 각각의 페이지 버퍼는 하나 또는 그 이상의 비트 라인들에 대응되며, 대응되는 비트라인들 중 상기 비트라인 선택회로에 의해 선택된 비트라인과 전기적 으로 접속되는 것을 특징으로 하는 플래시 메모리 장치.
- 제 1 항에 있어서,상기 페이지 버퍼 회로는, 동일 워드라인 상의 인접 메모리 셀들에 대한 프로그램을 동시에 수행하는 것을 특징으로 하는 플래시 메모리 장치.
- 제 1 항에 있어서,상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들은 동일한 페이지 어드레스를 갖는 것을 특징으로 하는 플래시 메모리 장치.
- 제 1 항에 있어서,상기 인접 메모리 셀들에 대한 프로그램은, LSB 프로그램과 MSB 프로그램을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
- 복수의 비트 라인들 및 복수의 워드 라인들의 교차 영역에 배열된 메모리 셀들을 프로그램하는 방법에 있어서:인접하여 배열된 복수의 비트라인들을 선택하는 단계; 그리고상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들을 프로그램하는 단계를 포함하되,상기 인접 비트라인들을 선택하는 단계에서는 소정 개수 단위로 상기 인접 비트라인들이 선택되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
- 삭제
- 제 8 항에 있어서,상기 프로그램 단계에서는 상기 인접 메모리 셀들에 대한 프로그램이 동시에 수행되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
- 제 8 항에 있어서,상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들은 동일한 페이지 어드레스를 갖는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
- 제 8 항에 있어서,상기 인접 메모리 셀들에 대한 프로그램은, LSB 프로그램과 MSB 프로그램을 포함하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
- 복수의 비트 라인들 및 복수의 워드 라인들의 교차 영역에 배열된 메모리 셀들을 프로그램하는 방법에 있어서:인접하여 배열된 복수의 비트라인들을 선택하는 단계;상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들에 대한 LSB 프로그램을 수행하는 단계; 그리고상기 메모리 셀들에 대한 MSB 프로그램을 수행하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
- 제 13 항에 있어서,상기 LSB 프로그램 단계는,상기 선택된 비트라인에 대응되는 페이지 버퍼로 LSB 데이터를 로딩하는 단계;상기 로딩된 LSB 데이터를 이용하여 상기 인접 메모리 셀들에 대한 LSB 프로그램을 수행하는 단계; 그리고상기 프로그램된 인접 메모리 셀들에 대한 LSB 프로그램 검증을 각각 순차적으로 수행하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
- 제 13 항에 있어서,상기 MSB 프로그램 단계는,상기 선택된 비트라인에 대응되는 페이지 버퍼로 MSB 데이터를 로딩하는 단계;상기 선택된 비트라인에 대응되는 인접 메모리 셀들에 대한 상기 LSB 프로그램 결과를 각각 순차적으로 읽어들이는 단계;상기 로딩된 MSB 데이터와 상기 읽혀진 LSB 프로그램 결과에 응답해서 상기 인접 메모리 셀들에 대한 MSB 프로그램을 수행하는 단계; 그리고상기 프로그램된 인접 메모리 셀들에 대한 MSB 프로그램 검증을 각각 순차적으로 수행하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
- 제 13 항에 있어서,상기 인접 비트라인들을 선택하는 단계에서는 소정 개수 단위로 상기 인접 비트라인들이 선택되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
- 제 13 항에 있어서,상기 LSB 프로그램 단계에서는 상기 인접 메모리 셀들에 대한 프로그램이 동시에 수행되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
- 제 13 항에 있어서,상기 MSB 프로그램 단계에서는 상기 인접 메모리 셀들에 대한 프로그램이 동시에 수행되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
- 제 13 항에 있어서,상기 선택된 비트라인들에 대응되는 동일 워드라인 상의 인접 메모리 셀들은 동일한 페이지 어드레스를 갖는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
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