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KR100879375B1 - 캐비티 캐패시터가 내장된 인쇄회로기판 - Google Patents

캐비티 캐패시터가 내장된 인쇄회로기판 Download PDF

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KR100879375B1
KR100879375B1 KR1020070097720A KR20070097720A KR100879375B1 KR 100879375 B1 KR100879375 B1 KR 100879375B1 KR 1020070097720 A KR1020070097720 A KR 1020070097720A KR 20070097720 A KR20070097720 A KR 20070097720A KR 100879375 B1 KR100879375 B1 KR 100879375B1
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KR
South Korea
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printed circuit
circuit board
cavity
capacitor
cavity capacitor
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KR1020070097720A
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Inventor
김한
유제광
류창섭
Original Assignee
삼성전기주식회사
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Publication date
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Abstract

캐비티 캐패시터가 내장된 인쇄회로기판이 개시된다. 본 발명의 실시예에 따르면 각각 전원층 및 접지층으로 이용될 2개의 전도층과, 상기 2개의 전도층 사이에 개재되는 제1 유전층을 포함하는 인쇄회로기판에 있어서, 상기 2개의 전도층을 각각 제1 전극 및 제2 전극으로 이용하고, 상기 제1 전극과 상기 제2 전극 사이에 개재되는 제2 유전층이 상기 제1 유전층보다 낮은 단차(段差)를 갖도록 형성된 캐비티 캐패시터가 상기 인쇄회로기판에 위치하는 노이즈 근원지와 노이즈 차폐 목적지 간의 노이즈 전달 가능 경로 사이에 1개 이상 배치되는 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판이 제공된다. 본 발명에 의하면 인쇄회로기판에 내장된 캐비티 캐패시터를 전자기 밴드갭 구조물(EBG structure)로서 이용함으로써, 아날로그 회로와 디지털 회로 등을 포함하여 다양한 전자부품, 소자가 탑재되는 인쇄회로기판에 있어서 혼합 신호(mixed signal) 문제를 해결할 수 있는 효과가 있다.
인쇄회로기판, 캐비티, 캐패시터, 내장.

Description

캐비티 캐패시터가 내장된 인쇄회로기판{Printed circuit board with embedded cavity capacitor}
본 발명은 인쇄회로기판(printed circuit board)에 관한 것으로서, 보다 상세하게는 인쇄회로기판에 내장된 캐비티 캐패시터를 전자기 밴드갭 구조물(EBG structure : electromagnetic bandgap structure)로서 이용하는 캐비티 캐패시터가 내장된 인쇄회로기판에 관한 것이다.
이동성이 중요시되는 최근 경향에 따라 무선 통신이 가능한 이동 통신 단말, PDA(Personal Digital Assistants), 노트북, DMB(Digital Multimedia Broadcasting) 기기 등 다양한 기기들이 출시되고 있다.
이러한 기기들은 무선 통신을 위해 아날로그 회로(analog circuit)(예를 들어, RF 회로)와 디지털 회로(digital circuit)가 복합적으로 탑재되는 인쇄회로기판(printed circuit board)을 포함하고 있다.
도 1은 아날로그 회로와 디지털 회로를 포함하는 인쇄회로기판의 단면도이 다. 도 1에는 4층 구조를 가지는 인쇄회로기판(100)이 도시되어 있으나, 그 외 2층, 6층 등 다양한 구조의 인쇄회로기판도 적용가능하다. 여기서, 아날로그 회로는 RF 회로인 것으로 가정한다.
인쇄회로기판(100)은 금속층(metal layer)(110-1, 110-2, 110-3, 110-4, 이하 110이라 약칭함)과, 금속층(110) 사이에 적층된 유전층(dielectric layer)(120)(120-1, 120-2, 120-3으로 구분됨)과, 최상위 금속층(110-1) 상에 장착된 디지털 회로(130)와, RF 회로(140)를 포함한다.
참조번호 110-2의 금속층을 접지층(ground layer), 110-3의 금속층을 전원층(power layer)라고 가정하면, 접지층(110-2)과 전원층(110-3) 사이에 연결된 비아(160)를 통해 전류가 흐르고, 인쇄회로기판(100)은 미리 정해진 동작 또는 기능을 수행한다.
여기서, 디지털 회로(130)의 동작 주파수와 하모닉스(harmonics) 성분들에 의한 전자파(EM wave)(150)가 RF 회로(140)로 전달되어 혼합 신호(mixed signal) 문제를 발생시킨다. 혼합 신호 문제는 디지털 회로(130)에서의 전자파가 RF 회로(140)가 동작하는 주파수 대역 내의 주파수를 가짐으로 인해 RF 회로(140)의 정확한 동작을 방해하는 것을 의미한다. 예를 들어, RF 회로(140)가 소정 주파수 대역의 신호를 수신함에 있어서, 해당 주파수 대역 내에 신호를 포함하는 전자파(150)가 디지털 회로(130)로부터 전달됨으로 인해 해당 주파수 대역 내에서 정확한 신호의 수신이 어려울 수 있다.
이러한 혼합 신호 문제는 전자 기기가 복잡해짐에 따라 디지털 회로(130)의 동작 주파수가 증가하고, 점점 복잡해짐에 따라 해결이 어려워지고 있다.
전원 노이즈(power noise)의 전형적인 해결책인 디커플링 커패시터(decoupling capacitor)에 의한 방법도 고주파수에서는 적절한 해결책이 되지 못하는 바, RF 회로와 디지털 회로 사이에 고주파수의 노이즈를 차단하는 구조물의 연구가 필요한 실정이다.
도 2는 종래 기술에 따른 아날로그 회로와 디지털 회로 사이의 혼합 신호 문제를 해결하는 전자기 밴드갭 구조물의 단면도이고, 도 3은 도 2에 도시된 전자기 밴드갭 구조물의 금속판 배열 구조를 나타낸 평면도이다. 도 4는 도 2에 도시된 전자기 밴드갭 구조물의 사시도이며, 도 5는 도 2에 도시된 전자기 밴드갭 구조물의 등가회로도이다.
전자기 밴드갭 구조물(electromagnetic bandgap structure)(200)은 제1 금속층(210-1), 제2 금속층(210-2), 제1 유전층(220a), 제2 유전층(220b), 금속판(232), 비아(via)(234)를 포함한다.
제1 금속층(210-1)과 금속판(232)는 비아(234)를 통해 연결되어 있으며, 금속판(232) 및 비아(234)는 버섯형(mushroom type) 구조물(230)을 형성한다(도 4 참조).
제1 금속층(210-1)이 접지층(ground layer)인 경우 제2 금속층(210-2)은 전원층(power layer)이고, 제1 금속층(210-1)이 전원층인 경우 제2 금속층(210-2)은 접지층이 된다.
즉, 접지층과 전원층 사이에 금속판(232) 및 비아(234)로 형성된 버섯형 구 조물(230)을 반복하여 형성함으로써(도 3 참조), 특정 주파수 대역에 포함되는 신호를 통과시키지 않는 밴드갭(bandgap) 구조를 가지게 된다.
특정 주파수 대역에 포함되는 신호를 통과시키지 않는 기능은 저항(resistance)(RE, RP), 인덕턴스(inductance)(LE, LP), 커패시턴스(capacitance)(CE, CP, CG), 컨덕턴스(conductance)(GP, GE) 성분에 의한 것이며, 도 5에 도시된 것과 같은 등가회로로 근사화되어 표현된다.
디지털 회로와 RF 회로가 동일 기판에 구현되어 사용되는 대표적인 전자 기기로 이동 통신 단말이 있다. 이동 통신 단말의 경우 혼합 신호 문제를 해결하기 위해서는 RF 회로의 동작 주파수인 0.8~2.0 GHz 영역에서의 노이즈 차폐가 필요하며, 이동 통신 단말에서 사용될 수 있도록 버섯형 구조물 사이즈가 작아야 한다. 하지만, 상술한 전자기 밴드갭 구조물을 사용하는 경우 이 둘을 동시에 만족하지 못하는 문제점이 있다. 즉, 버섯형 구조물의 사이즈가 작아지면 노이즈가 차폐되는 밴드갭(bandgap) 주파수가 높아져 상술한 이동 통신 단말에서 RF 회로의 동작 주파수인 0.8~2.0 GHz 영역에서 효과적이지 못하며, 버섯형 구조물의 사이즈가 커지면 인쇄회로기판의 크기, 두께, 부피 등이 커져야 하는 문제점이 발생한다.
그리고, 종래 기술에 의하면 버섯형 구조물을 전자기 밴드갭 구조물로서 이용하기 위하여 전원층과 접치층 사이에 촘촘히 또는 반복적으로 배치시켜야 하는데, 이러한 방식은 신호 무결성(signal integrity)에 악영향을 미칠 수 있는 단점이 있다. 여기서, 신호 무결성이란 신호가 제시간 내에 얼마나 안정적으로 전달되 는지에 관한 성능 평가 지표로서, 신호의 전달 지연 여부 및 신호 형태의 유지 여부 등의 신호 전달의 정확성을 의미한다.
또한, 핸드폰의 메인 기판과 같이 디지털 회로와 RF 회로가 동일 기판 내에 구현되어야 하는 복잡한 배선 구조를 갖는 경우이거나, SIP(system in package) 기판과 같이 작은 사이즈의 기판 내에 많은 능동 소자, 수동 소자 등을 적용하여야 하는 경우에는 종래 기술과 같은 버섯형 구조물에 의한 전자기 밴드갭 구조물의 구현에 많은 디자인적 제약이 발생하는 문제점이 있다.
따라서, 본 발명은 아날로그 회로와 디지털 회로 등을 포함하여 다양한 전자부품, 소자가 탑재되는 인쇄회로기판에 있어서 혼합 신호(mixed signal) 문제를 해결하기 위하여, 캐비티 캐패시터를 전자기 밴드갭 구조물(EBG structure)로서 이용하는 캐비티 캐패시터가 내장된 인쇄회로기판을 제공한다.
또한, 본 발명은 간단한 구조를 갖는 캐비티 캐패시터를 전자기 밴드갭 구조물로서 이용함으로써, 목표하는 특정 주파수 대역의 노이즈를 간단히 차폐할 수 있는 캐비티 캐패시터가 내장된 인쇄회로기판을 제공한다.
또한, 본 발명은 고용량, 고효율의 내장 캐패시터를 가지면서도 인쇄회로기판을 소형화, 박형화, 경량화할 수 있고, 제조 공정의 간소화, 제조 시간 및 비용의 절감이 가능한 캐비티 캐패시터가 내장된 인쇄회로기판을 제공한다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 각각 전원층 및 접지층으로 이용될 2개의 전도층과, 상기 2개의 전도층 사이에 개재되는 제1 유전층을 포함하는 인쇄회로기판에 있어서, 상기 2개의 전도층을 각각 제1 전극 및 제2 전극으로 이용하고, 상기 제1 전극과 상기 제2 전극 사이에 개재되는 제2 유전층이 상기 제1 유전층보다 낮은 단차(段差)를 갖도록 형성된 캐비티 캐패시터가 상기 인쇄회로기판에 위치하는 노이즈 근원지와 노이즈 차폐 목적지 간의 노이즈 전달 가능 경로 사이에 1개 이상 배치되는 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판이 제공될 수 있다.
여기서, 상기 인쇄회로기판에는 디지털 회로 및 아날로그 회로가 탑재되되, 상기 노이즈 근원지 및 상기 노이즈 차폐 목적지는 상기 인쇄회로기판에서 상기 디지털 회로와 상기 아날로그 회로가 탑재될 각각의 위치 중 어느 하나 및 다른 하나에 대응될 수 있다.
여기서, 상기 제2 유전층은 상기 제1 유전층보다 높은 유전율을 갖는 유전물질로 형성될 수 있다.
여기서, 상기 캐피티 캐패시터는 상기 2개의 전도층 중 어느 하나의 전도층을 그대로 어느 하나의 전극으로 이용할 수 있다.
여기서, 상기 캐비티 캐패시터는 상기 인쇄회로기판의 상부에서 바라봤을 때 원형, 타원형 및 다각형 중 어느 하나의 형상을 가질 수 있다.
여기서, 상기 캐비티 캐패시터는 상기 2개의 전도층 중 어느 하나의 전도층과 인접하여 형성되되, 다른 하나의 전도층과 상기 캐비티 캐패시터 사이의 공간에 형성되는 캐비티(cavity)에는 전도성 물질이 충전(充塡)될 수 있다. 이때, 상기 캐비티에 충전되는 전도성 물질은 상기 다른 하나의 전도층과 동일 물질 또는 도전성 페이스트일 수 있다.
여기서, 상기 2개의 전도층 중 어느 하나의 전도층에서 상기 캐비티 캐패시터가 형성된 위치에 대응되는 부분의 주변 영역에는 개곡선(開曲線) 형태의 식각 패턴이 형성될 수 있다. 이때, 상기 식각 패턴은 나선 타입(spiral type)일 수 있다.
여기서, 상기 캐비티 캐패시터는 직렬 연결되는 상기 식각 패턴에 따른 인덕턴스(inductance) 성분과 회로적으로 결합하여 목적 주파수 대역의 전자파 전달을 차폐할 수 있다.
여기서, 상기 캐비티 캐패시터는 상기 노이즈 전달 가능 경로 사이에 띠 구조로 배치될 수 있다.
여기서, 상기 띠 구조는 상기 노이즈 근원지 및 상기 노이즈 차폐 목적지 중 어느 하나 이상을 에워싸는 형태를 가질 수 있다. 이때, 상기 띠 구조는 폐루프 형태, 'ㄷ'자 형태 및 'ㄱ'자 형태 중 어느 하나일 수 있다.
여기서, 상기 띠 구조는 상기 노이즈 근원지와 상기 노이즈 차폐 목적지의 사이 공간을 가로지르는 일렬 이상의 직선 형태를 가질 수 있다.
여기서, 상기 띠 구조는 복수개의 캐비티 캐패시터에 의한 점띠 구조, 하나의 캐비티 캐패시터에 의한 줄띠 구조 및 상기 점띠 구조와 상기 줄띠 구조의 병존 구조 중 어느 하나를 가질 수 있다.
본 발명에 따른 캐비티 캐패시터가 내장된 인쇄회로기판에 의하면 캐비티 캐패시터를 전자기 밴드갭 구조물로서 이용함으로써, 아날로그 회로와 디지털 회로 등을 포함하여 다양한 전자부품, 소자가 탑재되는 인쇄회로기판에 있어서 혼합 신호(mixed signal) 문제를 해결할 수 있는 효과가 있다.
또한, 본 발명은 간단한 구조를 갖는 캐비티 캐패시터를 전자기 밴드갭 구조물로서 이용함으로써, 목표하는 특정 주파수 대역의 노이즈를 간단히 차폐할 수 있는 효과가 있다.
또한, 본 발명은 고용량, 고효율의 내장 캐패시터를 가지면서도 인쇄회로기판을 소형화, 박형화, 경량화할 수 있고, 제조 공정의 간소화, 제조 시간 및 비용의 절감이 가능한 효과가 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르 게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명에 따라 인쇄회로기판에 내장된 캐비티 캐패시터가 전자기 밴드갭 구조물로서 기능하게 되는 원리를 설명하기에 앞서, 도 6 내지 도 8b를 참조하여 본 발명에 따른 캐비티 캐패시터가 내장된 인쇄회로기판의 일반 형태 및 그 제작 방법에 대하여 먼저 설명하기로 한다.
도 6은 본 발명의 제1 실시예에 따른 캐비티 캐패시터가 내장된 인쇄회로기판을 나타낸 측면도이다.
도 6을 참조하면, 본 발명의 제1 실시예에 따른 인쇄회로기판은 제1 전도 층(310), 제2 전도층(320), 제1 전도층(310)과 제2 전도층(320) 사이에 개재된 제1 유전층(330), 제1 전도층(310)과 제2 전도층(320) 사이에 내장된 캐비티 캐패시터(300)를 포함한다. 여기서, 캐비티 캐패시터(300)는 제1 전극(310a), 제2 전극(320a) 및 제1 전극(310a)과 제2 전극(320a) 사이에 개재된 제2 유전층(335)으로 구성된다.
이때, 도 6에는 제1 전도층(310) 및 제2 전도층(320)을 기준으로 그 양면에 각각 또다른 유전층(즉, 제3 유전층(340) 및 제4 유전층(345))과 전도층(즉, 제3 전도층(350) 및 제4 전도층(355))이 위치하는 양면 다층의 인쇄회로기판이 도시되고 있지만, 이는 일 예시에 불과하며 본 발명의 권리범위가 이에 한정되는 것이 아님은 자명하다. 즉, 각각 전원층(power layer)과 접지층(ground layer)으로서 이용될 2개의 전도층을 포함하고 있어 그 2개의 전도층 사이에 본 발명에 따른 캐비티 캐패시터가 내장될 수 있는 구조를 갖는 인쇄회로기판이라면 아무런 제한없이 본 발명이 적용될 수 있는 것이다. 따라서, 이하에서는 캐비티 캐패시터(300)가 내장된 위치를 기준하여 그 주변에 위치한 제1 전도층(310), 제2 전도층(320), 제1 유전층(330)과 캐비티 캐패시터(300)를 구성하는 제1 전극(310a), 제2 전극(320a) 및 제2 유전층(335) 간의 관계를 중심으로 설명하기로 한다.
본 발명의 캐비티 캐패시터(300)는 인쇄회로기판의 제1 전도층(310)과 제2 전도층(320)을 각각 전극(electrode)으로서 활용한다. 도 6의 경우를 예를 들면, 제1 전도층(310) 중 제2 유전층(335)과 면접하는 면적에 대응되는 부분(도 6의 식별번호 310a 참조)만큼이 캐비티 캐패시터(300)의 제1 전극으로서 활용되고 있다. 또한, 제2 전도층(320) 중 제2 유전층(335)과 면접하는 면적에 대응되는 부분(도 6의 식별번호 320a 참조)만큼이 캐비티 캐패시터(300)의 제2 전극으로서 활용되고 있다. 여기서, 인쇄회로기판의 제1 전도층(310)과 제2 전도층(320)은 어느 하나가 전원층(power layer)으로, 다른 하나가 접지층(ground layer)으로 이용될 것이므로, 제1 전극(310a)과 제2 전극(320a) 간에도 서로 다른 값을 갖는 전압이 인가됨으로써 그 사이에 개재되는 제2 유전층(335)과 함께 전체적으로는 하나의 캐패시터(capacitor)로서 기능하게 될 것이다. 이와 같이 본 발명에 따라 인쇄회로기판에 내장되는 캐비티 캐패시터(300)는 인쇄회로기판에서 전원층 및 접지층으로서 이용되는 2개의 전도층을 그대로 각각의 전극으로서 활용하는 것이므로, 전극 형성을 위한 별도의 적층 공정, 전원층 또는 접지층과의 비아(via) 등을 이용한 별도의 연결 공정 등을 추가할 필요가 없다. 따라서, 본 발명은 공정 상의 측면에서 매우 간편한 제작 방식을 가지고 있다고 할 수 있다. 그 뿐만 아니라 구조적으로도 매우 단순한 형태를 취하고 있어, 내장형 캐패시터를 갖는 다른 인쇄회로기판에 비하여 인쇄회로기판의 복잡도를 크게 줄일 수 있고, 기판의 소형화, 박형화를 구현하는데 큰 이점이 있다.
캐비티 캐패시터(300)를 구성하는 제2 유전층(335)은 그 주변에 적층되어 있는 제1 유전층(330)보다 낮은 단차(段差)를 갖도록 형성될 수 있다. 이와 같이 제2 유전층(335)의 적층 두께를 주변의 유전층보다 낮게 설계하게 되면, 이에 반비례하여 캐비티 캐패시터(300)의 정전용량(electric capacitor)이 높아지는 효과를 기대할 수 있다. 이와 더불어, 제2 유전층(335)을 주변의 제1 유전층(330)보다 높은 유 전율을 갖는 유전물질로 형성시키게 되면, 보다 고용량, 고효율의 캐비티 캐패시터(300)를 제작할 수 있을 것이다. 물론, 제2 유전층(330)이 형성되는 면적을 보다 넓임으로써 정전용량을 높일 수 있음도 자명하다.
이하, 도 7a 내지 도 7d를 참조하여 본 발명의 일 실시예에 따른 캐비티 캐패시터의 제작 방법을 설명하기로 한다.
도 7a 내지 도 7d는 도 6에 도시된 인쇄회로기판을 기준할 때의 캐비티 캐패시터를 제작하는 방법을 나타낸 도면이다. 여기서, 도 7a 내지 도 7d는 도면 도시의 편의상 도 6에서 제1 전도층(310)과 제2 전도층(320) 사이에 개재된 구성들만을 도시한 것이다.
도 7a를 참조하면, 제1 전도층(310)과 제2 전도층(320) 및 그 사이에 개재된 제1 유전층(330)을 포함하는 기판이 준비되고 있다. 이는 예를 들어 유전 물질 또는 절연 물질을 사이에 두고 그 양면에 동박이 적층되어 있는 형태로 제작된 동박적층판(CCL : copper clad laminates)일 수 있다.
도 7b를 참조하면, 제1 전도층(310)과 제2 전도층(320) 사이의 특정 위치에 캐비티(360)가 형성될 수 있도록, 제1 전도층(310)을 제외하여 제2 전도층(320) 및 제1 유전층(330)을 제거한다.
예를 들어, 레이저 드릴(laser drill) 공정을 이용함으로써 제1 전도층(310)과 제2 전도층(320) 사이의 특정 위치에 캐비티(360)를 형성시킬 수 있다. 이때, 본 공정을 통하여 형성되는 캐비티(360)의 크기, 면적, 형상 등은 추후 최종적으로 제작되는 캐비티 캐패시터의 특성(특히, 정전용량 등)을 결정하는 1차 인자(因子)로서 작용하므로, 설계 사양, 조건 및 인쇄회로기판의 적용기술분야 등을 고려하여 최적의 특성을 갖도록 설계되어야 할 것이다.
일 예로서 인쇄회로기판의 상부에서 바라봤을 때의 캐비티(360)의 형상은 원형, 타원형, 사각형, 줄띠형, 삼각형 등의 형상을 가질 수 있다(후술할 도 11a 내지 도 11f 참조). 물론 이외에도 캐비티(360)는 다양한 형상, 크기, 면적을 가질 수 있음은 자명하다.
또한, 도 7b에서 제1 전도층(210)을 제거하지 않는 이유는 제1 전도층(310) 중 캐비티(360)의 형성 면적에 대응되는 부분 만큼을 추후 캐비티 캐패시터에서의 일 전극으로서 활용하기 위함이다. 따라서, 도 7b에서는 제1 전도층(310)을 그대로 캐비티 캐패시터의 일 전극으로서 이용하고 있지만, 제1 전도층(310)을 캐비티 캐패시터의 전극으로서 활용할 수 있는 한도 내에서 다양한 변형이 가능할 것임은 자명하다.
도 7c를 참조하면, 앞선 공정을 통해 형성된 캐비티(360)의 내부에 유전물질을 적층한다. 이때, 유전물질의 적층 두께는 제1 유전층(330)보다 작게 설정됨으로써, 제1 유전층(330)에 비하여 낮은 단차(段差)를 갖는 제2 유전층(335)이 캐비티(360) 내에 형성될 수 있다. 또한 이때, 캐비티 내에 적층되는 유전물질로서 제1 유전층(330)보다 높은 유전율을 갖는 물질이 이용될 수 있음은 앞서 설명한 바이다.
따라서, 본 공정을 통하여 캐비티(360) 내부에 적층되는 제2 유전층(335)의 두께, 면적, 유전물질 등을 적절히 조절하게 되면, 설계자가 의도하는 전기적 특성을 갖는 캐비티 캐패시터를 제작할 수 있다.
물론 이때, 제2 유전층(335)으로는 반드시 제1 유전층(330)과 다른 유전물질을 이용하여야 할 필요는 없으므로, 만일 제2 유전층(335)을 제1 유전층(330)과 동일한 유전물질로 형성하는 경우에는 앞선 도 7b에서의 식각 공정시 제1 유전층(330)을 완전히 제거하지 않고 일부 남겨두어도 무방하다. 이와 같은 경우에는 본 공정(도 7c)과 같은 단계를 별도로 진행하지 않아도 됨은 물론이다.
도 7d를 참조하면, 제2 유전층(335)의 상부 및 캐비티(360)의 측면부(경사면)에 전도성 물질을 적층한다(도 7d의 식별번호 320-2 참조). 이러한 전도성 물질의 적층 공정을 통하여 제2 유전층(335)의 상부에는 다른 하나의 전극이 형성되고, 이와 같이 형성된 전극은 제2 전도층(320)과 전기적으로 연결될 수 있게 된다.
도 7d의 경우에는 제2 전도층(320)과 전기적으로 연결하기 위한 방법으로서, 제2 유전층(335)의 상부 및 캐비티(360)의 측면부에 전도성 물질을 얇게 적층시키는 방법을 이용하고 있지만, 이외에도 다양한 방법이 이용될 수 있음은 물론이다.
예를 들어, 캐비티(360) 중 제2 유전층(335)이 적층된 부분을 제외한 공간을 전부 전도성 물질을 이용하여 충전(充塡)시키는 방법이 이용될 수 있으며, 이는 본 발명의 다른 실시예로서 도 8a 및 도 8b를 통해 도시되고 있다.
도 8a의 경우, 캐비티(360) 중 제2 유전층(335)이 적층된 부분을 제외한 공간이 제2 전도층(320)을 구성하는 물질과 동일한 물질에 의해 꽉 채워진 형태를 보여주고 있으며, 도 8b의 경우, 제2 전도층(320)을 구성하는 물질과 다른 전도성 물 질(예를 들어, 도전성 페이스트 등)을 이용하여 그 공간을 채운 형태를 보여주고 있다.
본 발명은 상술한 바와 같이 캐비티(360) 형성을 위한 1회의 식각 공정과 제2 유전층(335) 및 전극 형성을 위한 2회의 적층 공정만으로 인쇄회로기판에 내장된 캐비티 캐패시터를 제작할 수 있어, 그 제조 공정이 매우 간단함은 물론 제조 시간, 비용이 크게 절감될 수 있는 이점이 있다.
이상에서는 도 6 내지 도 8b에 도시된 형태의 캐비티 캐패시터가 내장된 인쇄회로기판을 중심으로 설명하였다. 앞서 설명한 도 6 내지 도 8b에서 캐비티 캐패시터(300)는 인쇄회로기판의 제1 전도층(310)에 인접하여 형성됨으로써, 측면도를 기준으로 할때 캐비티 캐패시터(300)의 제2 전극(320a)이 제2 전도층(320)과'U'자 모양으로 전기적 연결되는 형태를 가지고 있지만, 이외에도 본 발명의 캐비티 캐패시터는 다양한 형태를 가지면서 인쇄회로기판 내에 내장될 수 있음을 당업자는 본 명세서를 통한 설명을 통하여 쉽게 이해할 수 있을 것이다.
즉, 캐비티 캐패시터(300)가 인쇄회로기판의 제1 전도층(310)과 제2 전도층(320) 사이에 위치하고, 그 제2 유전층(335)이 주변의 제1 유전층(330)보다 낮은 단차를 가져 전기적으로 캐패시터(capacitor)의 기능을 수행할 수 있다면, 그 형태, 적층 구조에는 특별한 제한이 없을 것이다.
예를 들어, 본 발명은 캐비티 캐패시터가 제2 전도층(320)에 인접 형성됨으로써 제1 전극(310a)이 제1 전도층(310)과 'n'자 모양으로 전기적 연결되는 형태 (즉, 도 1 내지 도 3b와 반대되는 형태), 캐비티 캐패시터가 제1 전도층(310)과 제2 전도층(320)의 정중앙 공간에 형성되는 형태 등을 포함한 다양한 형태, 적층 구조를 가질 수 있다. 이와 같이 캐비티 캐패시터가 인쇄회로기판에 내장되는 형태, 구조가 달라지는 경우에는 그 제작 방법 또한 이에 상응하여 앞서 설명한 도 7a 내지 도 7d에서와 상이해질 수 있음은 자명하다.
이하, 도 9a 내지 도 12를 참조하여 본 발명에 따라 인쇄회로기판에 내장된 캐비티 캐패시터를 전자기 밴드갭 구조물(EBG structure)로서 활용할 수 있게 하는 원리에 중점을 두어 구체적으로 설명하기로 한다.
도 9a는 본 발명의 제4 실시예에 따른 캐비티 캐패시터가 내장된 인쇄회로기판을 나타낸 측면도이고, 도 9b는 도 9a에 도시된 인쇄회로기판을 상부에서 바라봤을 때의 식각 패턴의 형태를 나타낸 도면이며, 도 9c는 도 9a에 도시된 캐비티 캐패시터의 등가회로도이다.
도 9a 및 도 9b를 참조하면, 본 발명의 제4 실시예에 따른 캐비티 캐패시터가 내장된 인쇄회로기판의 경우, 제2 전도층(320) 중 캐비티 캐패시터가 형성되어 있는 위치에 대응되는 부분의 주변 영역이 특정 패턴을 갖도록 부분적으로 식각되고 있음을 확인할 수 있다.
여기서, 제2 전도층(320)에 형성되는 식각 패턴(370)은 도 9b에 도시된 바와 같이 나선 타입(spiral type)으로 형성될 수 있다. 이와 같이 식각 패턴(370)을 나 선 타입으로 형성하는 경우의 이점은 다음과 같다. 나선 타입은 좁은 영역에서도 그 패턴의 길이를 최대한 길게 제작하는 것이 가능한 패턴 형태이다. 이때, 제2 전도층(320)에 형성되는 식각 패턴(370)은 인쇄회로기판에서 회로적으로는 인덕턴스 성분으로서 기능하게 된다. 따라서, 제2 전도층(320)에 형성되는 식각 패턴(370)으로서 나선 타입을 채용하는 경우, 좁은 영역, 좁은 면적에서도 최대한 큰 값을 갖는 인덕턴스(inductance)를 구현할 수 있는 이점이 있다. 뿐만 아니라, 나선 타입은 그 길이 방향에 따라 형성되는 자체 인덕턴스(self inductance)는 물론, 나선의 교차(도 9a 및 도 9b의 식별번호 370-1과 370-3간 또는 식별번호 370-2와 370-4 간)에 의해 형성되는 상호 인던턴스(mutual inductance)도 존재하므로, 보다 큰 인덕턴스 값의 구현이 용이한 이점도 있다.
따라서, 본 발명의 제4 실시예에 따라 캐비티 캐패시터가 내장된 인쇄회로기판에 의하면, 도 9c를 통해 도시된 바와 같이 제2 전도층(320)에 형성된 나선 타입의 식각 패턴(370)에 의한 인덕턴스 성분과 캐비티 캐패시터에 의한 캐패시터 성분이 제1 전도층(310)과 제2 전도층(320) 사이에서 회로적으로 직렬 연결되는 방식으로 결합하고 있는 구조를 취하고 있다고 할 수 있다. 이러한 이유에 의해 본 발명의 제4 실시예에 따른 캐비티 캐패시터가 내장된 인쇄회로기판은 특정 주파수 대역의 전자파(EM wave)의 전달을 차폐하는 기능을 수행할 수 있다. 즉, 본 발명은 캐비티 캐패시터와 식각 패턴(370)에 의한 LC 직렬 연결 구조를 이용함으로써, 대역 저지 필터(band reject filter)로서의 기능을 수행할 수 있게 된다. 보다 정확하게는 캐비티 캐패시터와 식각 패턴(370)에 의한 LC 직렬 연결이라는 인쇄회로기판 내 의 '구조적 특징'을 통하여 대역 저지 필터로서의 기능을 수행하는 것이므로, 본 발명에서 캐비티 캐패시터는 전자기 밴드갭 구조물(EBG structure)로서 이용되고 있는 것이다.
여기서, 본 발명은 식각 패턴(370)의 모양, 길이, 폭, 면적 등을 세밀히 설계, 제어함으로써, 원하는 인덕턴스 값을 갖는 식각 패턴(370)을 제작할 수 있다. 아울러, 본 발명은 앞서 설명한 바와 같이 최초 형성되는 캐비티(360)의 모양, 크기, 면적, 두께와 제2 유전층(335)을 구성하는 유전물질의 종류, 유전율 등을 세밀히 설계, 제어함으로써, 원하는 캐패시턴스 값을 갖는 캐비티 캐패시터를 제작할 수 있다. 이와 같이 정밀히 제어, 설계된 인덕턴스 및 캐패시턴스 값을 이용하면, 차폐하고자 하는 목적 주파수 대역의 전자파를 차폐할 수 있어 인쇄회로기판에서의 혼합 신호(mixed signal)의 문제, 노이즈(noise) 문제를 해결할 수 있다.
도 9a 내지 도 9c에서는 나선 타입의 식각 패턴(370)을 예시하고 있지만, 식각 패턴(370)은 이외에도 다양한 형태(예를 들어, 트레이스 타입(trace type), 막대 타입(bar type) 등)로 설계, 제작될 수 있음은 물론이다. 다만, 식각 패턴(370)은 개곡선(開曲線) 형태를 가질 필요가 있다. 왜냐하면 식각 패턴(370)이 닫혀있는 형태 즉, 폐곡선(閉曲線) 형태를 갖는 경우에는 캐비티 캐패시터의 제2 전극(도 6의 320a 참조)과 제2 전도층(320) 간의 전기적 연결이 끊어져 캐패시터로서의 기능을 수행하지 못하게 되기 때문이다. 따라서, 캐비티 캐패시터와 제2 전도층(320) 간의 전기적 연결이 확보될 수 있는 개곡선 형태를 갖는 식각 패턴(370)이라면 아무런 제한 없이 본 발명에 적용될 수 있을 것이다.
캐비티 캐패시터와 식각 패턴(370)에 따른 LC 직렬 연결 구조를 갖는 또다른 실시예가 도 10a 내지 도 10c를 통해 도시되고 있다. 도 10a 내지 도 10c를 참조하면, 본 발명의 제5 실시예에 따른 캐비티 캐패시터가 내장된 인쇄회로기판의 경우, 제1 전도층(310) 중 캐비티 캐패시터가 형성되어 있는 부분의 주변 영역에 나선 타입의 식각 패턴(370)이 형성되어 있는 형태가 도시되고 있다. 이 경우에도 도 9a 내지 도 9c에서와 동일한 원리에 따라 캐비티 캐패시터가 전자기 밴드갭 구조물로서 활용되게 될 것이며, 이는 별도의 부연 설명을 하지 않더라도 앞선 설명을 통해 자명히 이해될 수 있는 부분이므로 그 상세한 설명은 생략한다.
도 9a 내지 도 10c에서는 캐비티 캐패시터와 식각 패턴(370)의 결합을 통하여 LC 직렬 연결 구조가 회로적으로 성립되는 경우를 설명하고 있지만, 앞서 먼저 설명한 도 6 내지 도 8b에 도시된 캐비티 캐패시터가 내장된 인쇄회로기판의 경우에도 이와 유사하게 전자기 밴드갭 구조물로서 기능할 수 있음은 물론이다. 왜냐하면, 도 6 내지 도 8b의 경우에도 예를 들어 도 6 및 도 7d에서 캐비티(360) 측면부에 적층되는 전도성 물질 또는 도 8a 및 도 8b에서 캐비티(360)에 충전되는 전도성 물질에 의하여 인턱턴스 성분이 구현될 수 있기 때문이다. 다만, 도 6 내지 도 8b의 경우, 식각 패턴(370)을 형성시키는 경우에 비하여 설계적인 측면에서 제한 사항이 많아 다양한 변형(즉, 식각 패턴(370)을 형성하는 경우와 같이 그 모양, 폭, 두께, 면적 등의 변형)이 어렵다는 단점이 있을 수 있다.
도 11a 내지 도 11f는 본 발명에 따른 캐비티 캐패시터가 띠 구조로 배치되 어 있는 인쇄회로기판의 다양한 예시도이다. 이는 인쇄회로기판의 상부에서 바라봤을 때를 기준으로 도시한 것으로서, 이러한 이유로 도 11a 내지 도 11f에는 캐비티 캐패시터의 캐비티(360) 형상만을 도시하였다.
도 11a 내지 도 11f에서 A 영역(410)과 B 영역(420)은 서로 다른 주파수 대역을 사용하고 있어 상호간의 간섭(interference)을 방지, 차폐할 필요가 있는 두 영역을 나타낸다. 이하에서는 핸드폰 메인 기판(400)의 경우를 가정하여 A 영역(410)에는 RF 회로가 탑재되고, B 영역(420)에는 디지털 회로가 탑재되는 것으로 한다. 즉, A 영역(410) 및 B 영역(420)은 상호간의 관계에서 어느 하나가 노이즈 근원지로서 기능하는 경우 다른 하나는 노이즈 차폐 목적지로서 결정될 것이다.
도 11a 내지 도 11f를 전체적으로 살펴보면, 본 발명의 캐비티 캐패시터는 인쇄회로기판에 위치하는 노이즈 근원지와 노이즈 차폐 목적지 간의 노이즈 전달 가능 경로 사이에 1개 이상 배치되고 있음을 확인할 수 있다. 즉, 본 발명은 노이즈 근원지에 위치하는 전자 소자로부터 발생하여 노이즈 차폐 목적지에 위치하는 다른 전자 소자의 동작에 영향을 줄 수 있는 특정 주파수 대역의 혼합 신호 또는 노이즈를 차폐하기 위한 방법으로서, 1개 이상의 캐비티 캐패시터를 해당 노이즈의 전달 가능 경로 상에 배치, 내장시키는 방법을 이용하고 있는 것이다.
보다 구체적으로 살펴보면, 도 11a의 경우 복수개의 캐비티 캐패시터에 의한 점띠 구조로 A 영역(410)과 B 영역(420) 모두를 사방으로 에워싸는 형태(즉, 폐루프 형태)로 배치시키고 있고, 도 11b의 경우 하나의 캐비티 캐패시터에 의한 줄띠 구조로 A 영역(410)과 B 영역(420)을 각각 사방으로 에워싸는 형태로 배치시키고 있다. 물론 도 11a 및 도 11b와 달리, 노이즈 근원지 및 노이즈 차폐 목적지 중 어느 하나의 영역만을 에워싸는 형태도 가능할 것이다.
도 11c의 경우 복수개의 캐비티 캐패시터에 의한 점띠 구조로 A 영역(410)과 B 영역(420)을 에워싸는 형태를 취하되, 도 11a 및 도 11b에서와 같이 사방으로 에워싸는 것이 아니라 'ㄷ'자 형태 또는 'ㄱ'자 형태를 갖도록 배치시키고 있다. 이와 같이 기판의 모양을 활용하여 어느 일 방향이 뚫려 있는 형태로 에워싸는 것도 가능하며, 따라서 기판의 모양, 차폐 영역의 위치에 따라 띠구조는'ㄷ'자, 'ㄱ'자 형태가 회전 이동된 형태를 가질 수도 있음은 자명하다.
도 11d의 경우에도 캐비티 캐패시터가 도 11a 내지 도 11c의 경우와 유사한 형태로 배치되고 있으며, 다만 캐비티(360)의 형상 및 길이(면적) 등이 상이할 뿐이다. 본 발명에서 캐비티 캐패시터의 배치 방법은 도 11d를 통해 추론할 수 있는 바와 같이 매우 다양한 형태를 취할 수 있다. 즉, 캐비티 캐패시터의 크기, 형상, 면적, 길이 등이 반드시 동일할 필요는 없으며, 배치되는 복수개의 캐비티 캐패시터의 각각의 크기, 형상, 면적, 길이 등의 요소 중 어느 하나 이상이 각각 다르거나 또는 부분적으로 다르게 제작될 수 있는 것이다. 이는 차폐하고자 하는 목적 주파수 대역과 밀접하게 관련되는 문제이므로, 차폐 목적 주파수 대역에 따라 또는 설계 사양에 따라 최적으로 선택될 수 있다. 예를 들어, 차폐하고자 하는 노이즈의 주파수 대역을 보다 넓게 설정할 필요가 있는 경우에는 이에 맞추어 다양한 크기, 형상, 면적, 길이를 갖는 복수개의 캐비티 캐패시터를 이용하여 교대로 또는 반복하여 배치시키는 것이 바람직할 수 있다. 이와 반대로 차폐하고자 하는 주파수 대 역을 좁게 설정하되, 보다 정확히 차폐할 필요가 있는 경우에는 이에 맞추어 동일한 크기, 형상 등을 갖는 캐비티 캐패시터를 촘촘히 또는 수열로 반복 배치시키는 것일 바람직할 수도 있기 때문이다.
도 11e 및 도 11f의 경우에는 앞선 예의 경우와 달리 차폐 영역을 에워싸는 형태를 취하는 것이 아니라 A 영역(410)과 B 영역(420)의 사이 공간을 가로지르는 일열 이상의 직선 형태의 점띠 또는 줄띠로 배치시키고 있다.
상술한 도 11a 내지 도 11f 이외에도 캐비티 캐패시터를 노이즈 근원지와 노이즈 차폐 목적지 사이의 노이즈 전달 가능 경로 사이에 배치시키는 다른 다양한 방법 등이 무수히 많이 존재할 수 있음을 당업자는 쉽게 이해할 수 있을 것이다.
도 12a는 본 발명에 따라 인쇄회로기판에 내장된 캐비티 캐패시터에 의한 전자기 밴드갭 구조물로서의 이용 가능성을 확인하기 위한 3차원 예시 모델을 나타낸 도면이고, 도 12b는 도 12a에 도시된 3차원 예시 모델을 적용하였을 때의 컴퓨터 시뮬레이션 결과를 나타낸 도면이다.
도 12a의 3차원 예시 모델은 인쇄회로기판(400)에 임의로 노이즈 포인트(501)와 측정 포인트(502)를 두고, 그 사이에 캐비티(360)가 도시되어 있는 위치에 형성되는 캐비티 캐패시터와 막대 타입의 식각 패턴(370)에 따른 일렬 띠 구조를 배치시키고 있다. 이에 따라 노이즈 포인트(501)에 인가한 노이즈가 측정 포인트(502)에 얼마나 도달하는지를 확인한 컴퓨터 시뮬레이션 결과가 도 12b의 그래프를 통해 도시되고 있다.
도 12b를 참조하면, 도 12a의 3차원 예시 모델에 의하면 차폐율 -40 dB를 기준하였을 때 그 밴드갭 주파수(bandgap frequency)가 약 0.5 ~ 2 GHz 대역을 갖는 것을 확인할 수 있다. 이러한 시뮬레이션 결과를 통하여 본 발명에 따라 인쇄회로기판에 내장된 캐비티 캐패시터는 그 구조적 특징에 의하여 대역 저지 필터로서의 기능을 수행할 수 있다는 것을 재차 확인할 수 있다.
도 12b의 시뮬레이션 결과에는 그 밴드갭 주파수가 약 0.5 ~ 2 GHz 대역을 갖는 것으로 나타나고 있지만, 캐비티 캐패시터의 배치 구조, 최초 형성되는 캐비티의 형상, 크기, 면적, 두께, 제2 유전층(335)을 구성하는 유전물질의 종류, 유전율, 식각 패턴(370)의 형상, 폭, 길이, 면적 등에 따라 각각의 캐패시턴스 값 및 인덕턴스 값은 조율될 수 있는 것이므로, 그 밴드갭 주파수는 설계 사양에 따라 달라질 수 있음은 물론이다. 따라서, 본 발명에 의하면 인쇄회로기판에 내장된 캐비티 캐패시터를 전자기 밴드갭 구조물로서 활용하여 목적하는 주파수 대역의 전자파를 차폐할 수 있다. 또한, 본 발명은 제1 전도층(310)과 제2 전도층(320) 사이에 형성시킨 캐비티 캐패시터를 전자기 밴드갭 구조물로서 이용하기 때문에, 종래 기술(금속판과 비아에 의한 버섯형 구조물)에 비하여 제작 공정의 측면에서는 물론 그 구조적인 측면에서도 간단하여 그 디자인적 제한, 배치상의 어려움이 없고, 신호 무결성의 측면에서도 보다 우수한 특성을 갖는 효과가 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.
도 1은 아날로그 회로와 디지털 회로를 포함하는 인쇄회로기판의 단면도.
도 2는 종래 기술에 따른 아날로그 회로와 디지털 회로 사이의 혼합 신호 문제를 해결하는 전자기 밴드갭 구조물의 단면도.
도 3은 도 2에 도시된 전자기 밴드갭 구조물의 금속판 배열 구조를 나타낸 평면도.
도 4는 도 2에 도시된 전자기 밴드갭 구조물의 사시도.
도 5는 도 2에 도시된 전자기 밴드갭 구조물의 등가회로도.
도 6은 본 발명의 제1 실시예에 따른 캐비티 캐패시터가 내장된 인쇄회로기판을 나타낸 측면도.
도 7a 내지 도 7b는 도 6에 도시된 인쇄회로기판을 기준할 때의 캐비티 캐패시터를 제작하는 방법을 나타낸 도면.
도 8a는 본 발명의 제2 실시예에 따른 캐비티 캐패시터가 내장된 인쇄회로기판을 나타낸 측면도.
도 8b는 본 발명의 제3 실시예에 따른 캐비티 캐패시터가 내장된 인쇄회로기판을 나타낸 측면도.
도 9a는 본 발명의 제4 실시예에 따른 캐비티 캐패시터가 내장된 인쇄회로기판을 나타낸 측면도.
도 9b는 도 9a에 도시된 인쇄회로기판을 상부에서 바라봤을 때의 식각 패턴의 형태를 나타낸 도면.
도 9c는 도 9a에 도시된 캐비티 캐패시터의 등가회로도.
도 10a는 본 발명의 제5 실시예에 따른 캐비티 캐패시터가 내장된 인쇄회로기판을 나타낸 측면도.
도 10b는 도 10a에 도시된 인쇄회로기판을 하부에서 바라봤을 때의 식각 패턴의 형태를 나타낸 도면.
도 10c는 도 10a에 도시된 캐비티 캐패시터의 등가회로도.
도 11a 내지 도 11f는 본 발명에 따른 캐비티 캐패시터가 띠 구조로 배치되어 있는 인쇄회로기판의 다양한 예시도.
도 12a는 본 발명에 따라 인쇄회로기판에 내장된 캐비티 캐패시터에 의한 전자기 밴드갭 구조물로서의 이용 가능성을 확인하기 위한 3차원 예시 모델을 나타낸 도면.
도 12b는 도 12a에 도시된 3차원 예시 모델을 적용하였을 때의 컴퓨터 시뮬레이션 결과를 나타낸 도면.
<도면의 주요부분에 대한 부호의 설명>
310 : 제1 전도층 320 : 제2 전도층
330 : 제1 유전층 300 : 캐비티 캐패시터
310a : 제1 전극 320a : 제2 전극
335 : 제2 유전층 360 : 캐비티(cavity)
370 : 식각 패턴

Claims (15)

  1. 각각 전원층 및 접지층으로 이용될 2개의 전도층과, 상기 2개의 전도층 사이에 개재되는 제1 유전층을 포함하는 인쇄회로기판에 있어서,
    상기 2개의 전도층을 각각 제1 전극 및 제2 전극으로 이용하고, 상기 제1 전극과 상기 제2 전극 사이에 개재되는 제2 유전층이 상기 제1 유전층보다 낮은 단차(段差)를 갖도록 형성된 캐비티 캐패시터가 상기 인쇄회로기판에 위치하는 노이즈 근원지와 노이즈 차폐 목적지 간의 노이즈 전달 가능 경로 사이에 복수개 배치되는 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판.
  2. 제1항에 있어서,
    상기 인쇄회로기판에는 디지털 회로 및 아날로그 회로가 탑재되되,
    상기 노이즈 근원지 및 상기 노이즈 차폐 목적지는 상기 인쇄회로기판에서 상기 디지털 회로와 상기 아날로그 회로가 탑재될 각각의 위치 중 어느 하나 및 다른 하나에 대응되는 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 유전층은 상기 제1 유전층보다 높은 유전율을 갖는 유전물질로 형성되는 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판.
  4. 제1항 또는 제2항에 있어서,
    상기 캐피티 캐패시터는 상기 2개의 전도층 중 어느 하나의 전도층을 그대로 어느 하나의 전극으로 이용하는 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판.
  5. 제1항 또는 제2항에 있어서,
    상기 캐비티 캐패시터는 상기 인쇄회로기판의 상부에서 바라봤을 때 원형, 타원형 및 다각형 중 어느 하나의 형상을 갖는 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판.
  6. 제1항 또는 제2항에 있어서,
    상기 캐비티 캐패시터는 상기 2개의 전도층 중 어느 하나의 전도층과 인접하여 형성되되, 다른 하나의 전도층과 상기 캐비티 캐패시터 사이의 공간에 형성되는 캐비티(cavity)에는 전도성 물질이 충전(充塡)되는 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판.
  7. 제6항에 있어서,
    상기 캐비티에 충전되는 전도성 물질은 상기 다른 하나의 전도층과 동일 물질 또는 도전성 페이스트인 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판.
  8. 제1항 또는 제2항에 있어서,
    상기 2개의 전도층 중 어느 하나의 전도층에서 상기 캐비티 캐패시터가 형성된 위치에 대응되는 부분의 주변 영역에는 개곡선(開曲線) 형태의 식각 패턴이 형성되는 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판.
  9. 제8항에 있어서,
    상기 식각 패턴은 나선 타입(spiral type)인 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판.
  10. 제8항에 있어서,
    상기 캐비티 캐패시터는 직렬 연결되는 상기 식각 패턴에 따른 인덕턴스(inductance) 성분과 회로적으로 결합하여 목적 주파수 대역의 전자파 전달을 차폐하는 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판.
  11. 제1항 또는 제2항에 있어서,
    상기 캐비티 캐패시터는 상기 노이즈 전달 가능 경로 사이에 띠 구조로 배치되는 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판.
  12. 제11항에 있어서,
    상기 띠 구조는 상기 노이즈 근원지 및 상기 노이즈 차폐 목적지 중 어느 하나 이상을 에워싸는 형태를 갖는 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판.
  13. 제12항에 있어서,
    상기 띠 구조는 폐루프 형태, 'ㄷ'자 형태 및 'ㄱ'자 형태 중 어느 하나인 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판.
  14. 제11항에 있어서,
    상기 띠 구조는 상기 노이즈 근원지와 상기 노이즈 차폐 목적지의 사이 공간을 가로지르는 일렬 이상의 직선 형태를 갖는 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판.
  15. 제11항에 있어서,
    상기 띠 구조는 복수개의 캐비티 캐패시터에 의한 점띠 구조, 하나의 캐비티 캐패시터에 의한 줄띠 구조 및 상기 점띠 구조와 상기 줄띠 구조의 병존 구조 중 어느 하나를 갖는 것을 특징으로 하는 캐비티 캐패시터가 내장된 인쇄회로기판.
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