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KR100876948B1 - 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 - Google Patents

멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 Download PDF

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KR100876948B1
KR100876948B1 KR1020070050223A KR20070050223A KR100876948B1 KR 100876948 B1 KR100876948 B1 KR 100876948B1 KR 1020070050223 A KR1020070050223 A KR 1020070050223A KR 20070050223 A KR20070050223 A KR 20070050223A KR 100876948 B1 KR100876948 B1 KR 100876948B1
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이지명
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Abstract

본 발명은 메모리 소자의 집적도를 증대 또는 극대화할 수 있는 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법을 개시한다. 그의 제조방법은, 기판 상에 제 1 방향으로 비트 라인을 형성하는 단계; 상기 비트 라인 상에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 층간 절연막 상에서 제 2 방향으로 하부 워드 라인 및 제 1 희생막을 형성하는 단계; 상기 하부 워드 라인 및 상기 제 1 희생막의 측벽에 스페이서를 형성하는 단계; 상기 비트 라인 상부에서 상기 스페이서에 의해 노출되는 상기 제 1 층간 절연막을 제거하여 상기 비트 라인이 선택적으로 노출되는 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 패드 전극을 형성하는 단계; 상기 패드 전극의 상부에서 상기 제 1 방향으로 캔틸레버 전극을 형성하는 단계; 상기 하부 워드 라인 상부의 상기 캔틸레버 전극 상에서 상기 제 2 방향으로 제 2 희생막, 트랩 사이트, 및 상부 워드 라인을 형성하는 단계; 및 상기 제 1 희생막 및 제 2 희생막을 제거하여 상기 캔틸레버 전극의 상하부에 소정 공극을 만드는 단계를 포함하여 이루어진다.
Figure R1020070050223
스페이서(spacer), 워드 라인, 캔틸레버(cantilever), 비트 라인(bit line), 트랩 사이트(trap site)

Description

멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법{Multi-bit electro-mechanical memory device and method manufacturing the same}
도 1은 종래 기술에 따른 메모리 소자를 개략적으로 나타낸 단면도.
도 2는 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자를 나타내는 사시도.
도 3은 도 2의 Ⅰ∼Ⅰ' 선상을 취하여 나타낸 단면도.
도 4는 도 3의 멀티 비트 전기 기계적 메모리 소자가 적층된 구조를 나타낸 단면도.
도 6a 내지 도 6b는 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 정보 기록 또는 정보 독출 동작을 설명하기 위해 나타낸 단면도들.
도 7은 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 비트 라인 및 하부 워드 라인을 통해 인가되는 전압과 캔틸레버 전극의 굴절 거리간의 관계를 나타낸 그래프.
도 8a 내지 도 18b는 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 제조방법을 설명하기 위해 나타낸 공정 단면도들.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 기판 20 : 비트 라인
30 : 하부 워드 라인 40 : 상부 워드 라인
50 : 캔틸레버 전극 60 : 제 1 희생막
70 : 제 2 희생막 80 : 트랩 사이트
100 : 트렌치
본 발명은 메모리 소자 및 그의 제조방법에 관한 것으로서, 상세하게는 트렌치(trench)를 중심으로 대칭적으로 형성된 복수개의 캔틸레버 전극의 스위칭 동작에 의해 소정의 정보(data)가 기록(program) 및 독출(read)되는 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법에 관한 것이다.
일반적으로, 정보를 저장하기 위해 사용되는 메모리 소자들은 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분될 수 있다. 메모리 소자에 있어서, 먼저 DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory)등으로 대표되는 휘발성 메모리 소자는 정보(data)의 입출력 동작은 빠르지만 전원 공급이 중단됨에 따라 저장된 정보를 소실하는 특성이 있는 반면에, EPROM(Erasable Programmable Read Only Memory)이나 EEPROM(Electrically Erasable Programmable Read Only Memory)등으로 대표되는 비휘발성 메모리 반도체소자는 정보(data)의 입 출력 동작은 느리지만 전원 공급이 중단되더라도 저장된 정보(data)가 그대로 유지되는 특성이 있다.
한편, 이와 같은 종래 기술에 따른 메모리 소자는 MOS(Metal Oxide Semiconductor)기술을 근간으로 하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 기본적으로 채용하여 이루어져 왔다. 예컨대, 실리콘 재질의 반도체 기판 상에서 적층되는 구조를 갖는 스택 게이트형 트랜지스터 메모리 소자와, 상기 반도체 기판의 내부로 매립되는 구조를 갖는 트렌치 게이트형 트렌지스터 메모리 소자가 개발되고 있다. 그러나, 상기 MOSFET은 단채널 효과를 방지토록 하기 위해 채널의 폭과 길이를 일정 이상 길이 이상으로 가져가야만 하고, 상기 채널 상단의 게이트 전극과 상기 반도체 기판사이에 형성되는 게이트 절연막의 두께가 극도로 얇아져야 하는 근본적인 문제점 때문에 나노급 초미세 구조의 메모리 소자 구현이 어려운 점이 있다.
이러한 이유로 MOSFET를 대체할 만한 구조를 갖는 메모리 소자의 연구가 활발히 이루어지고 있다. 최근 서스펜드 브릿지 메모리(Suspend Bridge Memory : SBM)에 응용되는 마이크로 전기 기계 시스템(Micro Electro-Mechanical System : MEMS) 기술 및 나노 전기 기계 시스템(Nano Electro-Mechanical System : NEMS) 기술이 대두되고 있다. 이중에서 마이크로 전기 기계 시스템 기술을 사용한 비휘발성 메모리 소자가 미국특허 제6,054,745호에 개시되어 있다.
이하, 도면을 참조하여 종래 기술에 따른 메모리 소자를 설명하면 다음과 같다.
도 1은 종래 기술에 따른 메모리 소자를 개략적으로 나타낸 단면도이다.
도 1에 도시된 바와 같이, 종래의 메모리 소자는 기판(222) 상의 소자분리막(Shallow Trench Isolation : STI, 224) 상부에 FET(Field Effect Transistor) 감지부(221)와, 끌림 전극부(223)와, 캔틸레버 전극지지부(225)가 각각 구분되도록 형성되어 있다. 또한, 상기 캔틸레버 전극지지부(225)에 일측이 지지되면서 전기적으로 연결되고 상기 끌림 전극부(223)와 상기 FET 감지부(221)로부터 소정의 높이로 이격되는 캔틸레버 전극(240)이 형성되어 있다. 여기서, 상기 캔틸레버 전극(240)은 상기 끌림 전극부(223)에서 유도되는 전기장에 의해 상기 끌림 전극(232)의 방향으로 굴곡되도록 형성되어 있다. 이후 상기 끌림 전극부(223)에서 유도되는 전기장이 제거되더라도 상기 FET 감지부(221)의 폴리 실리콘 게이트 전극(230)에 구속된 포획 전자로부터 유도되는 전기장에 의해 상기 캔틸레버 전극(240)이 굴곡된 상태를 유지시킬 수 있다. 예컨대, 상기 폴리 실리콘 게이트 전극(230)은 상기 FET 감지부(221)의 소스-드레인 영역(227)의 상부에 형성되는 유전체로 이루어지는 터널 산화막을 통해 터널링되는 전자를 포획하는 플래쉬 메모리 소자의 플로팅 전극에 대응된다. 또한, 상기 끌림 전극부(223) 및 상기 캔틸레버 전극 지지부(225)는 상기 폴리 실리콘 게이트 전극(230)과 동일한 폴리 실리콘 재질로 이루어진다. 마찬가지로, 상기 캔틸레버 전극(240)은 상기 캔틸레버 전극 지지부(225)에서 폴리 실리콘 재질로 이루어진다.
따라서, 종래의 메모리 소자는 소정의 높이로 부양되는 캔틸레버 전극(240)의 하부에서 상기 캔틸레버 전극(240)을 정전기력으로 굴곡시키는 끌림 전극(232) 과, 상기 캔틸레버 전극(240)을 굴곡된 상태로 유지시키도록 형성된 FET 감지부(221)를 구비하여 비휘발성 메모리 소자를 구현할 수 있다.
하지만, 종래 기술에 따른 메모리 소자 및 그의 제조방법은 다음과 같은 문제점이 있었다.
첫째, 종래의 메모리 소자 및 그의 제조방법은 끌림 전극부(223) 및 FET 감지부(221)가 하나의 평면으로 존재하고 상기 평면상에서 상기 끌림 전극(223) 및 상기 FET 감지부(221)의 상부에 형성되는 캔틸레버 전극(240)이 일정크기 이상의 크기를 가져야 하기 때문에 메모리 소자의 집적도가 떨어지는 단점이 있었다.
둘째, 종래의 메모리 소자 및 그의 제조방법은 끌림 전극부(223) 및 FET 감지부(221)의 상부에서 소정의 공극을 갖고 부양되는 캔틸레버 전극(240)을 일정 길이 및 선폭의 미세 구조로 형성하기 난이하기 때문에 생산수율이 떨어지는 단점이 있었다.
셋째, 종래의 메모리 소자 및 그의 제조방법은 캔틸레버 전극(240)과, 끌림 전극(232) 및 FET 감지부(221)로 이루어지는 하나의 단위 셀 당 1 비트의 데이터만을 기록 또는 독출토록 형성되어 있기 때문에 멀티 비트 데이터를 저장토록 형성되기가 난이하다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 끌림 전극 및 FET 감지부를 단일화하고, 스위칭 소자인 캔틸레버 전극의 길이를 최소화하여 메모리 소자의 집적도를 증대 또는 극대화할 수 있는 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은, 미세 구조의 캔틸레버 전극을 용이하게 형성토록 하여 생산수율을 증대 또는 극대화할 수 있는 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법을 제공하는 데 있다.
그리고, 본 발명의 또 다른 목적은, 하나의 단위 셀당 2비트 이상의 데이터를 입출력토록 할 수 있는 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 양태에 따른 메모리 소자는, 기판; 상기 기판 상에서 제 1 방향으로 형성된 비트 라인; 상기 비트 라인 상에 형성된 제 1 층간 절연막; 상기 제 1 층간 절연막 상에서 트렌치에 의해 서로 평행하게 분리되면서 상기 제 1 방향에 교차되는 제 2 방향으로 형성된 제 1 및 제 2 하부 워드 라인; 상기 트렌치에 대향되는 상기 제 1 및 제 2 하부 워드 라인 양측 측벽을 매립하는 스페이서; 상기 비트 라인 상부에서 상기 스페이서에 의해 노출되는 상기 제 1 층간 절연막이 제거된 콘택홀 내에 형성된 패드 전극; 상기 패드 전극을 중심으로 양측의 상기 제 1 및 제 2 하부 워드 라인 상부까지 제 1 및 제 2 하부 공극을 갖고 부양되면서 상기 트렌치에 의해 양측으로 분리되고, 상기 제 1 방향 및 상기 제 2 방향에 수직하는 제 3 방향으로 굴곡되도록 형성된 제 1 및 제 2 캔틸레버 전극; 상기 패드 전극 상부에 형성된 제 2 층간 절연막; 상기 제 1 및 제 2 캔틸레버 전극의 상부에서 제 1 및 제 2 상부 공극을 갖도록 상기 제 2 층간 절연막에 지지되는 제 1 및 제 2 트랩 사이트; 및 상기 제 1 및 제 2 트랩 사이트 상에 형성된 제 1 및 제 2 상부 워드 라인을 포함함을 특징으로 한다.
또한, 본 발명의 다른 양태는, 기판 상에 제 1 방향으로 비트 라인을 형성하는 단계; 상기 비트 라인 상에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 층간 절연막 상에서 상기 비트 라인과 교차되는 제 2 방향으로 하부 워드 라인 및 제 1 희생막을 형성하는 단계; 상기 하부 워드 라인 및 상기 제 1 희생막의 측벽에 스페이서를 형성하는 단계; 상기 비트 라인 상부에서 상기 스페이서에 의해 노출되는 상기 제 1 층간 절연막을 제거하여 상기 비트 라인이 선택적으로 노출되는 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 패드 전극을 형성하는 단계; 상기 패드 전극의 상부에서 상기 제 1 희생막의 상부까지 상기 제 1 방향으로 연결되는 캔틸레버 전극을 형성하는 단계; 상기 하부 워드 라인 상부의 상기 캔틸레버 전극 상에서 상기 제 2 방향으로 제 2 희생막, 트랩 사이트, 및 상부 워드 라인을 형성하는 단계; 및 상기 제 1 희생막 및 제 2 희생막을 제거하여 상기 캔틸레버 전극의 상하부에 소정 공극을 만드는 단계를 포함하는 메모리 소자의 제조방법이다.
본 발명의 또 다른 양태는, 기판 상에 제 1 방향으로 비트 라인을 형성하는 단계; 상기 비트 라인이 형성된 상기 기판의 전면에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 층간 절연막 상에서 상기 비트 라인과 교차되는 제 2 방향으로 하부 워드 라인 및 제 1 희생막을 형성하는 단계; 상기 하부 워드 라인 및 상기 제 1 희생막의 측벽에 스페이서를 형성하는 단계; 상기 비트 라인 상부에서 상기 스페이서에 의해 노출되는 상기 제 1 층간 절연막을 제거하여 상기 비트 라인이 선택적으로 노출되는 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 패드 전극을 형성하는 단계; 상기 패드 전극의 상부에서 상기 제 1 희생막의 상부까지 상기 제 1 방향으로 연결되는 캔틸레버 전극을 형성하는 단계; 상기 하부 워드 라인 상부의 상기 캔틸레버 전극 상에서 상기 제 2 방향으로 제 2 희생막, 트랩 사이트, 및 상부 워드 라인을 형성하는 단계; 상기 패드 전극 상부의 상기 캔틸레버 전극 상에서 상기 제 2 희생막, 상기 트랩 사이트, 및 상기 상부 워드 라인의 측벽을 매립하는 제 2 층간 절연막을 형성하는 단계; 상기 상부 워드 라인, 상기 트랩 사이트, 상기 제 2 희생막, 상기 캔틸레버 전극, 상기 제 1 희생막, 및 상기 하부 워드 라인을 제 2 방향으로 제거하여 상기 제 1 층간 절연막이 바닥에서 노출되는 트렌치를 형성하는 단계; 및 상기 트렌치에 의해 노출되는 상기 제 1 희생막, 스페이서, 및 상기 제 2 희생막을 제거하여 상기 캔틸레버 전극의 상하부에 공극을 형성하는 단계를 포함하는 멀티 비트 전기 기계적 메모리 소자의 제조방법이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 기판 '상'에 존재한다고 기술될 때 다른 층이나 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제 3의 층이 존재할 수 있다.
도 2는 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자를 나타내는 사시도이고, 도 3은 도 2의 Ⅰ∼Ⅰ' 선상을 취하여 나타낸 단면도이다.
도 2 및 도 3에 도시된 바와 같이, 소정의 평탄면을 갖는 기판(10) 상에 제 1 방향으로 복수개의 비트 라인(20)이 형성되어 있다. 예컨대, 상기 기판(10)은 가요성이 우수한 절연 기판 또는 반도체 기판을 포함하여 이루어진다. 또한, 상기 복수개의 비트 라인(20)은 도전성이 우수한 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질과, 도전성 불순물로 도핑된 결정 실리콘 또는 폴리 실리콘 재질 중 적어도 하나이상을 포함하여 이루어진다. 상기 복수개의 비트 라인(20) 상에 제 1 층간 절연막(22)이 형성되어 있다. 예컨대, 상기 제 1 층간 절연막(22)은 상기 비트 라인(20)을 전기적으로 절연시키는 유전체로서, 실리콘 산화막 또는 실리콘 산질화막을 포함하여 이루어진다.
상기 제 1 층간 절연막(22) 상에서 상기 제 2 방향으로 트렌치(100)에 의해 양측으로 분리되는 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)이 형성되어 있다. 여기서, 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)은 상기 제 1 층간 절연막(22)에 의해 상기 기판(10) 및 상기 복수개의 비트 라인(20)으로부터 절연되어 있기 때문에 상기 비트 라인(20)으로부터 자유롭게 전기적인 신호가 인가될 수 있다. 예컨대, 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)은 상기 비트 라인(20)과 마찬가지로, 도전성이 우수한 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질로 이루어질 수 있다.
또한, 상기 트렌치(100)에 의해 노출되는 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)의 내측벽에 대향되는 외측벽에는 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)을 전기적으로 절연시키는 스페이서(24)가 제 2 방향으로 형성되어 있다. 여기서, 상기 스페이서(24)는 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)보다 높게 형성될 수 있다. 예컨대, 상기 스페이서(24)는 실리콘 질화막 재질로 이루어져 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)의 측벽을 둘러싸도록 형성될 수 있고, 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)의 측벽에서 소정의 공간으로 처리될 수 있다. 따라서, 상기 스페이서(24)는 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)을 전기적으로 절연시키기 위해 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)의 측벽을 둘러싸는 실리콘 질화막과 같은 물질막으로 이루어지거나, 빈공간으로 이루어질 수 있다.
상기 스페이서(24)에 의해 노출되는 상기 제 1 층간 절연막(22)이 선택적으로 제거되어 상기 비트 라인(20)을 선택적으로 노출시키는 콘택홀(도 12A의 54)이 형성되어 있다. 여기서, 상기 콘택홀(54)의 내부에는 상기 비트 라인(20)과 전기적으로 연결되는 패드 전극(52)이 형성되어 있다. 이때, 상기 패드 전극(52)은 상기 콘택홀(54)의 내부에서 상기 스페이서(24)와 동일 또는 유사한 높이를 갖도록 형성 되어 있다. 따라서, 상기 패드 전극(52)은 상기 스페이서(24)에 의해 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)과 절연될 수 있다. 예컨대, 상기 패드 전극(52)은 상기 비트 라인(20) 상에서 "Y"자 받침대 모양을 갖도록 형성되어 있다. 또한, 상기 패드 전극(52)은 상기 비트 라인(20)과 마찬가지로 도전성이 우수한 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질을 포함하여 이루어진다.
상기 패드 전극(52)을 중심에 두고 양측의 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)의 상부까지 연장되면서, 제 1 하부 공극(90A) 및 제 2 하부 공극(90B)을 아래에 두고 상기 패드 전극(52)에 의해 소정의 높이로 지지되는 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)이 형성되어 있다. 여기서, 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)은 상기 패드 전극(52)의 상부에서 서로 대칭적으로 형성되어 있다. 예컨대, 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)은 상기 패드 전극(52)에 의해 지지되면서 제 1 방향(예를 들어, X축 방향)으로 형성되어 있다. 또한, 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)은 상기 제 1 하부 공극(90A) 및 상기 제 2 하부 공극(90B) 내에서 유도되는 전기장에서 기인되는 정전기력에 의해 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)의 방향으로 굴곡될 수 있다. 즉, 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)과, 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)사이에 서로 다 른 극성을 갖는 소정의 전하량을 갖는 전하가 인가되면 인력에 대응되는 정전기력에 의해 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)이 제 3 방향(예를 들어, Z축 방향)으로 굴곡될 수 있다. 이때, 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)은 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B) 상에서 상하로 굴곡될 수 있다. 예컨대, 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)은 티타늄, 질화 티타늄, 또는 탄소 나노튜브 재질로 이루어진다. 상기 티타늄 및 상기 질화 티타늄은 상기 제 1 하부 공극(90A) 및 상기 제 2 하부 공극(90B)으로 공기중에 노출되더라도 쉽게 산화되지 않고, 일정 수준의 만곡을 갖도록 굴곡되더라도 변형되지 않고 소성 탄성 계수 이상의 탄성력을 갖는 도전성 금속물질이다. 또한, 상기 탄소 나노튜브는, 탄소원자 6개로 이루어진 육각형 모양이 서로 연결되어 관 모양을 이루고 있고, 상기 관의 지름이 수∼수십 나노미터에 불과하여 탄소 나노튜브라고 일컬어진다. 또한, 상기 탄소 나노튜브는, 전기 전도도가 구리와 비슷하고, 열전도율은 자연계에서 가장 뛰어난 다이아몬드와 같으며, 강도는 철강보다 100배나 뛰어나고, 탄소섬유가 1％만 변형시켜도 끊어지는 반면 탄소 나노튜브는 15％가 변형되어도 견딜 수 있는 복원력을 갖는다.
상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)의 상부에서 제 1 상부 공극(92A) 및 제 2 상부 공극(92B)에 의해 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)으로부터 소정의 높이로 부양되는 제 1 트랩 사이트(80A) 및 제 2 트랩 사이트(80B)와, 제 1 상부 워드 라인(40A) 및 제 2 상부 워드 라 인(40B)이 제 2 방향으로 형성되어 있다. 상기 제 1 트랩 사이트 (80A) 및 상기 제 2 트랩 사이트(80B)와, 상기 제 1 상부 워드 라인(40A) 및 상기 제 2 상부 워드 라인(40B)은 트렌치(100)에 의해 각각 서로 분리되도록 형성되어 있다. 상기 제 1 트랩 사이트(80A) 및 제 2 트랩 사이트(80B)는 상기 제 1 상부 워드 라인(40A) 및 상기 제 2 상부 워드 라인(40B)을 통해 인가되는 소정 전하량 이상의 전하를 소정 박막의 내부로 터널링시켜 트랩되도록 하고, 외부에서 공급되는 전하가 없을 경우에도 트랩(trap)된 전하를 항시 구속(속박)시킬 수 있도록 형성된다. 예컨대, 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)는 상기 제 1 상부 공극(92A) 및 상기 제 2 상부 공극(92B) 상에서 제 1 실리콘 산화막(82), 실리콘 질화막(84), 및 제 2 실리콘 산화막(86)이 적층된 ‘ONO(Oxide-Nitride-Oxide)'구조를 갖는 박막을 포함하여 이루어진다. 또한, 상기 제 1 상부 워드 라인(40A) 및 제 2 상부 워드 라인(40B)은 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)과 마찬가지로 도전성이 우수한 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질로 이루어져 있다.
한편, 상기 제 1 상부 워드 라인(40A) 및 상기 제 2 상부 워드 라인(40B)에 소정의 전하가 인가되면 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)에 터널링되어 포획될 수 있다. 또한, 상기 제 1 상부 워드 라인(40A) 및 상기 제 2 상부 워드 라인(40B)에 인가된 전하와, 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)에 포획된 전하에 의해 유도되는 전기장에 의해 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)의 팁(tip)이 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)에 접촉될 수 있도록 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)이 상부로 굴곡된다.
상기 제 1 상부 워드 라인(40A) 및 상기 제 2 상부 워드 라인(40B)과 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)에 인가되는 전하가 제거되더라도 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)에 포획된 전하에 의해 유도되는 전기장에 의해 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)의 팁(tip)이 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)에 접촉된 채로 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)이 굴곡된 상태가 그대로 유지되도록 할 수 있다. 왜냐하면, 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)의 팁(tip)에서 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)에 포획된 전하에 반대는 극성을 갖는 전하가 집중적으로 유도되고, 정전기적인 인력이 작용하여 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)이 굴곡된 상태를 유지시킬 수 있기 때문이다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는, 제 1 상부 워드 라인(40A) 및 제 2 상부 워드 라인(40B)을 통해 인가되는 전하를 터널링시키고 포획하는 제 1 트랩 사이트(80A) 및 제 2 트랩 사이트(80B)를 이용하여 상기 제 1 상부 워드 라인(40A) 및 상기 제 2 상부 워드 라인(40B)과 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)에 인가되는 전하를 제거하여도 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)의 굴곡된 상태를 유지시킬 수 있기 때문에 비휘발성 메모리 소자가 구현될 수 있다.
또한, 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)을 제 3 의 방향으로 굴곡시키고 지속토록 하기 위해 소정의 전하가 인가되는 제 1 상부 워드 라인(40A) 및 상기 제 2 상부 워드 라인(40B)과, 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)가 적층된 구조를 갖도록 형성되어 종래에 비해 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)의 길이가 줄어들 뿐만 아니라, 종래의 전기적으로 접촉되는 부분과 끌어당기는 부분을 수직선상에서 통일토록 할 수 있기 때문에 메모리 소자의 집적도를 증대 또는 극대화할 수 있다.
상기 스페이서(24) 및 상기 패드 전극(52)의 상부에서 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)와, 상기 제 1 상부 워드 라인(40A) 및 상기 제 2 상부 워드 라인(40B)을 지지하면서 절연시키는 제 2 층간 절연막(28)이 형성되어 있다. 예컨대, 상기 제 2 층간 절연막(28)은 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)과, 상기 제 1 상부 워드 라인(40A) 및 상기 제 2 상부 워드 라인(40B)을 전기적으로 절연시키는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함하여 이루어진다.
도시되지는 않았지만, 상기 제 1 하부 공극(90A) 및 상기 제 2 하부 공극(90B)과, 상기 제 1 상부 공극(92A) 및 상기 제 2 상부 공극(92B)은 상기 트렌치(100)에 의해 노출되는 제 1 희생막(도 9A의 60)과, 제 2 희생막(도 16a의 70)이 각각 제거되어 형성되는 공간으로서 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B) 각각의 팁(tip)이 상기 기판(10)으로부터 수직하는 제 3의 방향(예를 들어, Z축 방향)으로 이동되는 공간이 될 수 있다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 상기 트렌치(100)를 중심으로 각각 분리되어 형성되는 제 1 메모리 유닛(102A)과, 제 2 메모리 유닛(102B)으로 이루어지거나, 상기 패드 전극(52)을 중심으로 양측으로 분리되어 형성되는 제 1 메모리 유닛(102A)과 제 2 메모리 유닛(102B)으로 이루어지는 단위 셀(104)을 갖는다. 이때, 제 1 방향(예를 들어, X축 방향)으로 서로 이웃하는 제 1 메모리 유닛(102A)과 제 2 메모리 유닛(102B)은 하나의 비트 라인(20)을 전기적으로 서로 공유한다. 제 2 방향(예를 들어, Y축 방향)으로 서로 이웃하는 단위 셀(104) 각각의 제 1 메모리 유닛(102A)과 제 2 메모리 유닛(102B)은 각기 제 1 하부 워드 라인(30A) 또는 제 2 하부 워드 라인(30B)을 전기적으로 공유하고, 제 1 상부 워드 라인(40A) 또는 제 2 상부 워드 라인(40B)을 전기적으로 공유할 수 있다.
또한, 트렌치(100) 또는 패드 전극(52)을 중심으로 양측에서 분리된 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)이 각각 개별적으로 스위칭동작되는 제 1 메모리 유닛(102A)과 제 2 메모리 유닛(102B)으로 구분되는 단위 셀(104)을 포함하여 이루어지기 때문에 하나의 단위 셀(104)당 2비트 이상의 데이터를 입출력토록 할 수 있다.
상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)을 스위칭시키기 위해 전기적인 신호가 인가되는 제 1 상부 워드 라인(40A) 및 제 2 상부 워드 라 인(40B)이 종래의 폴리 실리콘 재질에 비해 저항이 낮은 도전성 금속 재질로 구성될 수 있음으로 전력소모를 줄일 수 있기 때문에 생산성을 증대 또는 극대화할 수 있다.
도 4는 도 3의 멀티 비트 전기 기계적 메모리 소자가 적층된 구조를 나타낸 단면도로서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 제 1 단위 셀(104A) 상단에 형성된 제 3 층간 절연막(110)을 중심으로 상기 제 1 단위 셀(104A)과 제 2 단위 셀(104B)이 적층된 구조를 갖도록 형성될 수 있다. 여기서, 상기 제 1 단위 셀(104A) 및 상기 제 2 단위 셀(104B)의 트렌치(100) 내부는 캔틸레버 전극(50)이 상하로 이동될 수 있도록 비어 있는 진공 상태를 갖거나, 질소 가스 또는 아르곤 가스와 같은 비 반응성 가스로 충만되어도 무방하다. 또한, 상기 제 3 층간 절연막(110)은 상기 제 1 단위 셀(104A)과 상기 제 2 단위 셀(104B)을 구분시키기 위해 상기 제 1 단위 셀(104A)의 상단을 덮도록 형성되어 있다. 이때, 상기 제 3 층간 절연막(110)이 상기 트렌치(100)를 통해 공극(94) 내부에 유입되지 않도록 형성되어 있어야만 한다. 예컨대, 상기 제 3 층간 절연막(110)은 상기 트렌치(100) 상단의 제 2 층간 절연막(28)의 상부에 형성된 폴리머 재질을 포함하여 이루어진다. 도시되지는 않았지만, 상기 제 1 단위 셀(104A)의 비트 라인(20)과 상기 제 2 단위 셀(104B)의 비트 라인(20)이 서로 다른 방향을 갖도록 형성되거나, 상기 제 1 단위 셀(104A)의 트렌치(100)와, 상기 제 2 단위 셀(104B)의 트렌치(100)가 서로 어긋나도록 형성될 수도 있다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 기 판(10) 상부에 형성되는 제 1 단위 셀(104A) 상의 제 3 층간 절연막(110) 상부에서 제 2 단위 셀(104B)이 적층되는 구조를 갖도록 형성될 수 있기 때문에 메모리 소자의 집적도를 증대 또는 극대화할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 동작방법을 설명하면 다음과 같다. 여기서, 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)과, 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)과, 상기 제 1 상부 워드 라인(40A) 및 상기 제 2 상부 워드 라인(40B)은 각각 하부 워드 라인(30)과, 캔틸레버 전극(50)과, 상부 워드 라인(40)으로 설명될 수 있고, 그 부호 또한 혼용되어 사용될 수 있다. 또한, 상기 제 1 하부 공극(90A), 제 2 하부 공극(90B)은 하부 공극(90)으로, 제 1 상부 공극(92A), 또는 제 2 상부 공극(92B)은 상부 공극(92)으로 설명되거나, 하부 공극(90) 및 상부 공극(92)은 모두 공극(94) 설명되고 그 부호는 변경되어 설명된다.
본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 캔틸레버 전극(50)의 위치에 따라 소정의 정보가 프로그램, 삭제, 기록, 및 독출될 수 있다. 예컨대, 공극(94) 내에 유도되는 전기장이 존재치 않을 경우, 상기 캔틸레버 전극(50)이 상기 패드 전극(52)과 동일 또는 유사한 높이에서 수평 상태로 지지될 수 있다. 반면, 상기 공극(94) 내에 소정 세기의 전기장이 유도될 경우, 상기 전기장에 의해 상기 캔틸레버 전극(50)의 팁에서 소정 세기의 전하가 집중되고, 상기 캔틸레버 전극(50)이 상기 기판(10)에 수직하는 제 3의 방향으로 굴곡될 수 있다. 이때, 상기 캔틸레버 전극(50)의 팁이 하부 워드 라인(30) 또는 트랩 사이트(80)에 접촉되거나 분리되는 스위칭동작에 의해 프로그램, 삭제, 기록, 및 독출동작이 이루어지도록 할 수 있다.
따라서, 상기 비트 라인(20), 상기 하부 워드 라인(30), 및 상기 상부 워드 라인(40) 각각에 인가되는 전압차를 제어함에 따라 단위 셀(104)을 구성하는 제 1 메모리 유닛(102A) 및 제 2 메모리 유닛(102B) 각각의 프로그램, 삭제, 기록, 및 독출이 개별적으로 실행될 수 있다. 예컨대, 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)에 독립적으로 소정의 전압이 인가되고, 상기 제 1 상부 워드 라인(40A) 및 제 2 상부 워드 라인(40B)에 각각 독립적으로 소정의 전압이 인가됨에 의해 제 1 메모리 유닛(102A)과 제 2 메모리 유닛(102B)의 상태는 동일한 시간에 각각 "0" 또는 "1"로 서로 동일하게 프로그램될 수 있고, "0" 상태와 "1"로 각각 서로 다르게 프로그램될 수 있다. 따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 단위 셀(104)은 상기 제 1 메모리 유닛(102A)과, 상기 제 2 메모리 유닛(102B) 각각에서 입출력될 수 있는 정보가 조합(combination)되도록 할 수 있다. 이때, 상기 제 1 메모리 유닛(102A) 및 상기 제 2 메모리 유닛(102B)은 하나의 비트 라인(20)을 전기적으로 공유하고 있기 때문에 각각의 상태의 기록 동작과 독출 동작이 동시에 수행될 수 없으며, 상기 제 1 메모리 유닛(102A) 및 제 2 메모리 유닛(102B) 중 어느 하나는 주어진 시간에 전기적으로 비트 라인(20)을 점유해야만 한다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 트렌치(100) 또는 패드 전극(52)을 중심으로 양측에 대칭적으로 각각 서로 동일한 상 태 또는 서로 다른 상태를 갖도록 프로그램되는 제 1 메모리 유닛(102A) 및 제 2 메모리 유닛(102B)으로 이루어진 단일 셀에 2비트의 데이터를 입출력토록 할 수 있다.
상술한 바와 같이, 상기 캔틸레버 전극(50)은 상기 하부 워드 라인(30) 및 트랩 사이트(80)에 인가되는 전하와 반대되는 극성을 갖는 전하가 인가되면 인력으로 작용되는 정전기력에 의해 상기 캔틸레버 전극(50)이 상기 트랩 사이트(80)에 접촉되도록 굴곡되고, 상기 하부 워드 라인(30) 및 상기 트랩 사이트(80)에 인가되는 전하와 동일한 극성을 갖는 전하가 인가되면 측력으로 작용되는 정전기력에 의해 상기 캔틸레버 전극(50)이 상기 트랩 사이트(80)에서 분리되도록 할 수 있다. 상기 캔틸레버 전극(50)은 상기 트랩 사이트(80)에 상기 접촉부(56)가 접촉되도록 굴곡될 경우, 소정 세기의 탄성력 또는 복원력을 극복해야만 한다. 상기 탄성력 또는 복원력은 일반적으로 이동거리에 비례하는 훅크의 법칙(hook's law)에 의존하고, 정전기력은 이동 거리의 제곱에 비례하는 쿨롱의 힘에 따른다. 따라서, 상기 캔틸레버 전극(50)은 상기 하부 워드 라인(30) 및 트랩 사이트(80)에 인가되는 전하의 극성 및 전하량에 의존하여 발생되는 정전기력에 의해 굴곡 방향과 이동 방향이 각각 결정될 수 있다.
도 6a 내지 도 6b는 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 정보 기록 또는 정보 독출 동작을 설명하기 위해 나타낸 단면도들이다.
도 6a 및 5B에 도시된 바와 같이, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 "0"에 대응되는 정보를 기록고자 할 경우, 상부 워드 라 인(40) 및 비트 라인(20)사이에 소정의 제 1 전압(예를 들어, Vpull-in)을 인가하여 캔틸레버 전극의 팁이 트랩 사이트(80)에 접촉되면서 상기 캔틸레버 전극(50)이 하부로 굴곡되도록 한다. 이때, 상기 "0"에 대응되는 정보를 기록하는 것은 "0" 프로그램이라 칭하여 질 수 있다. 따라서, 비트 라인(20)과 상부 워드 라인(40)사이에 소정 세기의 제 1 전압을 인가하여 상기 캔틸레버 전극(50)의 팁이 상기 트랩 사이트(80)에 접촉되도록 캔틸레버 전극(50)을 굴곡시킴으로서 "0"에 대응되는 정보를 기록시킬 수 있다. 또한, 상기 비트 라인(20)과 상기 상부 워드 라인(40)간에 유도되는 제 2 전압과 상기 비트 라인(20)과 상기 하부 워드 라인(30)간에 유도되는 제 3 전압을 비교하여 상기 제 2 전압이 클 경우, "O"에 대응되는 정보를 독출할 수 있다. 왜냐하면, 상기 비트 라인(20)과 전기적으로 연결되는 캔틸레버 전극(50)과 상기 상부 워드 라인(40)간의 거리가 상기 캔틸레버 전극(50)과 상기 상부 워드 라인(30)간의 거리에 비해 작아 거리의 역수에 전압이 비례하기 때문이다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 비트 라인(20)에 전기적으로 연결되는 캔틸레버 전극(50)과 상부 워드 라인(40)에 소정 세기의 제 1 전압을 인가하여 상기 캔틸레버 전극(50)의 팁이 트랩 사이트(80)에 접촉되도록 상기 캔틸레버 전극(50)을 굴곡시킴으로서 "0"에 대응되는 정보를 기록하고, 상기 비트 라인(20)과 상부 워드 라인(40)간에 유도되는 제 2 전압과, 상기 비트 라인(20)과 하부 워드 라인(30)간에 유도되는 제 3 전압을 비교하여 상기 제 2 전압이 클 경우 "0"에 대응되는 정보를 독출토록 할 수 있다.
도 6A 및 도 6b에 도시된 바와 같이, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 "1"에 대응되는 정보를 기록하고자 할 경우, 하부 워드 라인(40) 및 비트 라인(20) 사이에 소정 세기의 제 4 전압(예를 들어, Vpull-out)을 인가하여 트랩 사이트(80)로부터 상기 캔틸레버 전극(50)의 팁이 분리되면서 상기 캔틸레버 전극(50)이 수평상태를 갖도록 한다. 여기서, 상기 캔틸레버 전극(50)의 팁과 상기 트랩 사이트(80)가 이미 분리되어 있을 경우, 상기 제 4 전압이 인가되지 않아도 무방하다. 상기 "1"에 대응되는 정보를 기록하는 것은 "1" 프로그램이라 칭하여 질 수 있다. 또한, 상기 비트 라인(20)과 상기 상부 워드 라인(40)간에 유도되는 제 2 전압과 상기 비트 라인(20)과 상기 하부 워드 라인(30)간에 유도되는 제 3 전압을 비교하여 상기 제 2 전압에 비해 상기 제 3 전압이 클 경우, "1"에 대응되는 정보를 독출할 수 있다. 상기 "1"에 대응되는 정보를 독출할 경우, 상기 캔틸레버 전극(50)은 상기 상부 워드 라인(40)에 비해 상기 하부 워드 라인(30)에 가깝게 위치되기 때문에 상기 캔틸레버 전극(50)과 상기 하부 워드 라인(30) 사이에 인력으로서 작용되는 정전기력에 의해 상기 캔틸레버 전극(50)이 상기 하부 워드 라인(30)에 전기적으로 접촉되도록 굴곡될 수 있다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 캔틸레버 전극(50)의 팁이 트랩 사이트(80)에 접촉되거나 분리된 상태에 따라 "0" 또는 "1"의 정보가 기록될 수 있고, 상기 캔틸레버 전극(50)이 굴곡된 방향에 대응하여 "0" 또는 "1"의 정보가 독출될 수 있다.
도 7은 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 비트 라인(20) 및 상부 워드 라인(40)을 통해 인가되는 전압과 캔틸레버 전극(50) 팁의 이동거리 관계를 나타낸 그래프로서, 상기 비트 라인(20)과 상기 상부 워드 라인(40)사이에 양의 값을 갖는 "Vpull-in" 의 전압이 인가되면 상기 캔틸레버 전극(50)의 팁이 상기 트랩 사이트(80)에 접촉되도록 상기 캔틸레버 전극(50)이 위로 굴곡되어 "0"에 대응되는 정보가 기록되고, 상기 비트 라인(20)과 상기 상부 워드 라인(40)간에 음의 값을 갖는 "Vpull-out"의 전압이 인가되면 상기 캔틸레버 전극(50)의 팁과 상기 트랩 사이트(80)가 분리되어 "1"에 대응되는 정보가 기록될 수 있다. 여기서, 가로축은 전압의 크기를 나타내고, 세로축은 상기 트랩 사이트(80)의 표면으로부터 상부 워드 라인(40)까지 캔틸레버 전극(50)의 팁이 이동된 거리(Tgap)를 나타낸다. 따라서, 상기 비트 라인(20)에 연결되는 캔틸레버 전극(50)과 상부 워드 라인(40)에 양의 값을 갖는 "Vpull-in"의 전압이 인가되거나, 음의 값을 갖는 "Vpull-out"의 전압이 인가되면 상기 캔틸레버 전극(50)의 팁이 트랩 사이트(80)에 접촉되거나 이격되어 "0" 또는 "1"의 값을 갖는 1비트(bit)에 대응되는 디지털 정보가 기록될 수 있다.
이때, 상기 "Vpull-in"의 전압과 상기 "Vpull-out"의 전압은 다음 수식에 의해 결정될 수 있다.
(수식)
V = VB/L - VWWL
여기서, 상기 "V"는 "Vpull-in"의 전압 또는 "Vpull-out"의 전압을 나타내며, "VB/L"은 상기 비트 라인(20)에 인가되는 전압이고, "VWWL"은 상기 상부 워드 라인(40)에 인가되는 전압이다. 이때, 상기 "Vpull-in"의 전압은 양의 값을 갖고, 상기 "Vpull-out"의 전압은 음의 값을 갖는다. 예컨대, 상기 "Vpull-in"의 전압과 "Vpull-out"의 전압 절대값이 서로 동일 또는 유사하면, "0"의 값에 대응되는 정보를 기록하고자 할 경우, 1/2"Vpull-in"의 전압을 상기 비트 라인(20)에 인가하고, 1/2"Vpull-out"의 전압을 상부 워드 라인(40)에 인가하여 캔틸레버 전극(50)의 팁과 상부 워드 라인(30)을 전기적으로 접촉시켜 캔틸레버 전극(50)을 위로 굴곡시킬 수 있다.
또한, "1"에 대응되는 정보를 기록하고자 할 경우, 1/2"Vpull-out"의 전압을 비트 라인(20)에 인가하고 상부 워드 라인(40)에 1/2"Vpull-in"의 전압을 인가하여 상기 접촉부(56)와 상기 상부 워드 라인(30)을 서로 이격토록 할 수 있다. 도시되지는 않았지만, 상기 "Vpull-in"의 전압 또는 "Vpull-out"의 전압이 인가되지 않는 비트 라인(20), 하부 워드 라인(30), 상부 워드 라인(40)은 접지된 상태를 갖도록 할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 8A 내지 도 18B는 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 제조방법을 설명하기 위해 나타낸 공정 단면도들이다. 여기서, 도 8A 내지 도 18A의 공정 단면도는 도 2의 Ⅰ∼Ⅰ' 선을 따라 절취되어 순차적으로 나타내어지고, 도 8B 내지 도 18B는 도 2의 Ⅱ∼Ⅱ' 선을 따라 절취되어 순차적으로 나타내어진다.
도 8A 및 도 8B에 도시된 바와 같이, 먼저, 수평 상태의 기판(10) 상에 제 1 방향으로 소정 두께를 갖는 비트 라인(20)을 형성한다. 여기서, 상기 비트 라인(20)은 상기 기판(10)상에서 복수개가 상기 제 1 방향으로 평행하게 형성된다. 예컨대, 상기 비트 라인(20)은 물리기상증착방법, 화학기상증착방법으로 형성된 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속막, 도전성 불순물이 도핑된 결정 실리콘막 또는 폴리 실리콘막을 포함하여 이루어진다. 도시되지는 않았지만, 상기 비트 라인(20)은 상기 기판(10)의 전면에 소정 두께를 갖도록 형성되는 상기 도전성 금속층, 또는 폴리 실리콘막 상에서 소정의 선폭을 갖도록 차폐시키는 포토레지스트 패턴 또는 제 1 하드 마스크막(도시되지 않음)을 식각 마스크막으로 이용하는 건식식각방법에 의해 비등방적으로 식각되어 형성될 수 있다. 예컨대, 상기 도전성 금속막 또는 폴리 실리콘막의 상기 건식식각방법에 사용되는 반응 가스는 불산, 불화황산, 황산, 또는 질산이 혼합된 강산 가스를 포함하여 이루어진다. 또한, 상기 비트 라인(20)은 약 200Å정도의 두께와, 약 50Å정도의 선폭을 갖도록 형성된다.
도 9A 및 9B에 도시된 바와 같이, 상기 비트 라인(20)이 형성된 기판의 전면 에 소정 두께의 제 1 층간 절연막(22)을 형성한다. 여기서, 상기 제 1 층간 절연막은 상기 기판(10) 상에 형성된 상기 비트 라인(20)을 후속에서 형성되는 하부 워드 라인(30)을 전기적으로 절연시킬뿐만 아니라, 상기 하부 워드 라인(30)을 제 2 방향의 길이 방향으로 분리시키는 트렌치(100)의 형성공정에서 식각 정지막으로서의 기능을 수행할 수도 있다. 예컨대, 상기 제 1 층간 절연막(22)은 화학기상증착방법으로 약 200Å 내지 약 800Å 정도의 두께를 갖도록 형성된 실리콘 산화막 또는 실리콘 질화막을 포함하여 이루어진다.
도 10A 및 도 10B에 도시된 바와 같이, 상기 제 1 층간 절연막(22) 상에서 상기 비트 라인(20)과 교차되는 제 2 방향으로 소정의 선폭을 갖는 하부 워드 라인(30) 및 제 1 희생막(60)을 형성한다. 여기서, 상기 하부 워드 라인(30) 및 상기 제 1 희생막(60)은 상기 제 1 층간 절연막(22) 상에서 각각 소정의 두께를 갖고 적층되어 형성되고, 상기 제 1 희생막(60) 상에 형성되는 제 2 하드 마스크막(도시되지 않음) 및 포토레지스트 패턴을 식각 마스크막으로 이용하는 건식식각방법에 의해 비등방적으로 식각되어 형성되는 스택이다. 상기 제 2 하드 마스크막 및 포토레지스트 패턴은 제거된다. 또한, 상기 하부 워드 라인(30)은 도전성이 우수한 물리기상증착방법 또는 화학기상증착방법으로 약 200Å정도의 두께를 갖도록 형성된 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속막을 포함하여 이루어진다. 그리고, 상기 제 1 희생막(60)은 원자층증착방법 또는 화학기상증착방법으로 형성된 폴리 실리콘재질로 이루어지며, 약 50Å 내지 약 150Å정도의 두께를 갖도록 형성된다. 제 1 희생막(60) 및 하부 워드 라인(30)으로 이루어지는 스택은 약 50Å정도의 선폭을 갖도록 형성되며, 스택을 패터닝 하기 위해 건식식각방법에 사용되는 반응 가스는 CxFy계 가스나 CaHbFc계 등과 같은 불화 탄소계 가스를 사용할 수 있다. 상기 불화 탄소계 가스는, CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4,C2H2, C4F6 등과 같은 가스 또는 이들의 혼합 가스로 이루어질 수 있다.
도 11A 및 도 11B에 도시된 바와 같이, 상기 하부 워드 라인(30) 및 상기 제 1 희생막(60)의 측벽을 둘러싸는 스페이서(24)를 형성한다. 여기서, 상기 스페이서(24)는 상기 하부 워드 라인(24)을 포함하는 단위 셀(104)에 인접하는 또 다른 단위 셀(104)을 전기적으로 절연시키도록 형성된다. 예컨대, 상기 스페이서(24)는 상기 하부 워드 라인(30) 및 제 1 희생막(60)이 형성된 기판(10)의 전면에 균일한 상기 박막을 형성하고, 건식식각방법으로 상기 박막을 비등방적으로 제거하여 상기 하부 워드 라인(30) 및 상기 제 1 희생막(60)의 측벽을 둘러싸도록 형성될 수 있다. 이때, 상기 박막은 상기 제 1 희생막(60)과 동일 또한 유사한 화학기상증착방법으로 형성되는 폴리 실리콘 재질로 이루어지거나, 실리콘 산화막으로 이루어질 수 있다.
도 12A 및 도 12B에 도시된 바와 같이, 상기 스페이서(24)에 의해 노출되는 상기 제 1 층간 절연막(22)을 제거하여 상기 비트 라인(20)을 선택적으로 노출시키는 콘택홀(54)을 형성한다. 여기서, 상기 콘택홀(54)은 상기 스페이서(62) 및 상기 제 1 희생막(60)의 상부를 덮고 상기 스페이서(62)와 교차되는 상기 비트 라인(20) 상부의 상기 제 1 층간 절연막(22)을 선택적으로 노출시키는 포토레지스트 패턴을 마스크막으로 사용한 건식식각방법으로 형성될 수 있다.
도시되지는 않았지만, 상기 콘택홀(54)은 상기 스페이서(24)를 매립시키면서 상기 제 1 희생막(60)과 동일 또는 유사한 높이로 평탄화된 더미 층간 절연막을 형성하고, 상기 스페이서(24)에 인접하는 상기 비트 라인(20) 상부의 상기 더미 층간 절연막 및 상기 제 1 층간 절연막(22)을 순차적으로 제거하여 상기 비트 라인(20)이 선택적으로 노출되도록 형성될 수도 있다. 여기서, 상기 더미 층간 절연막은 상기 스페이서(24)에 의해 노출되는 상기 제 1 층간 절연막(22)의 상부를 매립시키도록 상기 기판(10)의 전면에 형성되고, 화학적 기계적 연마 방법에 의해 상기 제 1 희생막이 노출될 때까지 평탄화될 수 있다. 또한, 상기 콘택홀(54)은 상기 비트 라인(20)과 교차되는 상기 더미 층간 절연막을 선택적으로 노출시키는 포토레지스트 패턴 또는 하드 마스크막을 이용한 건식식각방법 및 습식식각방법으로 상기 더미 층간 절연막 및 상기 제 1 층간 절연막(22)을 제거하여 상기 비트 라인(20)이 노출되도록 형성될 수 있다. 이때, 상기 스페이서(24)는 상기 더미 층간 절연막의 제거 시 자기정렬방법으로 상기 콘택홀(54)이 형성되도록 할 수 있다. 상기 건식식각방법 또는 상기 습식식각방법에 사용되는 식각가스 또는 식각용액은 상기 더미 층간 절연막과 상기 스페이서(24)에 대하여 소정의 선택식각비를 갖는다. 즉, 상기 스페이서가 폴리 실리콘 또는 실리콘 질화막 재질로 이루어지고, 상기 제 1 층간 절연막(22) 및 상기 더미 층간 절연막이 실리콘 산화막 재질로 이루어질 경우, 상기 폴리 실리콘 또는 실리콘 질화막에 대하여 상기 실리콘 산화막에 대하여 식각선택비가 높은 브롬산(HBr)가스 또는 브롬산용액이 사용될 수 있다.
도 13A 및 도 13B에 도시된 바와 같이, 상기 콘택홀(54) 내부에 매립되는 패드 전극(52)을 형성한다. 여기서, 상기 패드 전극(52)은 상기 콘택홀(54)을 통해 노출되는 상기 비트 라인(20)과 전기적으로 연결되도록 형성된다. 도시되지는 않았지만, 상기 비트 라인(20)과 상기 패드 전극(52)사이에 오믹 접촉을 만들기 위한 적어도 하나이상의 도전층이 더 추가적으로 형성될 수도 있다. 예컨대, 상기 패드 전극(52)은 물리기상증착방법 또는 화학기상증착방법으로 소정 두께의 상기 콘택홀(54)을 매립시키는 도전성 금속막을 형성하고, 상기 스페이서(24) 및 제 1 희생막(60)이 노출되도록 상기 도전성 금속막을 평탄하게 제거하여 형성될 수 있다. 따라서, 상기 패드 전극(52)은 상기 스페이서(24)와 동일 또는 유사한 높이를 갖도록 형성된다. 상기 패드 전극(52)을 형성하기 전에 상기 콘택홀(54)을 통해 노출되는 상기 비트 라인(20)의 표면에 형성된 산화막을 제거하는 산화막 제거 공정 또는 식각 공정이 추가적으로 수행될 수도 있다.
도 14A 및 도 14B에 도시된 바와 같이, 상기 패드 전극(52)의 상부에서 상기 스페이서(62)를 거쳐 상기 제 1 희생막(60), 상기 하부 워드 라인(30), 및 상기 제 1 층간 절연막(22)의 상부를 제 3 방향에서 제 1 방향으로 가로지르는 소정 선폭의 캔틸레버 전극(50)을 형성한다. 여기서, 상기 캔틸레버 전극(50)은 상기 패드 전극(52), 상기 스페이서(62), 상기 제 1 희생막(60)상에서 상기 비트 라인(20)과 동일 또는 유사한 선폭을 갖고 상기 비트 라인(20)에 전기적으로 연결되기 때문에 상부 비트 라인이라 칭하여 질 수 있다. 이때, 상기 상부 비트 라인은 후속의 트렌치(100)에 의해 노드가 분리되는 캔틸레버 전극(50)으로 형성될 수 있다. 예컨대, 상기 캔틸레버 전극(50)은 물리기상증착방법, 화학기상증착방법, 또는 전기방전방법에 의해 약 30Å 내지 약 50Å정도의 두께를 갖도록 형성되는 티타늄, 질화 티타늄, 또는 탄소 나노튜브를 포함하여 이루어진다. 이때, 상기 캔틸레버 전극(50)은 상기 비트 라인(20)의 상부에 형성된 상기 티타늄, 질화 티타늄, 또는 탄소 나노튜브를 차폐하는 포토레지스트 패턴 또는 제 3 하드 마스크막(도시하지 않음)을 식각 마스크로 사용한 건식식각방법으로 패터닝되어 형성될 수 있다. 이때, 상기 제 3 하드 마스크막은 상기 캔틸레버 전극(50)의 패터닝 시 제거된다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 제조방법은 제 1 층간 절연막에 의해 서로 절연되는 비트 라인(20)과 하부 워드 라인(30)의 상부에서 상기 비트 라인와 전기적으로 연결되는 캔틸레버 전극을 형성토록 할 수 있기 때문에 메모리 소자의 집적도를 증대 또는 극대화할 수 있다.
도 16a 및 도 15B에 도시된 바와 같이, 상기 캔틸레버 전극(50) 상에 상기 스페이서(62), 상기 제 1 희생막(60), 상기 하부 워드 라인(30), 및 상기 제 1 층간 절연막(24)과 평행한 제 2 방향으로 제 2 희생막(70), 트랩 사이트(80), 및 상부 워드 라인(40)을 형성한다. 여기서, 상기 제 2 희생막(70), 트랩 사이트(80), 및 상부 워드 라인(40)은 상기 캔틸레버 전극(50)을 사이에 두고 상기 제 1 희생막(60), 및 상기 하부 워드 라인(30)에 대칭적으로 형성된다. 예컨대, 상기 제 2 희생막(70)은 상기 제 1 희생막(60)과 마찬가지로 원자층증착방법 또는 화학기상증착방법으로 형성된 폴리 실리콘재질로 이루어지며, 약 50Å 내지 약 150Å정도의 두께를 갖도록 형성된다. 또한, 상기 트랩 사이트(80)는 화학기상증착방법으로 각 각 100Å, 200Å, 및 100Å정도의 두께를 갖도록 형성된 제 1 실리콘 산화막(82), 실리콘 질화막(84), 및 제 2 실리콘 산화막(86)을 포함하여 이루어진다. 그리고, 상기 상부 워드 라인(40)은 약 200Å정도의 두께를 갖도록 형성된다. 그리고, 상기 제 2 희생막(70) 및 상기 상부 워드 라인(40)은 각각 약 50Å 정도의 선폭을 갖도록 형성된다. 이때, 상기 제 2 희생막(70), 상기 트랩 사이트(80), 및 상부 워드 라인(40)은 다음과 같이 형성될 수 있다. 먼저, 캔틸레버 전극(50)이 형성된 기판(10)의 전면에 화학기상증착방법으로 소정의 두께를 갖는 폴리 실리콘막과, 제 1 실리콘 산화막(82), 실리콘 질화막(84), 및 제 2 실리콘 산화막(86)과, 도전성 금속막, 및 제 4 하드 마스크막(42)을 순차적으로 적층시킨다. 다음, 상기 스페이서(62), 상기 캔틸레버 전극(50), 상기 제 1 희생막(60), 상부 하부 워드 라인(30), 및 상기 제 1 층간 절연막(24) 상부의 상기 제 4 하드 마스크막(42)을 차폐하는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 건식식각방법 또는 습식식각방법으로 상기 제 4 하드 마스크막(42)을 제거한 후, 상기 포토레지스트 패턴을 에싱공정으로 제거한다. 마지막으로, 제 4 하드 마스크막(42)을 식각 마스크로 사용되는 건식식각방법 또는 습식식각방법으로 상기 도전성 금속막, 제 2 실리콘 산화막(86), 실리콘 질화막(84), 제 1 실리콘 산화막(82), 및 폴리 실리콘막을 순차적으로 비등방성 식각시켜 상기 상부 워드 라인(40), 상기 트랩 사이트(80), 및 상기 제 2 희생막(70)을 형성할 수 있다. 이때, 상기 제 2 희생막(70), 상기 트랩 사이트(80), 및 상기 상부 워드 라인(40)의 패터닝 시에 상기 패드 전극(52) 상부의 상기 캔틸레버 전극(50)을 노출시킬 수 있다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 제조방법은, 상기 캔틸레버 전극(50)의 상부에서 제 2 희생막(70), 트랩 사이트(80), 및 상부 워드 라인(40)을 적층된 구조를 갖도록 형성하여 메모리 소자의 집적도를 증대 또는 극대화할 수 있다.
또한, 적층되는 스택 구조의 트랩 사이트(80) 및 상부 워드 라인(40)의 하부에 후속에서 제 2 희생막(70)이 제거된 공극(94)이 형성되면, 상기 공극(94) 내에서 전기적으로 스위칭되도록 형성되는 캔틸레버 전극(50)의 길이가 줄어들도록 하여 미세 구조의 상기 캔틸레버 전극(50)을 용이하게 형성토록 할 수 있기 때문에 생산수율을 증대 또는 극대화할 수 있다.
도 16A 및 도 16b에 도시된 바와 같이, 상기 패드 전극(52) 상부의 캔틸레버 전극(50), 상기 제 4 하드 마스크막(42), 및 상기 스페이서(24) 상에 소정 두께의 제 2 층간 절연막(28)을 형성하고, 상기 제 4 하드 마스크막(42)이 노출되도록 상기 제 2 층간 절연막(28)을 평탄화한다. 여기서, 상기 제 2 층간 절연막(28)은 상기 제 2 희생막(70), 상기 트랩 사이트(80), 및 상기 상부 워드 라인(40)과 동일 또는 유사한 두께를 갖거나 그 이상으로 형성된다. 따라서, 상기 제 2 층간 절연막(28)은 후속에서 상기 제 2 희생막(70)이 제거되면 상기 트랩 사이트(80) 및 상기 상부 워드 라인(40)의 측면을 지지하여 상기 캔틸레버 전극(50)으로부터 상기 트랩 사이트(80) 및 상기 상부 워드 라인(40)을 부양시키도록 할 수 있다. 예컨대, 상기 제 2 층간 절연막(28)은 플라즈마 화학기상증착방법으로 형성된 실리콘 산화막을 포함하여 이루어진다. 또한, 상기 제 2 층간 절연막(28)은 화학적 기계적 연 마방법에 의해 평탄화될 수 있다. 이때, 상기 상부 워드 라인(40)을 식각 정지막으로 사용하여 상기 제 2 층간 절연막(28)을 평탄화할 경우, 도전성 금속막으로 이루어진 상기 상부 워드 라인(40)이 손상될 수 있기 때문에 상기 제 4 하드 마스크막(42)을 식각 정지막으로 사용하여야만 한다. 상기 제 4 하드 마스크막(42)이 과도하게 제거되었을 경우, 상기 제 4 하드 마스크막(42) 상에 실리콘 질화막을 증착시켜 상기 제 4 하드 마스크막(42)의 두께를 증가시킬 수도 있다.
도 17A 및 도 17B에 도시된 바와 같이, 상기 상부 워드 라인(40) 상부의 상기 제 4 하드 마스크막(42)의 중심을 상기 제 2 방향으로 노출시키는 포토레지스트 패턴을 식각 마스크로 사용하는 건식식각방법으로 상기 제 4 하드 마스크막(42)을 식각한 후 상기 포토레지스트 패턴을 제거하고, 상기 제 4 하드 마스크막(42)을 식각 마스크로 사용하는 건식식각방법으로 상기 상부 워드 라인(40), 상기 트랩 사이트(80), 제 2 희생막(70), 상기 캔틸레버 전극(50), 제 1 희생막(60), 및 하부 워드 라인(30)을 순차적으로 제거하여 상기 제 1 층간 절연막(24)이 노출되는 트렌치(100)를 형성한다. 여기서, 상기 트렌치(100)는 상기 상부 워드 라인(40), 상기 트랩 사이트(80), 및 하부 워드 라인(30)을 제 2 방향으로 분리시키고, 상기 캔틸레버 전극(50)의 노드를 분리시킬 뿐만 아니라, 상기 제 1 희생막(60) 및 상기 제 2 희생막(70)을 용이하게 제거할 수 있도록 형성된다. 예컨대, 상기 건식식각방법에 사용되는 반응 가스는 CxFy계 가스나 CaHbFc계 등과 같은 불화 탄소계 가스를 사용할 수 있다. 상기 불화 탄소계 가스는, CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4,C2H2, C4F6 등과 같은 가스 또는 이들의 혼합 가스들로 이루어진다. 따라서, 트렌치(100)는 상부 워드 라인(40), 제 2 희생막(70), 캔틸레버 전극(50), 제 1 희생막(60) 및 하부 워드 라인(30)을 제 1 방향에 대하여 서로 대칭적으로 분리시키기 위해 소정의 선폭을 갖고, 후속에서 상기 트랩 사이트(80) 하부의 상기 제 1 희생막(60) 및 상기 제 2 희생막(70)을 등방적으로 제거시키기 위한 식각 용액 또는 반응 가스가 용이하게 유입되도록 할 수 있다. 이때, 상기 트렌치(100)는 약 30Å 내지 800Å정도의 선폭을 갖도록 형성된다.
도 18A 및 도 18B에 도시된 바와 같이, 상기 트렌치(100)에 의해 노출되는 상기 제 1 희생막(60), 상기 제 2 희생막(70), 상기 스페이서(24)를 제거하여 상기 하부 워드 라인(30)과 상기 상부 워드 라인(40) 사이에서 상기 캔틸레버 전극(50)이 부양되는 소정의 공극(94)을 형성한다. 여기서, 상기 스페이서(24)는 실리콘 질화막으로 이루어질 경우 그대로 잔존할 수 있으나, 폴리 실리콘막으로 이루어질 경우, 상기 제 1 희생막(60) 및 상기 제 2 희생막(70)과 함께 제거될 수 있다. 예컨대, 상기 제 1 희생막(60), 상기 제 2 희생막(70) 또는 상기 스페이서(24)는 습식식각방법 또는 건식식각방법에 의해 상기 트렌치(100)의 측벽에서 노출된 면에서부터 측면으로 등방성 식각되어 제거될 수 있다. 폴리 실리콘 재질로 이루어진 상기 제 1 희생막(60), 상기 제 2 희생막(70), 또는 상기 스페이서(24)의 습식식각방법에 사용되는 식각 용액은 상기 질산, 불산, 및 초산과 같은 강산에 탈이온수가 소정의 농도로 혼합된 혼합 용액으로 이루어진다. 또한, 상기 제 1 희생막(60) 및 상기 제 2 희생막(70)의 건식식각방법에 사용되는 반응 가스는 CF4, CHF3,등과 같은 불화 탄소계 가스를 사용할 수 있다. 상기 습식식각방법 또는 건식식각방법에서 사 용되는 식각 용액 또는 식각 가스는 상기 트렌치(100)의 측벽에서 노출되는 상기 제 1 희생막(60), 상기 제 2 희생막(70), 또는 스페이서(24)를 수평방향으로 제거시키면서 상기 상부 워드 라인(40)과 상기 하부 워드 라인(30) 사이에 상기 공극(94)을 형성토록 할 수 있다. 상기 공극(94)은 상기 캔틸레버 전극(50)이 굴곡되면서 스위칭되는 거리를 정의하는 것으로서, 상기 트랩 사이트(80)와 상기 하부 워드 라인(30)사이의 공간으로 정의될 수 있다. 이때, 상기 트랩 사이트(80)는 상기 공극(94)의 형성 시에 상기 트렌치(100) 내부로 유동되면서 상기 제 2 희생막(70) 식각시키는 식각 용액 또는 식각 가스에 의해 상기 상부 워드 라인(40)이 손상되거나, 상기 공극(94)의 하부로 함몰되는 것을 방지토록 할 수 있다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 제조방법은, 트렌치(100)에 의해 노출되는 제 1 희생막(60). 제 2 희생막(70), 또는 스페이서(24)를 제거하여 트랩 사이트(80)와 하부 워드 라인(30) 사이의 공극(94) 내에서 캔틸레버 전극(50)이 굴곡되면서 전기적으로 스위칭 동작되도록 할 수 있다.
도시되지는 않았지만, 상기 트렌치(100)의 상단을 덮는 제 3 층간 절연막(110)을 형성하여 상기 트렌치(100) 내부를 밀봉시킨다. 이때, 상기 트렌치(100) 내부의 공극(94)은 대기중의 질소 또는 아르곤과 같은 비 반응성 가스로 충만될 수 있으며, 상기 캔틸레버 전극(50)의 굴절 속도를 증가시기 위해 진공 상태를 갖도록 설정되어 있어도 무방하다. 예컨대, 상기 제 3 층간 절연막(110)은 상기 트렌치(100) 내부로 유입되지 않고 상기 트렌치(100) 상단의 제 2 층간 절연막(28) 또 는 상기 상부 워드 라인(40) 상부를 커버링하는 폴리머 재질로 형성된다. 또한, 상기 제 3 층간 절연막(110)이 형성된 상기 기판(10)의 상단에 또 다른 비트 라인(20), 하부 워드 라인(30), 캔틸레버 전극(50), 및 상부 워드 라인(40)을 순차적으로 형성하여 다층 구조를 갖는 메모리 소자를 제작할 수 있다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 제조방법은 기판(10) 상에 제 1 방향으로 형성된 비트 라인(20)의 상부에서 교차되는 제 2 방향으로 형성된 트렌치(100)를 이용하여 복수개의 하부 워드 라인(30), 캔틸레버 전극(50), 트랩 사이트(80), 및 상부 워드 라인(40)을 대칭적으로 형성할 수 있기 때문에 메로리 소자의 집적도를 향상시킬 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 캔틸레버 전극을 제 3 의 방향으로 굴곡시키고 지속토록 하기 위해 소정의 전하가 인가되는 상부 워드 라인과, 트랩 사이트가 적층된 구조를 갖도록 형성되어 종래에 비해 상기 캔틸레버 전극의 길이가 줄어들 뿐만 아니라, 종래의 전기적으로 접촉되는 부분과 끌어당기는 부분을 수직 선상에서 통일토록 할 수 있기 때문에 메모리 소자의 집적도를 증대 또는 극대화할 수 있는 효과가 있다.
또한, 적층되는 스택 구조의 트랩 사이트 및 상부 워드 라인의 하부에 공극이 형성되면, 상기 공극 내에서 전기적으로 스위칭되도록 형성되는 캔틸레버 전극의 길이가 줄어들도록 하여 미세 구조의 상기 캔틸레버 전극을 용이하게 형성토록 할 수 있기 때문에 생산수율을 증대 또는 극대화할 수 있는 효과가 있다.
그리고, 트렌치 또는 패드 전극을 중심으로 양측에서 분리된 제 1 캔틸레버 전극 및 제 2 캔틸레버 전극이 각각 개별적으로 스위칭동작되는 제 1 메모리 유닛과 제 2 메모리 유닛으로 구분되는 단위 셀을 포함하여 이루어지기 때문에 하나의 단위 셀당 2비트 이상의 데이터를 입출력토록 할 수 있는 효과가 있다.

Claims (20)

  1. 기판;
    상기 기판 상에서 제 1 방향으로 형성된 비트 라인;
    상기 비트 라인 상에 형성된 제 1 층간 절연막;
    상기 제 1 층간 절연막 상에서 트렌치에 의해 서로 평행하게 분리되면서 상기 제 1 방향에 교차되는 제 2 방향으로 형성된 제 1 및 제 2 하부 워드 라인;
    상기 트렌치에 대향되는 상기 제 1 및 제 2 하부 워드 라인 양측 측벽을 매립하는 스페이서;
    상기 비트 라인 상부에서 상기 스페이서에 의해 노출되는 상기 제 1 층간 절연막이 제거된 콘택홀 내에 형성된 패드 전극;
    상기 패드 전극을 중심으로 양측의 상기 제 1 및 제 2 하부 워드 라인 상부까지 제 1 및 제 2 하부 공극을 갖고 부양되면서 상기 트렌치에 의해 양측으로 분리되고, 상기 제 1 방향 및 상기 제 2 방향에 수직하는 제 3 방향으로 굴곡되도록 형성된 제 1 및 제 2 캔틸레버 전극;
    상기 패드 전극 상부에 형성된 제 2 층간 절연막;
    상기 제 1 및 제 2 캔틸레버 전극의 상부에서 제 1 및 제 2 상부 공극을 갖도록 상기 제 2 층간 절연막에 지지되는 제 1 및 제 2 트랩 사이트; 및
    상기 제 1 및 제 2 트랩 사이트 상에 형성된 제 1 및 제 2 상부 워드 라인을 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 층간 절연막은 상기 콘택홀을 제외한 상기 비트 라인의 상부를 커버링함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 스페이서는 상기 제 1 및 제 2 하부 워드 라인의 측면과, 상기 제 1 및 제 2 캔틸레버 전극 사이에 형성된 실리콘 질화막 또는 측면 공간을 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 및 제 2 트랩 사이트는 각각 제 1 실리콘 산화막, 실리콘 질화막, 및 제 2 실리콘 산화막이 적층된 구조를 갖는 것을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
  5. 제 1 항에 있어서,
    상기 트렌치의 상단에서 상기 트렌치 내부를 밀봉시키도록 형성된 제 3 층간 절연막을 더 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
  6. 기판 상에 제 1 방향으로 비트 라인을 형성하는 단계;
    상기 비트 라인 상에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 상에서 상기 비트 라인과 교차되는 제 2 방향으로 하부 워드 라인 및 제 1 희생막을 형성하는 단계;
    상기 하부 워드 라인 및 상기 제 1 희생막의 측벽에 스페이서를 형성하는 단계;
    상기 비트 라인 상부에서 상기 스페이서에 의해 노출되는 상기 제 1 층간 절연막을 제거하여 상기 비트 라인이 선택적으로 노출되는 콘택홀을 형성하는 단계;
    상기 콘택홀 내부에 패드 전극을 형성하는 단계;
    상기 패드 전극의 상부에서 상기 제 1 희생막의 상부까지 상기 제 1 방향으로 연결되는 캔틸레버 전극을 형성하는 단계;
    상기 하부 워드 라인 상부의 상기 캔틸레버 전극 상에서 상기 제 2 방향으로 제 2 희생막, 트랩 사이트, 및 상부 워드 라인을 형성하는 단계; 및
    상기 제 1 희생막 및 제 2 희생막을 제거하여 상기 캔틸레버 전극의 상하부에 소정 공극을 만드는 단계를 포함함을 특징으로 하는 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 콘택홀은 상기 스페이서를 매립시키면서 상기 제 1 희생막과 동일한 높이로 평탄화된 더미 층간 절연막을 형성하고, 상기 비트 라인과 교차되는 상기 더미 층간 절연막 및 상기 제 1 층간 절연막을 제거하여 형성함을 특징으로 하는 메모리 소자의 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 더미 층간 절연막은 상기 스페이서의 내부를 매립시키도록 형성하고, 상기 제 1 희생막이 노출되도록 평탄화하여 형성함을 특징으로 하는 메모리 소자의 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 패드 전극 상부의 상기 캔틸레버 전극 상에서 상기 제 2 희생막, 상기 트랩 사이트, 및 상기 상부 워드 라인의 측벽을 매립하는 제 2 층간 절연막을 형성하는 단계를 더 포함함을 특징으로 하는 메모리 소자의 제조방법.
  10. 제 6 항에 있어서,
    상기 상부 워드 라인, 상기 트랩 사이트, 상기 제 2 희생막, 상기 캔틸레버 전극, 상기 제 1 희생막, 및 상기 하부 워드 라인을 제 2 방향으로 제거하여 상기 제 1 층간 절연막이 바닥에서 노출되는 트렌치를 형성하는 단계를 더 포함함을 특징으로 하는 메모리 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 트렌치에 의해 노출되는 상기 제 1 희생막, 및 상기 제 2 희생막을 제거하여 상기 캔틸레버 전극의 상하부에 공극을 형성하는 단계를 포함함을 특징으로 하는 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 1 희생막, 및 상기 제 2 희생막과 함께 상기 스페이서를 제거하여 상기 하부 워드 라인과 상기 패드 전극 사이에 측면 공극을 형성하는 것을 포함함을 특징으로 하는 메모리 소자의 제조방법.
  13. 기판 상에 제 1 방향으로 비트 라인을 형성하는 단계;
    상기 비트 라인이 형성된 상기 기판의 전면에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 상에서 상기 비트 라인과 교차되는 제 2 방향으로 하부 워드 라인 및 제 1 희생막을 형성하는 단계;
    상기 하부 워드 라인 및 상기 제 1 희생막의 측벽에 스페이서를 형성하는 단계;
    상기 비트 라인 상부에서 상기 스페이서에 의해 노출되는 상기 제 1 층간 절연막을 제거하여 상기 비트 라인이 선택적으로 노출되는 콘택홀을 형성하는 단계;
    상기 콘택홀 내부에 패드 전극을 형성하는 단계;
    상기 패드 전극의 상부에서 상기 제 1 희생막의 상부까지 상기 제 1 방향으로 연결되는 캔틸레버 전극을 형성하는 단계;
    상기 하부 워드 라인 상부의 상기 캔틸레버 전극 상에서 상기 제 2 방향으로 제 2 희생막, 트랩 사이트, 및 상부 워드 라인을 형성하는 단계;
    상기 패드 전극 상부의 상기 캔틸레버 전극 상에서 상기 제 2 희생막, 상기 트랩 사이트, 및 상기 상부 워드 라인의 측벽을 매립하는 제 2 층간 절연막을 형성하는 단계;
    상기 상부 워드 라인, 상기 트랩 사이트, 상기 제 2 희생막, 상기 캔틸레버 전극, 상기 제 1 희생막, 및 상기 하부 워드 라인을 제 2 방향으로 제거하여 상기 제 1 층간 절연막이 바닥에서 노출되는 트렌치를 형성하는 단계; 및
    상기 트렌치에 의해 노출되는 상기 제 1 희생막, 스페이서, 및 상기 제 2 희생막을 제거하여 상기 캔틸레버 전극의 상하부에 공극을 형성하는 단계를 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 콘택홀은 상기 스페이서를 매립시키면서 상기 제 1 희생막과 동일한 높이로 평탄화된 더미 층간 절연막을 형성하고, 상기 비트 라인 상부의 상기 더미 층간 절연막 및 상기 제 1 층간 절연막을 제거하여 형성함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서,
    상기 더미 층간 절연막은 상기 스페이서의 내부를 매립시키도록 형성하고, 상기 제 1 희생막이 노출되도록 평탄화하여 형성함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서,
    상기 콘택홀은 스페이서를 이용한 자기정렬방법을 이용하여 형성함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서,
    상기 콘택홀은 상기 스페이서 대비 상기 더미 층간 절연막 및 상기 제 1 층간 절연막에 대하여 소정의 선택식각비를 갖는 식각가스 또는 식각용액을 이용한 건식식각방법 또는 습식식각방법으로 형성함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 17 항에 있어서,
    상기 식각가스 또는 식각용액은 상기 스페이서가 폴리 실리콘 재질로 이루어지고, 상기 제 1 층간 절연막이 실리콘 산화막으로 이루어질 경우, 상기 폴리 실리콘 재질 대비 상기 실리콘 산화막에 대하여 소정의 선택식각비를 갖는 브롬산가스 또는 브롬산용액을 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
  19. 제 13 항에 있어서,
    상기 패드 전극은 상기 콘택홀을 매립시키는 도전성 금속을 형성하고, 상기 제 1 희생막이 노출되도록 상기 도전성 금속을 평탄하게 제거하여 형성함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 패드 전극이 형성되기 전에 상기 콘택홀에 의해 노출되는 상기 비트 라인의 상부에 티타늄 또는 티타늄질화막을 형성하는 단계를 더 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008039372A2 (en) * 2006-09-22 2008-04-03 Carnegie Mellon University Assembling and applying nano-electro-mechanical systems
KR100799722B1 (ko) * 2006-12-12 2008-02-01 삼성전자주식회사 메모리 소자 및 그 제조 방법
KR100850273B1 (ko) * 2007-03-08 2008-08-04 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100876088B1 (ko) * 2007-05-23 2008-12-26 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR20110004966A (ko) * 2009-07-09 2011-01-17 삼성전자주식회사 디램 소자 및 이의 제조 방법
KR101609254B1 (ko) * 2010-03-02 2016-04-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8530985B2 (en) * 2010-03-18 2013-09-10 Chia-Ming Cheng Chip package and method for forming the same
US8441038B1 (en) * 2011-01-20 2013-05-14 Xilinx, Inc. Nano relay with floating bridge
US9349785B2 (en) * 2013-11-27 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of semiconductor device with resistors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100417481B1 (ko) 1995-08-09 2004-06-04 지멘스 악티엔게젤샤프트 메모리장치및그제조방법
KR100434369B1 (ko) 2001-05-04 2004-06-04 엘지전자 주식회사 탄소 나노튜브를 이용한 비휘발성 메모리 소자
US20050230271A1 (en) 2004-01-12 2005-10-20 Kalle Levon Floating gate field effect transistors for chemical and/or biological sensing
KR100621827B1 (ko) 2005-08-08 2006-09-11 한국과학기술원 비휘발성 미케니컬 메모리

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100109A (en) * 1994-11-02 2000-08-08 Siemens Aktiengesellschaft Method for producing a memory device
US6123819A (en) 1997-11-12 2000-09-26 Protiveris, Inc. Nanoelectrode arrays
EP1315371B1 (en) * 1998-03-16 2006-06-14 SANYO ELECTRIC Co., Ltd. Digital camera capable of image processing
JP2000031397A (ja) 1998-07-10 2000-01-28 Toshiba Corp 半導体装置
US5991066A (en) 1998-10-15 1999-11-23 Memsolutions, Inc. Membrane-actuated charge controlled mirror
US6054745A (en) * 1999-01-04 2000-04-25 International Business Machines Corporation Nonvolatile memory cell using microelectromechanical device
US6473361B1 (en) * 2000-11-10 2002-10-29 Xerox Corporation Electromechanical memory cell
US6625047B2 (en) * 2000-12-31 2003-09-23 Texas Instruments Incorporated Micromechanical memory element
KR100853131B1 (ko) 2001-07-10 2008-08-20 이리다임 디스플레이 코포레이션 전자 기기 구동 방법 및 장치
US7259410B2 (en) * 2001-07-25 2007-08-21 Nantero, Inc. Devices having horizontally-disposed nanofabric articles and methods of making the same
TW554601B (en) * 2001-07-26 2003-09-21 Matsushita Electric Ind Co Ltd Semiconductor laser device and method for fabricating the same
US6784028B2 (en) * 2001-12-28 2004-08-31 Nantero, Inc. Methods of making electromechanical three-trace junction devices
JP2004063605A (ja) 2002-07-26 2004-02-26 Renesas Technology Corp 半導体装置
KR100485787B1 (ko) * 2002-08-20 2005-04-28 삼성전자주식회사 마이크로 스위치
KR100492004B1 (ko) * 2002-11-01 2005-05-30 한국전자통신연구원 미세전자기계적 시스템 기술을 이용한 고주파 소자
WO2005017967A2 (en) * 2003-08-13 2005-02-24 Nantero, Inc. Nanotube device structure and methods of fabrication
US7652342B2 (en) * 2004-06-18 2010-01-26 Nantero, Inc. Nanotube-based transfer devices and related circuits
KR100692593B1 (ko) 2005-01-24 2007-03-13 삼성전자주식회사 Ｍｅｍｓ 구조체, 외팔보 형태의 ｍｅｍｓ 구조체 및밀봉된 유체채널의 제조 방법.
JP5054936B2 (ja) * 2005-06-22 2012-10-24 パナソニック株式会社 電気機械メモリ、それを用いた電気回路及び電気機械メモリの駆動方法
GB0522471D0 (en) * 2005-11-03 2005-12-14 Cavendish Kinetics Ltd Memory element fabricated using atomic layer deposition
KR100800378B1 (ko) * 2006-08-24 2008-02-01 삼성전자주식회사 메모리 소자 및 그의 제조방법
KR100799722B1 (ko) * 2006-12-12 2008-02-01 삼성전자주식회사 메모리 소자 및 그 제조 방법
KR100834829B1 (ko) * 2006-12-19 2008-06-03 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100842730B1 (ko) * 2007-01-16 2008-07-01 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100814390B1 (ko) * 2007-02-15 2008-03-18 삼성전자주식회사 메모리 소자 및 그 제조 방법.
KR100850273B1 (ko) 2007-03-08 2008-08-04 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100936810B1 (ko) * 2007-05-23 2010-01-14 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100876088B1 (ko) * 2007-05-23 2008-12-26 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100876948B1 (ko) 2007-05-23 2009-01-09 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR101177105B1 (ko) * 2007-11-06 2012-08-24 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100417481B1 (ko) 1995-08-09 2004-06-04 지멘스 악티엔게젤샤프트 메모리장치및그제조방법
KR100434369B1 (ko) 2001-05-04 2004-06-04 엘지전자 주식회사 탄소 나노튜브를 이용한 비휘발성 메모리 소자
US20050230271A1 (en) 2004-01-12 2005-10-20 Kalle Levon Floating gate field effect transistors for chemical and/or biological sensing
KR100621827B1 (ko) 2005-08-08 2006-09-11 한국과학기술원 비휘발성 미케니컬 메모리

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7897424B2 (en) 2007-02-15 2011-03-01 Samsung Electronics Co., Ltd. Method of manufacturing an electrical-mechanical memory device
US8222067B2 (en) 2007-05-23 2012-07-17 Samsung Electronics Co., Ltd. Method of manufacturing multibit electro-mechanical memory device having movable electrode

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Publication number Publication date
US7973343B2 (en) 2011-07-05
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US8222067B2 (en) 2012-07-17

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