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KR100875180B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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KR100875180B1
KR100875180B1 KR1020080067147A KR20080067147A KR100875180B1 KR 100875180 B1 KR100875180 B1 KR 100875180B1 KR 1020080067147 A KR1020080067147 A KR 1020080067147A KR 20080067147 A KR20080067147 A KR 20080067147A KR 100875180 B1 KR100875180 B1 KR 100875180B1
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Abstract

반도체 소자의 제조 방법이 개시된다. 이 방법은, 반도체 기판상에 연마 정지막과 마스크 산화막을 순차적으로 적층하여 형성하는 단계와, 마스크 산화막의 상부에 소자 분리 영역을 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 이용하여, 제1 식각 공정 조건에서 상기 마스크 산화막을 식각하고 제2 식각 공정 조건에서 상기 연마 정지막을 식각하여, 상기 식각된 마스크 산화막과 상기 식각된 연마 정지막으로 이루어진 하드 마스크 패턴을 형성하는 단계 및 하드 마스크 패턴을 이용하여 반도체 기판을 제3 식각 공정 조건에서 식각하여 소자 분리용 트렌치를 형성하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 스페이서를 이용하지 않고서도 소자 분리막용 트렌치를 형성하여 공정을 단순화시킬 수 있고, 후속하는 트렌치에 절연 물질을 갭필하는 공정과 화학적 기계적 연마 공정에 의해 갭필된 물질을 연마하는 공정에서의 마진을 확보해 줄 수도 있는 효과를 갖는다.
반도체 소자, 소자 분리 영역, 하드 마스크

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자에 관한 것으로서, 특히, 하드 마스크를 이용하여 소자 분리 영역을 형성하는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 기판을 소자 분리 영역과 활성 영역으로 정의하는 소자 분리막이 형성된다. 소자 분리막을 형성하기 위해서 포토(photo) 공정과 스페이서(spacer) 공정이 사용될 수 있다. 250㎚ 식각 공정까지는 소자 분리막을 형성하기 위해 포토 공정 같은 단순한 공정이 사용되지만, 반도체 소자의 크기가 줄어들수록 소자 분리막 형성용 트렌치의 폭은 줄어들고 깊이는 더욱 깊어지는 현상 때문에 스페이서를 이용한 스페이서 공정이 사용된다. 스페이서 공정은 포토 공정에서 정의하기 어려운 패턴 CD(Critical Dimension)의 공정 마진을 확보할 수 있다.
이하, 소자 분리막용 트렌치를 형성하기 위해 스페이서 공정을 이용하는 일반적인 반도체 소자의 제조 방법을 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 1a 내지 도 1d들은 스페이서 공정을 따르는 일반적인 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 1a에 도시된 바와 같이, 반도체 기판(10)상에 실리콘 질화막(12)과 실리콘 산화막(14)을 증착하여 순차적으로 형성한다. 이후, 실리콘 산화막(14)의 상부에 소자 분리 영역을 노출시키는 감광막 패턴(16)을 형성하고, 도 1b에 도시된 바와 같이, 감광막 패턴(16)을 식각 마스크로 이용하여 실리콘 질화막(12)과 실리콘 산화막(14)을 식각하여, 실리콘 질화막 패턴(12A)과 실리콘 산화막 패턴(14A)으로 이루어지는 하드 마스크를 형성한다.
이후, 도 1c에 도시된 바와 같이, 감광막 패턴(16)을 애싱에 의해 제거한 후, 실리콘 질화막 패턴(12A)과 실리콘 산화막 패턴(14A)을 포함하는 반도체 기판(10)의 전면에 스페이서(18)을 형성한다.
이후, 도 1d에 도시된 바와 같이 스페이스(18)와 하드 마스크(12A 및 14A)를 식각 마스크로 이용하여 반도체 기판(10)을 식각하여 소자 분리막용 트렌치(20)를 형성한다.
도 2a 및 도 2b들은 스페이서 공정을 이용한 반도체 소자의 제조 방법에 의한 공정 단면도를 SEM(Scanning Electron Microscope)으로 획득한 사진들이다
ArF 포토 레지스트를 이용하여 덴스 라인(dense line)을 패터닝한 모습은 도 2a에 도시된 바와 같고, 하드 마스크를 형성한 이후의 덴스 라인의 패턴은 도 2b에 도시된 바와 같다. 도 2b를 참조하면, 프로파일이 굴곡 없이 깨끗하게 형성됨을 알 수 있다. 그러나, 스페이서 공정은 포토 공정에 비해 공정의 단계가 많다는 단점을 갖는다.
본 발명이 이루고자 하는 기술적 과제는, 스페이서를 이용하지 않고 소자 분리막용 트렌치를 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판상에 연마 정지막과 마스크 산화막을 순차적으로 적층하여 형성하는 단계와, 상기 마스크 산화막의 상부에 소자 분리 영역을 노출시키는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 이용하여, 제1 식각 공정 조건에서 상기 마스크 산화막을 식각하고 제2 식각 공정 조건에서 상기 연마 정지막을 식각하여, 상기 식각된 마스크 산화막과 상기 식각된 연마 정지막으로 이루어진 하드 마스크 패턴을 형성하는 단계 및 상기 하드 마스크 패턴을 이용하여 상기 반도체 기판을 제3 식각 공정 조건에서 식각하여 소자 분리용 트렌치를 형성하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 반도체 소자의 제조 방법은 스페이서를 이용하지 않고서도 소자 분리막용 트렌치를 형성하여 공정을 단순화시킬 수 있고, 후속하는 트렌치에 절연 물질을 갭필하는 공정과 화학적 기계적 연마 공정에 의해 갭필된 물질을 연마하는 공정에서의 마진을 확보해 줄 수도 있는 효과를 갖는다.
이하, 본 발명에 의한 반도체 소자의 제조 방법의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3a 내지 도 3f들은 본 발명의 실시예에 의한 반도체 소자의 제조 방법의 공정 단면도들을 나타낸다.
도 3a를 참조하면, 반도체 기판(100)상에 패드 산화막(102), 연마 정지막(104), 마스크 산화막(106) 및 반사 방지막(ARC:Anti Reflective Coating)(108)을 순차적으로 적층하여 형성한다.
즉, 반도체 기판(100)의 상부에 패드 산화막(102)을 형성한다. 패드 산화막(102)의 상부에 연마 정지막(104)을 형성한다. 연마 정지막(104)은 실리콘 질화막(SiN)이 될 수 있다. 연마 정지막(104)의 상부에 마스크 산화막(106)을 형성한다. 마스크 산화막(106)은 TEOS(tetraethoxy silane) 또는 증착하여 형성되는 실리콘 산화막(SiO2)이 될 수 있다. 마스크 산화막(106)의 상부에 반사 방지막(108)을 형성한다. 반사 방지막(108)의 두께는 300Å이 될 수 있다.
도 4는 연마 정지막(104)인 실리콘 질화막과 마스크 산화막(106)인 TEOS간의 두께간의 관계를 나타내는 그래프로서, 횡축은 TEOS의 두께를 나타내고, 종축은 실리콘 질화막의 두께를 나타낸다.
도 4를 참조하면, 실리콘 질화막(104)과 TEOS(106)의 적절한 두께(optimum thickness)를 알 수 있다. 예를 들어, TEOS와 Si3N4의 적절한 두께가 각각 700Å 및 1000Å일 때, 반사 방지막(108)의 두께는 820Å이고 감광막 패턴(110)을 위한 포토 레지스트의 두께는 3400Å일수 있다.
이후, 도 3b에 도시된 바와 같이, 반사 방지막(108)의 상부에 소자 분리 영역을 노출시키는 감광막 패턴(110)을 형성한다. 감광막 패턴(110)은 반사 방지막(108)의 상부에 포토 레지스트를 도포한 후 사진 식각 공정에 의해 포토 레지스트를 패터닝하여 얻을 수 있다.
이후, 도 3c 내지 도 3e에 도시된 바와 같이 감광막 패턴(110)을 식각 마스크로 이용하여 제1 및 제2 식각 공정 조건들에 의해 마스크 산화막(106)과 연마 정지막(104)을 순차적으로 건식 식각하여 하드 마스크 패턴(130)을 형성한다. 이때, 반사 방지막(108)과 패드 산화막(102)도 함께 식각될 수 있다. 구체적으로 살펴보면 다음과 같다.
도 3c에 도시된 바와 같이, 감광막 패턴(110)을 마스크로 이용하여 제1 식각 공정 조건에서 반사 방지막(108)과 마스크 산화막(106)을 건식 식각한다. 제1 식각 공정 조건에서 마스크 산화막(106)을 식각하기 위해 이용되는 반응 가스의 량 및 RF 전력중 적어도 하나를 조정하여, 감광막 패턴(110)과 마스크 산화막(106) 간의 식각 선택비를 조절할 수 있다. 부연하면, 감광막 패턴(110)과 마스크 산화막(106)간의 식각 선택비의 향상은 포토 레지스트의 소모량을 최소화하는 것과 같으며, 포토 레지스트의 소모량을 최소화하기 위해 반응 가스의 량을 적게 사용하거나 RF 전력을 적게 하는 방법이 있다. 따라서, 포토 레지스터의 소모량을 줄여 감광막 패턴(110)과 마스크 산화막(106)간의 식각 선택비를 향상시키기 위해서, 반응 가스의 분압비와 RF 전력을 적게 할 수 있다.
제1 식각 공정 조건에서, CF4와 CHF3만이 반응 가스로서 이용될 수도 있고, O2와 Ar이 가스로서 더 이용될 수도 있다. 여기서, O2는 폴리머를 제거하는 역할을 하고, Ar은 압력을 안정화시키는 역할을 한다.
본 발명에 의하면, 제1 식각 공정 조건은 40 내지 50mT 바람직하게는 45mT의 압력, 500 내지 700Ws 바람직하게는 600Ws의 RF 전력, 5 내지 10sccm 바람직하게는7sccm의 O2, 100 내지 200sccm 바람직하게는 120sccm의 Ar, 30 내지 50sccm 바람직하게는 40 sccm의 CF4, 15 내지 25sccm 바람직하게는 20 sccm의 CHF3이다.
이와 같이 마스크 산화막(106)을 식각하여 마스크 산화막 패턴(106A)을 형성한 후, 도 3d에 도시된 바와 같이 제2 식각 공정 조건에 의해 연마 정지막(104)을 건식 식각한다. 본 발명에 의하면, 제2 식각 공정 조건은 55 내지 65mT 바람직하게는 60mT의 압력, 500 내지 700Ws 바람직하게는 600Ws의 RF 전력, 3 내지 7sccm 바람직하게는 5 sccm의 O2, 100 내지 200sccm 바람직하게는 160 sccm의 Ar, 70 내지 90sccm 바람직하게는 80 sccm의 CF4이다.
전술한 연마 정지막(104)을 식각할 때, O2: Ar : CF4 가스의 분압비는 1:32:16 일 수 있다.
제1 및 제2 식각 공정 조건을 정리하면, 다음 표 1과 같다.
구 분 제1 식각 공정 조건 제2 식각 공정 조건
압력(mT) 40 ~ 50, p.f. 45 55 ~ 65, p.f.60
RF 전력(Ws) 500 ~ 700, p.f.600 500 ~ 700, p.f.600
O2(sccm) 5 ~ 10, p.f.7 3 ~ 7, p.f.5
Ar(sccm) 100 ~ 200, p.f.120 100 ~ 200, p.f.160
CF4(sccm) 30 ~ 50, p.f.40 70 ~ 90, p.f.80
CHF3(sccm) 15 ~ 25, p.f.20 0
여기서, p.f.는 바람직한 값을 나타내고, Ws는 Watt·second를 의미한다.
한편, 마스크 산화막(106)과 연마 정지막(104)을 식각하는 챔버의 진공 정도를 조정하여, 마스크 산화막(106)과 연마 정지막(104)의 식각 직진성을 조절할 수 있다. 식각 직진성 향상은 식각으로 인해 생성된 부산물(by-product)을 빠르게 제거하는 방법과 전력을 크게 하는 방법이 있다. 여기서, 전력을 크게 하면 포토 레리스트의 소모량이 증가하여 감광막 패턴(110)과 마스크 산화막(106)간의 식각 선택비가 악화되므로, 부산물을 빠르게 제거하기 위해 챔버의 진공도를 낮춘다.
연마 정지막(104)과 마스크 산화막(106)이 식각되어 연마 정지막 패턴(104A)과 마스크 산화막 패턴(106A)이 형성된 후, 감광막 패턴(110)과 반사 방지막(108A)을 제거한다.
연마 정지막(104)이 식각되어 반도체 기판(100)이 노출되면, 노출된 반도체 기판(100)의 표면은 산화되어 자연 산화막(120)이 형성될 수 있다. 따라서, 노출된 반도체 기판(100)상에 형성된 자연 산화막(120)을 도 3e에 도시된 바와 같이 제4 식각 공정 조건에 의해 식각하여 제거한다. 제4 식각 공정 조건은 8 내지 12mT 바람직하게는 10mT의 압력, 450 내지 550Ws 바람직하게는 500Ws의 소스 전력, 35 내지 45Ws 바람직하게는 40Ws의 바이어스 전력, 40 내지 60sccm 바람직하게는 50 sccm의 CF4일 수 있다.
따라서, 패드 산화막 패턴(102A), 연마 정지막 패턴(104A), 마스크 산화막 패턴(106A)으로 이루어진 하드 마스크 패턴(130)이 형성될 수 있다.
패드 산화막 패턴(102A)이 반드시 마련되어야 하는 것은 아니며, 이 경우, 하드 마스크 패턴(130)은 연마 정지막 패턴(104A) 및 마스크 산화막 패턴(106A)으로 이루어진다.
이후, 도 3f에 도시된 바와 같이, 하드 마스크 패턴(130)을 이용하여 반도체 기판(100)을 제3 식각 공정 조건에 의해 건식 식각하여 소자 분리막용 트렌치(200)를 형성한다. 제3 식각 공정 조건은 O2, HBr, Cl2를 반응 가스로서 이용할 수 있다. 여기서, HBr 및 Cl2의 혼합비율은 트렌치(200)의 형성 각도를 조절하기 위한 주요 인자이다.
본 발명에 의하면, 제3 식각 공정 조건은 6 내지 10mT 바람직하게는 8mT의 압력, 550 내지 650Ws 바람직하게는 600Ws의 소스 전력, 180 내지 220Ws 바람직하게는 200Ws의 바이어스 전력, 2 내지 5sccm 바람직하게는 3sccm의 O2, 140 내지 160sccm 바람직하게는 150 sccm의 HBr, 15 내지 25 sccm 바람직하게는 20 sccm의 Cl2일 수 있다. 제3 식각 공정 조건에서, O2, HBr, Cl2의 분압비는 1:50:7 일 수 있다.
제3 및 제4 식각 공정 조건을 정리하면 다음 표 2와 같다.
구 분 제4 식각 공정 조건 제3 식각 공정 조건
압력(mT) 8 ~ 12, p.f.10 6 ~ 10, p.f.8
소스 전력(Ws) 450 ~ 550, p.f.500 550 ~ 650, p.f.600
바이어스 전력(Ws) 35 ~ 45,p.f.40 180 ~ 220, p.f.200
O2(sccm) 0 2 ~ 5, p.f.3
HBr(sccm) 0 140 ~ 160, p.f.150
Cl2(sccm) 0 15 ~ 25, p.f.20
CF4(sccm) 40 ~ 60, p.f.50 0
여기서, p.f.는 바람직한 값을 나타낸다. 하드 마스크 패턴(130)을 형성한 후, 반도체 기판(100)이 노출되는 정도는 엔드 포인트 검출(EPD:End Point Detection) 방법을 이용하여 조절한다.
이후, 소자 분리막용 트렌치(200)에 절연 물질(미도시)을 갭필한 후, 갭필된 절연 물질을 화학 기계적 연마(CMP:Chemical Mechanical Polishing) 공정에 의해 연마하여 소자 분리막을 형성하는 공정은 일반적인 사항들이므로 여기서는 상세한 설명을 생략한다. 연마 정지막(104)은 CMP에서 연마 정지막으로서의 역할을 한다.
도 5a 내지 도 5e들은 본 발명에 의한 반도체 제조 방법에 의한 반도체 소자의 SEM을 통해 획득한 영상이다.
예를 들어, 제1 및 제2 식각 공정 조건에서 CF4와 CHF3의 비율을 60:20으로 할 경우, 식각 후의 엣지 프로파일은 하드 마스크의 손실이 없고 라인 엣지 러프니스(LER:Line Edge Roughness)는 매우 낮음을 도 5a 및 도 5b로부터 알 수 있다. 도 5b는 도 5a에 도시된 A-A'선을 따라 절취한 단면도이다. 연마 정지막(104)과 마스크 산화막(106)을 식각한 이후에, 남겨된 감광막 패턴(110)의 모습은 도 5c 및 도 5d에 도시된 바와 같다. 도 5c는 도 5b를 약간 기울어서 촬영하여 획득한 사진이다.
결국, 도 5e에 도시된 바와 같이 최종적으로 획득되는 소자 분리막용 트렌치의 프로파일은 굴곡 없이 형성될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1a 내지 도 1d들은 스페이서 공정을 따르는 일반적인 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 2a 및 도 2b들은 스페이서 공정을 이용한 반도체 소자의 제조 방법에 의한 공정 단면도를 SEM으로 획득한 사진들이다
도 3a 내지 도 3f들은 본 발명의 실시예에 의한 반도체 소자의 제조 방법의 공정 단면도들을 나타낸다.
도 4는 연마 정지막인 실리콘 질화막과 마스크 산화막인 TEOS간의 두께간의 관계를 나타내는 그래프이다.
도 5a 내지 도 5e들은 본 발명에 의한 반도체 제조 방법에 의한 반도체 소자의 SEM을 통해 획득한 영상이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 기판 102 : 패드 산화막
104 : 실리콘 질화막 106 : 실리콘 산화막
108 : 반사 방지막 110 : 감광막 패턴
130 : 하드 마스크 패턴 200 : 트렌치

Claims (20)

  1. 반도체 기판상에 연마 정지막과 마스크 산화막을 순차적으로 적층하여 형성하는 단계;
    상기 마스크 산화막의 상부에 소자 분리 영역을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 이용하여, 제1 식각 공정 조건에서 상기 마스크 산화막을 식각하고 제2 식각 공정 조건에서 상기 연마 정지막을 식각하여, 상기 식각된 마스크 산화막과 상기 식각된 연마 정지막으로 이루어진 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 이용하여 상기 반도체 기판을 제3 식각 공정 조건에서 식각하여 소자 분리용 트렌치를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 반도체 소자의 제조 방법은,
    상기 하드 마스크 패턴을 형성한 후 노출된 상기 반도체 기판상에 형성된 자연 산화막을 제4 식각 공정 조건에서 식각하여 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 제1 식각 공정 조건에서 이용되는 반응 가스의 량 및 RF 전력중 적어도 하나를 조정하여, 상기 감광막 패턴과 상기 마스크 산화막 간의 식각 선택비를 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서, 상기 마스크 산화막과 상기 연마 정지막을 식각하는 챔버의 진공 정도를 조정하여, 상기 마스크 산화막과 상기 연마 정지막의 식각 직진성을 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서, 상기 하드 마스크 패턴을 형성한 후, 상기 반도체 기판이 노출되는 정도는 엔드 포인트 검출 방법을 이용하여 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서, 상기 반도체 소자의 제조 방법은
    상기 마스크 산화막의 상부에 반사 방지막을 형성하는 단계를 더 구비하고,
    상기 감광막 패턴은 상기 반사 방지막의 상부에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서, 상기 반도체 소자의 제조 방법은
    상기 반도체 기판의 상부에 패드 산화막을 형성하는 단계를 더 구비하고,
    상기 연마 정지막은 상기 패드 산화막의 상부에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서, 상기 연마 정지막은 실리콘 질화막에 해당하고, 상기 마스크 산화막은 TEOS 또는 증착하여 형성되는 실리콘 산화막에 해당하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1 항에 있어서, 상기 제1 식각 공정 조건은 CF4와 CHF3 반응 가스를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서, 상기 제1 식각 공정 조건은 O2를 상기 반응 가스로서 더 이용하여 폴리머를 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제10 항에 있어서, 상기 제1 식각 공정 조건은 Ar을 상기 반응 가스로서 더 이용하여 압력을 안정화시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제11 항에 있어서, 상기 제1 식각 공정 조건은
    40 내지 50mT의 압력, 500 내지 700Ws의 RF 전력, 5 내지 10sccm의 O2, 100 내지 200sccm의 Ar, 30 내지 50 sccm의 CF4, 15 내지 25 sccm의 CHF3인 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제11 항에 있어서, 상기 O2: Ar : CF4 가스의 분압비는 1 : 32 : 16인 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제11 항에 있어서, 상기 제2 식각 공정 조건은
    55 내지 65mT의 압력, 500 내지 700Ws의 RF 전력, 3 내지 7 sccm의 O2, 100 내지 200 sccm의 Ar, 70 내지 90 sccm의 CF4인 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제1 항에 있어서, 상기 제3 식각 공정 조건은
    O2, HBr, Cl2를 반응 가스로서 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제15 항에 있어서, 상기 제3 식각 공정 조건은
    6 내지 10mT의 압력, 550 내지 650Ws의 소스 전력, 180 내지 220Ws의 바이어스 전력, 2 내지 5sccm의 O2, 140 내지 160 sccm의 HBr, 15 내지 25 sccm의 Cl2인 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제15 항에 있어서, 상기 O2, HBr, Cl2의 분압비는 1 : 50 :7 인 것을 특징으 로 하는 반도체 소자의 제조 방법.
  18. 제2 항에 있어서, 상기 제4 식각 공정 조건은
    8 내지 12mT의 압력, 450 내지 550Ws의 소스 전력, 35 내지 45Ws의 바이어스 전력, 40 내지 60 sccm의 CF4인 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제6 항에 있어서, 상기 반사 방지막의 두께는 300Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제1 항에 있어서, 상기 감광막 패턴의 두께는 3400Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
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