KR100869592B1 - 하프 또는 풀 브리지 회로 내의 ｖｓ 전압을모니터링함으로써 양방향 전류 감지 - Google Patents

Abstract

전형적으로 MOSFET들인 하이 사이드 및 로우 사이드 트랜지스터 스위치들을 포함하는 브리지 연결 스위치 트랜지스터 출력 회로에서 출력 전류를 결정하기 위한 장치 및 방법이 개시된다. 하이 및 로우 사이드 스위치들 사이의 공통 노드에서의 전압이 감지된 다음, 이 전압이 관심있는 모든 양 또는 음의 출력 전류에 대해 양이 되도록 하기 위해 고정된 양 만큼 제 1 회로에서 오프셋된다. 출력 전압은 실제로 제 2 회로에서 결정되는 바, 제 2 회로는 로우 사이드 스위치의 온타임과 관련하여 미리 결정된 시간에만 오프셋 전압 신호를 수신한다. 제 1 회로는 전류 기준 소스/레벨 시프터 및 특정의 회로 구성으로 복수의 트랜지스터들로 형성되는 전류 미러 회로를 포함한다. 제 2 회로는 전류 측정 신호를 제공하기 위해서 요구되는 시간에 게이트된 NMOS 트랜지스터에 의해 제 1 회로의 출력에 결합된다. 제 2 회로는 제 1 전류 기준 소스와 실질적으로 동일한 전기 특성들을 갖는 제 2 전류 기준 소스, 및 제 2 복수의 트랜지스터들을 포함하는 바, 이러한 제 2 복수의 트랜지스터들 각각은 입력 사이드 회로 트랜지스터들과 매치되며, 동일한 회로 구성으로 연결된다. 제 2 회로에서, 오프셋 신호는 하이 및 로우 사이드 기준 신호들과 비교되어, 출력 전류가 과전류 제한을 양으로 또는 음으로 초과하는 경우 표시를 제공한다. 유익하게는, 감지 회로는 단일 IC 내에서 출력 회로 게이트 드라이버와 함께 집적된다.

하프 브리지 또는 풀 브리지 회로, 양방향 전류 감지

Description

하프 또는 풀 브리지 회로 내의 ＶＳ 전압을 모니터링함으로써 양방향 전류 감지{BI-DIRECTIONAL CURRENT SENSING BY MONITORING VS VOLTAGE IN A HALF OR FULL BRIDGE CIRCUIT}

관련 출원들에 대한 상호 참조
본 출원은 2004년 6월 2일에 출원된 미국 가출원 60/576,829에 기초하고 그 우선권을 주장하며, 이 가출원의 모든 개시 내용은 본원의 참조로서 인용된다.

또한, 본 출원은, 2004년 3월 23이 Dana Wilhelm의 이름으로 출원되었으며 그 명칭이 "하이 볼트 오프셋 감지 회로 및 방법"인 미국 특허 출원 번호 10/806,668와 관련되며, 이 출원의 모든 개시 내용은 본원의 참조로서 인용된다.

본 발명은 고전력의 하프(half) 및 풀(full) 브리지 트랜지스터 회로들에 대한 양방향 전류 감지 방법 및 장치에 관한 것으로서, 특히 전력 회로 내에 어떠한 구성 요소들도 삽입하지 않고, 브리지 드라이버 IC 내에 완전히 통합될 수 있는 장치 및 방법에 관한 것이다.

본 발명은 하프 브리지 MOSFET 회로의 환경에서 설명될 것이지만, 개시되는 개념들은 다른 타입들 또는 전력 트랜지스터들을 이용하는 회로 및 풀 브리지 토폴로지(topology)의 회로들에도 직접적으로 적용될 수 있다.

고 전압 하프 브리지 및 풀 브리지 전력 회로들은 모터 드라이브들, 형광등의 전기적인 밸러스트(ballast) 및 파워 서플라이들과 같은 다양한 응용들에 사용된다. 도 1은 간단한 하프 브리지 회로(10)를 나타낸다. 이 회로는, MOSFET(M_HS) 및 캐패시터(C1)를 포함하는 제 1 회로 경로 및 MOSFET(M_LS) 및 캐패시터(C2)를 포함하는 제 2 회로 경로를 통하여, MOSFET들 사이의 공통 포인트(14) 및 2개의 캐패시터들(C1 및 C2) 사이의 제 2 공통 포인트(16)에 연결된 로드(12)를 피딩(feeding)하는 MOSFET들(M_HS 및 M_LS)에 연결되는 하이 사이드 및 로우 사이드 토템폴(totem pole)을 이용한다.

전형적으로 IC로 이루어지는 게이트 드라이브 회로(18)는 논리 입력 신호들(H_IN 및 L_IN)에 응답하여 MOSFET들(M_HS 및 M_LS)을 턴온 또는 턴오프시키기 위해 게이트 드라이브 신호들을 공급한다.

하프 브리지 또는 풀 브리지 토폴로지를 포함하는 전력 응용들에 있어서, 피드백(feedback)을 위해서 또는 런 어웨이(run away) 상황을 방지하기 위해서는 종종 전류 감지가 요구된다. 통상의 전류 감지 방법들은, 예를 들어 MOSFET(M_HS 및 M_LS) 사이의 전력 회로(미도시) 내에 저항들과 같은 외부 구성요소들을 삽입할 것을 요구하는데, 이것은 침입적(intrusive)이다. 즉, 전력 소모를 야기하고 드라이버 IC 상에 여분의 핀들을 요구한다.

또한, 어떠한 고전력 브리지 토폴로지 응용들(예를 들어, 클래스-D 증폭기들)에 있어서, 전력 트랜지스터들은 도 1에 나타낸 바와 같이 고전압 레일과 접지 사이가 아닌, 양의 전압 레일과 음의 전압 레일 사이에 연결된다. 이러한 경우, 양의 전류와 음의 전류가 모두 나타날 수 있다. 모든 전력 브리지 응용들에서 이용가능하도록 의도된 경우, 드라이버 IC 내의 측정 회로는 음의 스윙(negative swings)에 적응할 수 있어야 한다.

따라서, 전력 회로 내에 감지 요소를 삽입해야 하는 필요성을 없애고, 드라이버 IC와 통합될 수 있으며, 양방향 전류들을 측정할 수 있는 회로 및 방법이 필요하다. 본 발명은 이러한 요구를 만족시키도록 의도된 것이다.

본 발명에 따르면, 하프/풀 브리지 회로 내의 로우 사이드 스위치는 전류 감지 요소로서도 기능한다. MOSFET 스위칭 요소의 R_DSON(턴온시 드레인 소스간 저항)은 알려져있고, 스위치의 드레인 전압은 VS(공통 노드) 전압과 같기 때문에, 로우 사이드 스위치가 온 상태인 동안 VS 전압을 감지함으로써 회로 내의 전류를 확인할 수 있다. 이러한 전류 감지 방법은 완전히 비 침입적이며, 드라이버 IC 내에 완전히 통합될 수 있다.

본 발명에 따른 VS 감지는 상술한 Dana Wilhelm 특허 출원에 개시되어 있는 기술에 기초한다. Dana Wilhelm 출원의 장치는 오프셋 검출에 이용된다. 즉, 언제 공통 노드가 하이 상태로부터 로우 상태로 또는 로우 상태로부터 하이 상태로 천이되는 지를 결정한다. 이것은, 예를 들어 공진 로드(resonant load)를 구동시키는 전자 밸러스트에서 요구되는데, 이러한 경우 로우 사이드 MOSFET이 너무 조기에 턴온되게 되면, 공통 노드의 전압은 로우 사이드 레일의 전압으로 된다. 이와 같은 소위 "하드 스위칭(hard-switching)은 스위칭 손실들의 원인이 되며, MOSFET들(M_HS 및 M_LS)에 열을 발생시킴으로써, 궁극적으로 이러한 MOSFET들을 고장나게 한다.

이제, Wilhelm 장치의 개념들은 전류 감지에도 적합하다는 것을 알게 되었다. 또한, MOSFET 노드(14)에서의 전압, 즉 VS 전압을 감지 회로의 로우 사이드로 전송되기 전에 정해진 양 만큼 시프트시킴으로써, 음의 전류의 감지가 가능하게 되어, 양방향 전류를 감지한다.

따라서, 본 발명의 목적은 고전력 MOSFET 스위치 출력 회로 내의 전류를 감지하는 개선된 장치 및 방법을 제공하는 것이다.

본 발명의 다른 목적은, 토템폴 구성으로 연결된 2개의 스위칭 트랜지스터들 사이의 공통 노드의 전압이 로우 사이드 트랜지스터의 R_DSON에 기초하여 전류를 결정하는 데에 이용되는 장치 및 방법을 제공하는 것이다.

본 발명의 다른 목적은 음의 전류를 감지하기 위해 공통 노드의 전압을 미리 결정된 양 만큼 시프트업시키는 장치 및 방법을 제공하는 것이다.

본 발명의 다른 목적은 출력 전류 경로에 감지 요소의 삽입을 요구하지 않는 전류 감지 구성을 제공하는 것이다.

또한, 본 발명의 목적은 단일 직접 회로 내에서 스위칭 트랜지스터들에 대한 드라이버의 다른 구성 요소들과 결합될 수 있는 전류 감지 구성을 제공하는 것이다.

본 발명의 또 다른 목적은 하프 브리지 토폴로지와 풀 브리지 토폴로지 모두를 갖는 장치들에 이용될 수 있는 상기 설명한 전류 감지 구성을 제공하는 것이다.

본 발명의 일 양상에 따르면, 토템 폴 구성으로 연결된 2개의 스위칭 트랜지스터들을 포함하는 고전력 MOSFET 스위치 출력 회로 내의 전류를 감지하기 위한 배열이 제공되는 바, 여기서 트랜지스터들 사이의 공통 노드에서의 전압은 그 공통 노드에 연결된 회로에 의해 감지되며, 이 전압은 로우 사이드 트랜지스터의 R_DSON에 기초하여 전류를 계산하는 데에 이용된다.

본 발명의 다른 양상에 따르면, 상기 설명한 배열은 출력 트랜지스터들에 대한 드라이버의 다른 구성 요소들과 함께 집적된다.

본 발명의 또 다른 양상에 따르면, 트랜지스터들 사이의 공통 노드에서의 전압이 고정된 양 만큼 시프트업됨으로써, 로우 사이드 트랜지스터의 R_DSON를 통한 양의 전류 및 음의 전류를 측정할 수 있게 된다.

본 발명의 보다 상세한 본질 뿐 아니라, 다른 목적들, 특징들 및 장점들은 첨부 도면을 참조하여 설명되는 하기의 상세한 설명으로부터 명확해질 것이며, 도면들에서 동일한 부분들은 동일한 참조 부호에 의해 표기된다.

도 1은 본 발명이 응용될 수 있는 간략화된 하프 브리지 회로도이다.

도 2는 본 발명에 따른 새로운 전류 감지 회로의 개략도이다.

도 3은 양방향 과전류 센서에 대한 신호 처리를 나타내는 블록도이다.

도 4는 도 3의 회로에 대한 파형도이다.

도 5는 도 2의 회로 내의 특정 전압들 간의 관계를 도시한다.

도 1을 다시 참조하면, 예시된 회로 배열에 대해 본 발명의 원리를 적용하기 위해서는, IC(18) 내에 감지 회로를 포함시킨 다음, 파선으로 나타낸 바와 같이 IC의 적절한 핀에 공통 노드(14)를 연결할 것을 요구한다.

도 2는 본 발명에 따른 배열을 구현하기 위한 회로(30)를 예시한다. 이 회로(30)는 2개의 부분들, 즉 하이 사이드 웰(high side well)(32) 내에 레벨 시프팅 저항(R1)과 MOSFET들(M2-M5)을 포함하는 전류 기준/미러 회로(current reference/mirror circuit) 및 MOSFET들(M6-M9)을 포함하는 로우 사이드 상의 (레벨 시프트 저항을 제외한) 정합 회로들로 구성된다. 2개의 사이드(즉, 하이 사이드 및 로우 사이드)는 고전압 NMOS 트랜지스터(M1)에 의해 연결되는 바, 이 고전압 NMOS 트랜지스터(M1)는 도 3과 관련하여 설명되는 바와 같이 하이 사이드 웰이 거의 접지일 때에 턴온되어, VS 전압을 통과시킨다.

회로(30)의 동작은 다음과 같다. VS는 일정한 양인 Iref1 × M3/M2 × R1 만큼 시프트되며, 이에 따라 시프트된 전압 V1 = VS + Iref1 × M3/M2 ×R1은 항상 양이 된다. 만일 하이 사이드 상의 전류 기준 및 전류 미러가 로우 사이드 상의 대응물들과 일치한다면, 즉 Iref1 = Iref2, M3/M2 = M7/M6 및 M5/M4 = M9/M8이면, V3 =V1이고, V4는 NMOS 트랜지스터(M1)의 V_DSON(턴온시 드레인 소스간 전압)(이것은 매우 작다) 만큼 V3과 다르다. 하지만, 이해될 사항으로서, 이러한 관계들은 V1이 단지 양의 V1일 때에만 적용된다. V1이 음일 때, V3는 V1과 같지 않다. 대신에, V2가 떨어지고, NMOS 트랜지스터(M5)가 핀치오프(pinch off)됨으로써, NMOS 트랜지스터(M1)의 보디(body) 다이오드가 턴온되고 막고, NMOS 트랜지스터(M1)가 파괴적으로 래치업(latch up)되는 것을 막는다.

최종 결과는 다음과 같다.
V4(Vsense) = VS + Iref1 × M3/M2 ×R1 - V_DSON, M1

~VS + Iref1 × M3/M2 × R1

VS는 로우 사이드 스위치 전류와 로우 사이드 스위치의 R_DSON의 곱이기 때문에, 예시된 회로에 대해 로우 사이드 스위치 전류를 용이하게 얻을 수 있다.

도 3은 상기 설명한 개념의 실제 이용을 예시한다. 여기서, 로우 사이드 논리 입력(L_IN)은 로우 사이드 지연 회로(52), 프리 드라이버 회로(pre-driver circuit)(54), 출력 드라이버(56)(이들 3개는 모두 임의의 적절한 또는 요구되는 타입을 갖는다)를 통해 연결되어, 로우 사이드 MOSFET 스위치(M_LS)(도 1 참조)에 대한 게이트 드라이브 신호(L₀)를 제공한다. 로우 사이드 지연은 하이 사이드 스위치(M_HS)의 턴오프와 로우 사이드 스위치(M_LS)의 턴온 사이의 적절한 데드 타임(dead time)을 제공하기 위해 이용된다.

도 4에 도시한 V4의 파형에 의해 나타낸 바와 같이, 외부 노이즈로부터 보호하고 NMOS 트랜지스터(M1)를 통한 불필요한 흐름(shoot)을 막기 위해서는, 로우 사이드 스위치(M_LS)가 얼마의 시간 동안 온이 된 이후에만 전류 감지를 가능하게 하는 것이 바람직하다. 이러한 목적을 위해, 프리 드라이버(54)의 출력은 리딩 에지 촙 필터(leading edge chop filter)(58), NAND 게이트(60) 및 인버터(62)를 통해 연결되어, 로우 사이드 게이트 드라이브 신호(L_O)의 지연된 버전을 NMOS 트랜지스터(M1)(도 2 참조)에 대한 인에이블 신호로서 제공한다. NAND 게이트(60)에 대한 제 2 입력은 로우 사이드 논리 입력 신호(L_IN)의 지연되지 않은 버전에 의해 제공된다.

V4 감지 신호는 과전류 감지 기능을 제공하는 데에도 이용될 수 있다. 이러한 목적을 위해, V4 신호는 비교기들(66 및 72)의 직접 입력 및 반전 입력에 각각 연결된다. 비교기들(66 및 72)에 대한 제 2 입력들은 플러스 및 마이너스 참조 신호들 +V_R1 및 -V_R1에 의해 각각 제공되는 바, 이것들은 임계 전류를 초과하는 양수 및 음수를 나타낸다. 비교기(66)의 출력은 리딩 에지 촙 필터(68)을 통해 NOR 게이트(70)에 대한 제 1 입력으로서 연결되고, NOR 게이트의 제 2 입력은 비교기(72)로부터 직접 제공된다.

게이트(70)의 출력은, NAND 게이트(60)의 출력과 함께, NOR 게이트(64)에 입력으로서 제공된다.

NOR 게이트(64)의 출력은 과전류 표시 신호를 제공한다.

정확한 전류(VS)를 감지하기 위해서는, NMOS 트랜지스터(M1) 내의 전류(I1)가 NMOS 트랜지스터(M1) 및 NMOS 트랜지스터(M5)의 V_DSON이 무시될 수 있도록 충분히 작을 필요가 있다(도 5 참조). 이는 V4에서의 과도 전류(transient)를 제한하기 위해서는 전류가 충분히 커야한다는 요건에 의해 밸런싱된다. 이러한 과도 전류는 NMOS 트랜지스터(M1)의 게이트로부터의 용량성 결합에 의해 야기되며, NMOS 트랜지스터(M1)가 턴온될 때 V4의 허위 피크(false peak)들로서 보여질 수 있다. 이러한 과도 전류는, V4 다음에 로우 패스 필터를 이용하거나, 또는 V4가 과전류 임계 전압과 비교된 후 리딩 에지 촙 필터를 배치함으로써 억제될 수 있다. 보다 큰 I1은 V4에서 기생 용량(parasitic capacitance)를 더욱 빠르게 챠지업시킴으로써, 보다 빠른 필터들이 이용될 수 있게 하여, 응답 시간을 개선할 수 있다.

이해되는 바와 같이, 큰 음의 전류를 감지하기 위해서는, VS + Iref1 × M3/M2 ×R1이 항상 양수가 되도록 Iref1 및 R1을 적절히 선택해야 한다. 또한, 모든 조건하에서의 확실한 전류 감지를 위해, Iref1 및 R1은 파워 서플라이 및 온도의 변화에 본질적으로 영향을 받지 않도록 선택되어야 한다. 또한, NMOS 트랜지스터(M1)(도 2)의 소스 및 드레인에서의 높은 과도 전압을 제한하기 위해 제너 다이오드들(ZD1 및 ZD2)을 사용함으로써, 회로의 강건함이 개선된다.

비록 본 발명이 특정 실시예들과 관련되어 설명되었지만, 많은 다른 변형들, 수정들 및 용도들이 당업자에게 명백할 것이다. 따라서, 본 발명은 본원에서의 특정의 개시에 의해 한정되지 않으며, 첨부된 청구항들에 의해 인정되는 최대의 범주가 주어질 것이다.

Claims (18)

1. 하이 사이드 및 로우 사이드 트랜지스터 스위치를 포함하는 브리지 접속 스위칭 트랜지스터 출력 회로를 위한 게이트 드라이버로서,

   하이 사이드 스위치 인에이블 신호를 수신하기 위한 제 1 입력과;

   로우 사이드 스위치 인에이블 신호를 수신하기 위한 제 2 입력과;

   상기 하이 및 로우 사이드 스위치들 사이의 공통 노드에 연결되는 제 3 입력과;

   상기 하이 사이드 스위치에 대한 게이트 드라이브 신호를 제공하기 위한 제 1 출력과;

   상기 로우 사이드 스위치에 대한 게이트 드라이브 신호를 제공하기 위한 제 2 출력과;

   상기 하이 및 로우 사이드 스위치들을 통한 출력 전류를 나타내는 측정 신호를 제공하기 위한 제 3 출력과;

   상기 제 3 입력에 전기적으로 결합되며, 특정 회로 구성으로 복수의 트랜지스터들로 형성되는 전류 미러 회로, 레벨 시프터 및 제 1 전류 기준 소스를 포함하는 오프셋 회로와;

   상기 오프셋 회로에 전기적으로 결합되는 측정 회로와, 여기서 상기 측정 회로는 상기 제 1 전류 기준 소스와 본질적으로 동일한 전기적 특성을 갖는 제 2 전류 기준 소스와, 그리고 각각 입력 사이드 회로 트랜지스터들에 매치되고 동일한 회로 구성으로 연결되는 제 2 복수의 트랜지스터들을 포함하고; 그리고

   게이팅 신호에 응답하여 상기 오프셋 회로를 상기 측정 회로에 연결하는 결합 요소를 포함하고,

   여기서, 상기 오프셋 회로는 미리 결정된 방식으로 상기 제 1 입력 단자에서의 신호의 전압을 오프셋시키고, 상기 오프셋 신호를 상기 결합 요소에 전달하며;

   상기 결합 요소는 상기 게이팅 신호에 응답하여, 상기 오프셋 신호를 상기 측정 회로에 전달하며; 그리고

   상기 측정 회로는 상기 측정 신호를 발생하도록 동작하는 것을 특징으로 하는 게이트 드라이버.
2. 제 1 항에 있어서,

   상기 오프셋 회로, 상기 결합 요소 및 상기 측정 회로는 집적 회로 내에서 구현되는 것을 특징으로 하는 게이트 드라이버.
3. 제 1 항에 있어서,

   상기 출력 전류는 상기 오프셋 회로와 상기 공통 노드의 연결에 의해 영향을 받지 않는 것을 특징으로 하는 게이트 드라이버.
4. 제 1 항에 있어서,

   상기 오프셋 회로 및 상기 측정 회로 내의 트랜지스터들은 MOSFET들이고, 상기 결합 요소는 NMOS 고전압 트랜지스터인 것을 특징으로 하는 게이트 드라이버.
5. 제 1 항에 있어서,

   상기 게이팅 신호는 상기 제 1 입력에서의 신호의 지연된 버전으로부터 생성되는 것을 특징으로 하는 게이트 드라이버.
6. 제 5 항에 있어서,

   상기 게이팅 신호는 상기 제 1 입력에서의 신호를 리딩 에지 촙 필터를 통과시킴으로써 생성되는 것을 특징으로 하는 게이트 드라이버.
7. 제 1 항에 있어서, 상기 측정 회로는,

   상기 결합 요소에 의해 출력 사이드 회로에 전달되는 오프셋 신호와 과전류 제한을 나타내는 기준을 비교하는 비교기 구성 회로와; 그리고

   상기 비교기 구성 회로를 상기 제 3 출력에 결합하는 회로를 포함하는 것을 특징으로 하는 게이트 드라이버.
8. 제 7 항에 있어서,

   상기 비교기 구성 회로와 상기 결합 요소 사이에 연결되는 필터 회로를 더 포함하는 것을 특징으로 하는 게이트 드라이버.
9. 제 8 항에 있어서,

   상기 필터 회로는 리딩 에지 촙 필터를 포함하는 것을 특징으로 하는 게이트 드라이버.
10. 제 7 항에 있어서, 상기 비교기 구성 회로는,

    상기 오프셋 신호와 양의 과전류 제한 신호를 비교하는 제 1 비교기 회로와; 그리고

    상기 오프셋 신호와 음의 과전류 제한 신호를 비교하는 제 2 비교기 회로를 포함하며,

    여기서, 상기 제 1 비교기 회로는 필터 회로를 통하여 상기 출력 회로에 결합되고, 상기 제 2 비교기 회로는 상기 출력 회로에 직접 결합되는 것을 특징으로 하는 게이트 드라이버.
11. 제 1 항에 있어서,

    상기 오프셋 신호는 상기 제 3 입력에서의 전압에 고정된 전압을 부가함으로써 발생되는 것을 특징으로 하는 게이트 드라이버.
12. 하이 사이드 및 로우 사이드 트랜지스터 스위치들을 포함하는 브리지 연결 스위치 트랜지스터 출력 회로에서 출력 전류를 결정하는 방법으로서,

    임의의 요소를 사용하지 않으면서 상기 하이 및 로우 사이드 스위치들 사이의 공통 노드에서의 전압을 결정하는 단계와, 여기서 상기 임의의 요소는 상기 결정의 결과로서 상기 출력 전류를 변경시키며;

    상기 공통 노드에서의 전압을 나타내는 신호를 제 1 회로를 통해 전기적으로 결합하는 단계와, 여기서 상기 제 1 회로는 오프셋 전압 신호를 생성하기 위해 정해진 관계에 따라 상기 신호를 양의 감지로 증가시키며; 그리고

    출력 전류를 나타내는 측정 신호를 얻기 위해, 상기 오프셋 전압 신호를 제 2 회로를 통해 전기적으로 결합하는 단계를 포함하는 것을 특징으로 하는 브리지 연결 스위치 트랜지스터 출력 회로에서 출력 전류를 결정하는 방법.
13. 제 12 항에 있어서,

    상기 오프셋 전압 신호를 생성하기 위해, 상기 공통 노드에서의 전압을 나타내는 신호에 고정된 전압이 부가되는 것을 특징으로 하는 브리지 연결 스위치 트랜지스터 출력 회로에서 출력 전류를 결정하는 방법.
14. 제 12 항에 있어서,

    상기 공통 노드에서의 신호의 전압은, 요구되는 모든 크기의 양방향 전류들에 대해 결과적인 오프셋 신호가 양이 되게 하는 충분한 양 만큼 오프셋되는 것을 특징으로 하는 브리지 연결 스위치 트랜지스터 출력 회로에서 출력 전류를 결정하는 방법.
15. 제 12 항에 있어서,

    상기 하이 및 로우 사이드 스위치들은 개별적인 게이팅 신호들에 의해 턴온 및 턴오프되고, 상기 오프셋 전압 신호는 상기 로우 사이드 스위치에 대한 온타임의 일부 동안에만 상기 제 2 회로에 결합되는 것을 특징으로 하는 브리지 연결 스위치 트랜지스터 출력 회로에서 출력 전류를 결정하는 방법.
16. 제 15 항에 있어서,

    상기 오프셋 전압 신호의 값이 음인 경우, 상기 오프셋 전압 신호가 상기 제 2 회로에 결합되는 것을 막는 단계를 더 포함하는 것을 특징으로 하는 브리지 연결 스위치 트랜지스터 출력 회로에서 출력 전류를 결정하는 방법.
17. 제 12 항에 있어서,

    상기 오프셋 전압 신호와 기준 신호를 비교하는 단계와; 그리고

    상기 오프셋 전압 신호가 상기 출력 회로에 대한 과전류 임계값을 나타낼 때에 출력 신호를 제공하는 단계를 더 포함하는 것을 특징으로 하는 브리지 연결 스위치 트랜지스터 출력 회로에서 출력 전류를 결정하는 방법.
18. 제 12 항에 있어서,

    상기 오프셋 전압 신호와 양 및 음의 기준 신호들을 비교하는 단계와; 그리고

    상기 오프셋 전압 신호가 상기 출력 회로에 대하여 양 또는 음의 과전류 임계값을 나타낼 때에 표시를 제공하는 단계를 더 포함하는 것을 특징으로 하는 브리지 연결 스위치 트랜지스터 출력 회로에서 출력 전류를 결정하는 방법.

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