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KR100865548B1 - 반도체 메모리장치의 제조방법 - Google Patents

반도체 메모리장치의 제조방법 Download PDF

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KR100865548B1
KR100865548B1 KR1020060137138A KR20060137138A KR100865548B1 KR 100865548 B1 KR100865548 B1 KR 100865548B1 KR 1020060137138 A KR1020060137138 A KR 1020060137138A KR 20060137138 A KR20060137138 A KR 20060137138A KR 100865548 B1 KR100865548 B1 KR 100865548B1
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Abstract

센스앰프를 구성하는 트랜지스터의 문턱전압의 미스-매치(mis-match)를 개선하여 메모리소자의 오프셋 특성을 개선하고 불량(fail)의 발생을 줄여 제조수율을 증가시킬 수 있는 반도체 메모리장치의 제조방법은, 반도체기판 상에 이온주입될 영역의 반도체기판을 노출시키는 마스크 패턴을 형성하는 단계, 및 반도체기판의 노출된 영역에 4.4° ∼ 7°의 틸트(tilt) 각도로 불순물이온을 주입하는 것을 특징으로 한다.
디램(DRAM), 센스앰프, 범프페일, 이온주입, 문턱전압, 오프셋전압

Description

반도체 메모리장치의 제조방법{Method for fabricating semiconductor device}
도 1은 통상적인 반도체 메모리장치의 메모리 셀을 나타내보인 회로도이다.
도 2는 실제 제조된 메모리소자의 범프페일(bump fail)을 측정하였을 때 센스앰프의 트랜지스터의 위치에 따라 범프페일이 발생하는 비율을 나타낸 그래프이다.
도 3은 센스앰프회로의 마스크 레이아웃을 나타내보인 도면이다.
도 4 및 도 5는 도 3의 A-A'선을 따라 잘랐을 때, P웰을 형성하기 위한 포토레지스트 패턴의 측벽에서 불순물이온의 산란(scattering)이 일어나는 현상을 도시한 모식도이다.
도 6은 이온주입 각도에 따른 불순물의 프로파일을 나타낸 그래프이다.
도 7 및 도 8은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 9는 이온주입 각도에 따른 오프셋 전류량을 나타낸 그래프이다.
도 10은 이온주입 각도에 따른 2-칼럼 불량의 발생비율을 나타낸 그래프이다.
도 11은 이온주입 각도에 따른 제조수율을 나타낸 그래프이다.
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 메모리장치의 오프셋(offset) 특성을 개선하고 불량(fail)의 발생을 줄여 제조수율을 증가시킬 수 있는 반도체 메모리장치의 제조방법에 관한 것이다.
다이나믹 랜덤 액세스 메모리(Dynamic Random Acess Memory; DRAM)를 비롯한 반도체 메모리장치는 다수의 메모리 셀에 데이터를 저장하거나 저장된 데이터를 읽어내기 위한 것으로서, 다수의 비트라인 및 다수의 워드라인, 그 비트라인 및 워드라인을 선택하기 위한 회로, 및 메모리 셀로부터 읽어낸 데이터를 감지하여 소정 레벨로 증폭하기 위한 센스앰프(sense amplifier) 등의 주변회로를 포함한다. DRAM의 메모리 셀은 하나의 액세스(access) 트랜지스터와 하나의 캐패시터로 구성된다. 액세스 트랜지스터의 게이트단자에 접속하고 있는 워드라인이 선택된 후 캐패시터에 저장된 데이터가 액세스 트랜지스터를 통해 비트라인으로 전송된다. 메모리 셀로부터 리드(read)된 데이터는 비트라인을 통하여 전송된 후, 비트라인에 접속하고 있는 센스앰프회로를 통하여 감지, 증폭된 후 입출력 라인으로 전송되어 외부로 출력된다. 입출력 라인을 통하여 입력된 데이터 역시 센스앰프회로를 통하여 증폭된 후 메모리 셀로 라이트(write)되는 과정을 거치게 된다.
도 1은 통상적인 반도체 메모리장치의 일 예를 나타내보인 회로도이다.
반도체 메모리장치(100)는, 메모리 셀(MC)과 접속하여 데이터를 전송하는 비 트라인쌍(BL, /BL)과, 프리차지(precharge) 전압 VBL을 입력하여 비트라인쌍 BL, /BL을 동일한 전압레벨로 등화시키는 비트라인 등화회로(110)와, 비트라인쌍 BL, /BL에 실리는 데이터를 감지, 증폭하기 위한 센스앰프(120)와, 컬럼선택라인(CSL)에 접속하여 비트라인쌍 BL, /BL과 입출력라인 IO, /IO를 접속시키는 컬럼선택게이트(130)와, 프라차지전압 VBL을 입력하여 센스앰프(120)를 제어하기 위한 P-센스앰프 및 N-센스앰프 래치인에이블신호(LA, /LA)를 발생시키는 래치인에이블신호 발생회로(140)와, 래치인에이블신호 발생회로(140)에 접속하는 센스앰프활성화회로(150)를 구비하고 있다.
메모리 셀(MC)은 워드라인과 비트라인의 교차점에 접속하는 액세스 트랜지스터 및 액세스 트랜지스터와 기판전압(VP)에 접속하는 캐패시터를 구비한다.
센스앰프(120)는 비트라인쌍 BL, /BL 사이에 직렬접속하며 P-센스앰프 래치인에이블신호(LA)를 소오스단자에 입력하며 게이트단자가 각각 비트라인쌍 BL, /BL에 교차접속하고 있는 PMOS 트랜지스터(121, 122)로 이루어진 P-형 센스앰프회로와, 비트라인쌍 BL, /BL 사이에 직렬접속하며 N-센스앰프 래치인에이블신호(/LA)를 소오스단자에 입력하며 게이트단자가 각각 비트라인쌍 BL, /BL에 교차접속하고 있는 NMOS 트랜지스터(123, 124)로 이루어진 N-형 센스앰프회로를 구비하고 있다.
도시된 바와 같이, 센스앰프(120)는 4개의 모스 트랜지스터로 이루어지는데, 비트라인(BL)과 비트라인바(/BL)에 연결된 좌, 우의 트랜지스터가 동일하게 구동되어야한다. 이는 좌, 우 트랜지스터의 문턱전압(Vt)이 실질적으로 동일하다는 것을 의미한다. 그러나, 실제 소자의 동작에 있어서는 좌, 우 트랜지스터가 동일하게 턴-온(turn-on)되지 않는 미스매치(mis-match)가 발생하며, 이는 좌, 우 트랜지스터의 문턱전압 특성이 다름에 기인한다. 센스앰프의 센싱마진(sensing margin)은 오프셋특성에 의존하며, 오프셋특성은 좌, 우 트랜지스터의 문턱전압의 미스매치 정도에 좌우된다고 할 수 있다.
또한, 범프페일(bump fail)이 발생하는 비율을 보면 좌측의 트랜지스터와 우측의 트랜지스터에서 각기 다르게 나타난다.
도 2는 제조완료된 메모리소자의 범프페일을 측정하였을 때, 센스앰프의 트랜지스터의 위치에 따라 범프페일이 발생하는 비율을 그래프로 나타낸 것이다. 도면에서 수평축은 트랜지스터를 나타내고, 수직축은 범프페일이 발생한 개수를 나타낸다. 수평축의 "U0" 및 "U1"은 위쪽에 위치하는 좌, 우 트랜지스터를, 그리고 "L0" 및 "L1"은 아래쪽에 위치하는 좌, 우 트랜지스터를 각각 나타낸다.
도시된 바와 같이, 좌측의 트랜지스터들에 비해 우측의 트랜지스터들에서 범프페일의 발생율이 상대적으로 높고, 문턱전압 또한 우측의 트랜지스터가 상대적으로 높아 소자의 특성이 급격히 열화됨을 알 수 있다.
이와 같은 센스앰프를 구성하는 트랜지스터의 문턱전압의 미스매치는 센스앰프의 오프셋(offset) 특성을 열화시키고, 이것은 소자의 제조수율을 저하시키는 직접적인 원인이 되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 센스앰프를 구성하는 트랜지스터의 문턱전압의 미스-매치(mis-match)를 개선하여 메모리소자의 오프셋 특성을 개선하고 불량(fail)의 발생을 줄여 제조수율을 증가시킬 수 있는 반도체 메모리장치의 제조방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명에 의한 반도체 메모리장치의 제조방법은, 반도체기판 상에, 이온주입될 영역의 상기 반도체기판을 노출시키는 마스크 패턴을 형성하는 단계; 및 상기 반도체기판의 노출된 영역에 4.4° ∼ 7°의 틸트(tilt) 각도로 불순물이온을 주입하는 것을 특징으로 한다.
본 발명에 있어서, 상기 마스크 패턴은 1.7㎛의 두께로 형성할 수 있다.
상기 웰은 NMOS 트랜지스터를 형성하기 위한 P웰이며, 상기 불순물이온을 주입하는 단계에서 11B 이온을, 1 ×1013원자/㎠ ∼ 2 × 1013원자/㎠의 도우즈와 250 ∼ 350KeV의 에너지로 주입할 수 있다.
삭제
상기 웰은 PMOS 트랜지스터를 형성하기 위한 N웰이며, 상기 불순물이온을 주입하는 단계에서 31P 이온을 1 ×1013원자/㎠ ∼ 2 × 1013원자/㎠ 정도의 도우즈와, 1,000 ∼ 1,200KeV 정도의 에너지로 주입할 수도 있다.
상기 과제를 이루기 위하여 본 발명에 의한 반도체 메모리소자의 제조방법은 또한, 반도체기판 상에, 소자의 필드방지(field stop)용 불순물층이 형성될 영역을 한정하는 마스크 패턴을 형성하는 단계; 및 상기 반도체기판의 한정된 영역에 4.4° ∼ 7°의 틸트(tilt) 각도로 불순물이온을 주입하는 것을 특징으로 한다.
본 발명에 있어서, 상기 마스크 패턴은 NMOS 트랜지스터의 필드방지용 불순물층이 형성될 영역을 노출시키는 모양으로 형성할 수 있다. 이때, 상기 불순물이온으로 11B를 사용하며, 상기 불순물이온을 0.5 ×1013원자/㎠ ∼ 1 × 1013원자/㎠ 정도의 도우즈와, 70 ∼ 120KeV의 에너지로 주입할 수 있다.
또는, 상기 마스크 패턴은 NMOS 트랜지스터의 필드방지용 불순물층이 형성될 영역을 노출시키는 모양으로 형성할 수 있다. 이때, 상기 불순물이온으로 31P이온을 사용하며, 상기 불순물이온을 0.8 ×1012원자/㎠ ∼ 1.2 × 1012원자/㎠ 정도의 도우즈와, 200 ∼ 300KeV 정도의 에너지로 주입할 수 있다.
상기 과제를 이루기 위하여 본 발명에 의한 반도체 메모리소자의 제조방법은 또한, 반도체기판 상에, 소자의 펀치쓰루(punch through)를 억제하기 위한 불순물층이 형성될 영역을 한정하는 마스크 패턴을 형성하는 단계; 및 상기 반도체기판의 한정된 영역에 4.4° ∼ 7°의 틸트(tilt) 각도로 불순물이온을 주입하는 것을 특징으로 한다.
본 발명에 있어서, 상기 마스크 패턴은 NMOS 트랜지스터의 펀치쓰루를 억제하기 위한 불순물층이 형성될 영역을 노출시키는 모양으로 형성할 수 있다. 상기 반도체기판에 불순물이온을 주입하는 단계에서, 11B 이온을 0.5 ×1013원자/㎠ ∼ 1 × 1013원자/㎠ 정도의 도우즈와, 30 ∼ 80KeV 정도의 에너지로 주입할 수 있다.
또한 본 발명에 있어서, 상기 마스크 패턴은 PMOS 트랜지스터의 펀치쓰루를 억제하기 위한 불순물층이 형성될 영역을 노출시키는 모양으로 형성할 수 있다. 상기 반도체기판에 불순물이온을 주입하는 단계에서, 비소(As75)를 9.4 × 1012원자/㎠의 도우즈와, 150KeV의 에너지로 주입할 수 있다.
상기 과제를 이루기 위하여 본 발명에 의한 반도체 메모리소자는 또한, 반도체기판 상에, 셀의 문턱전압을 조절하기 위한 이온주입이 이루어질 영역을 한정하는 마스크 패턴을 형성하는 단계; 및 상기 반도체기판의 한정된 영역에 4.4° ∼ 7°의 틸트(tilt) 각도로 불순물이온을 주입하는 것을 특징으로 한다.
본 발명에 있어서, 상기 마스크 패턴은, NMOS 트랜지스터의 문턱전압 조절용 불순물층이 형성될 영역을 노출시키도록 형성할 수 있다. 상기 불순물이온을 주입하는 단계에서, 49BF2을 10 ∼ 40eV의 에너지와, 1.0 ×1013원자/㎠ ∼ 3 × 1013원자/㎠ 의 도우즈로 주입할 수 있다.
본 발명에 있어서, 상기 마스크 패턴은, PMOS 트랜지스터의 문턱전압 조절용 불순물층이 형성될 영역을 노출시키도록 형성할 수도 있다. 상기 불순물이온을 주입하는 단계에서, 31P 이온을 10 ∼ 40eV의 에너지와, 1.0 ×1012원자/㎠ ∼ 35 × 1012원자/㎠ 의 도우즈로 주입할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
본 발명은 센스앰프를 구성하고 있는 트랜지스터들의 동작에 미스매치가 발생하는 원인을 규명하고 이를 해결하기 위한 방법을 제시하고자 한다. 이를 위하여 먼저, 미스매치가 발생하는 원인을 알아보기 위하여 센스앰프의 마스크 레이아웃을 살펴보기로 한다.
도 3은 센스앰프회로의 마스크 레이아웃을 나타내보인 도면이다.
도시된 바와 같이, 비트라인쌍 BL(210), /BL(220) 사이에 상, 하, 좌, 우 4개의 트랜지스터가 대칭적으로 배치되어 센스앰프를 이루고 있다. 특히, 좌측의 두 개의 트랜지스터는 P웰(230)의 가장자리로부터 일정 거리이상 이격되어 배치되어 있으나, 우측의 두 개의 트랜지스터는 P웰(230)의 가장자리로부터 0.9㎛ 정도로 아주 가깝게 배치되어 있다.
도 2에서 언급한 바와 같이, 소자의 범프페일은 좌측에 배치된 트랜지스터보다 우측에 배치된 두 개의 트랜지스터(240)에서 훨씬 많이 발생하는 것으로 나타났다. 이와 같은 사실을 미루어볼 때, 소자의 범프페일이 발생하는 비율과 트랜지스터와 P웰 가장자리 사이의 거리 사이에 상당한 연관성이 있음을 알 수 있다.
일반적으로 반도체 메모리소자를 제조하기 위해서는 적층공정, 식각공정, 이온주입공정 등 많은 단위공정들이 이루어져야 한다. 그 중 이온주입공정은, 강한 전기장에 의해 보론(B), 아세닉(As) 등과 같은 불순물이온들을 가속시켜 웨이퍼 표면을 통과시키는 공정기술로서, 이온주입을 통해 물질의 전기적인 특성을 변화시킬 수 있다. 이러한 이온주입공정을 실시할 때, 반도체기판의 실리콘의 격자배열을 고려하여 채널링(channeling)이 일어나지 않도록 하기 위하여, 일정한 틸트 각도(tilt angle)로 주입하는데, 통상 7도 ∼ 9도 정도로 기울여서 이온주입을 실시한다.
도 4는 반도체기판에 불순물이온을 주입할 때 채널링이 일어나지 않도록 소정의 틸트(tilt) 각도로 이온주입을 실시하는 공정을 도시한 모식도이다. 그리고, 도 5는 7도 ∼ 9도의 각도로 이온주입을 실시할 경우 포토레지스트 패턴의 측벽에서 불순물이온의 산란(scattering)이 일어나는 현상을 도시한 모식도이다.
도 4 및 도 5를 참조하면, 제1 도전형, 예를 들어 N형의 반도체기판(300)이 마련되어 있고, 반도체기판(300) 상에는 P웰을 형성하기 위한 마스크로서, P웰이 형성될 영역의 반도체기판(300)을 오픈시키는 형태의 포토레지스트 패턴(302)이 형성되어 있다. 상기 포토레지스트 패턴(302)은 수십 ∼ 수백KeV의 에너지로 주입되는 불순물을 충분히 마스킹할 수 있을 정도의 두께로 형성되는데, 대략 1.7㎛ 정도로 형성된다. 상기 오픈된 반도체기판 영역으로 P형의 불순물, 예를 들어 보론(B) 이온이 통상 7도 ∼ 9도 정도의 각도로 주입된다.
이때, 보론(B) 이온은 수십 ∼ 수백KeV의 에너지로 가속되어 주입되기 때문 에, P웰이 형성될 영역의 좌측에서는 정상적으로 이온주입이 이루어지지만, 우측에서는 주입된 불순물이온이 포토레지스트 패턴(302)의 측벽에 부딪힌 다음 반도체기판(300)으로 주입되는 산란(scattering)이 일어나게 된다. 이는 채널링을 방지하기 위하여 이온주입공정이 반도체기판(300)에 대해 수직으로 이루어지지 않고 7도 ∼ 9도 정도 기울여 이루어지기 때문이다. 이로 인해, P웰의 우측영역은 당초에 설정된 농도보다 불순물의 농도가 증가하게 된다. 이렇게 증가된 불순물농도는 트랜지스터의 문턱전압(Vt)을 상승시키는데, P웰의 우측영역에 형성되는 트랜지스터의 문턱전압만 이상적으로 증가하게 된다. 따라서, P웰의 좌측영역에 형성되는 트랜지스터와 우측영역에 형성되는 트랜지스터 사이에 문턱전압의 미스매치가 발생하며, 이로 인해 소자의 특성이 열화되고 범프페일이 유발된다.
이와 같은 이온주입 경사각에 의한 불순물이온의 산란(Scattering) 또는 바운딩(Bounding) 현상을 방지하기 위하여 이온주입시 경사각을 감소시키면 되지만, 무리한 경사각의 감소는 불순물 농도의 프로파일(profile)을 변화시켜 오히려 트랜지스터의 특성을 열화시키게 된다. 즉, 실리콘(Si) 기판과 같이 규칙적인 배열의 결정구조를 갖는 기판에 틸트각도(tilt angle)를 0°로 하여 불순물이온을 주입하게 되면, 주입된 불순물이온이 규칙적인 결정배열을 그대로 관통하는 채널링(channeling)이 유발되어 후속 공정에서 반도체기판 내에 있던 불순물들이 빠져나가는 현상이 발생할 수 있다. 이를 보상하기 위하여 불순물의 농도를 증가시키면 또다른 문제점이 발생할 수 있다. 따라서, 채널링이 일어나지 않으면서 불순물이온의 산란을 방지할 수 있는 최소의 이온주입 경사각을 찾아내는 것이 중요하다.
채널링을 유발하지 않으면서 포토레지스트 패턴 측벽에서의 불순물의 산란을 방지하기 위한 최적의 이온주입각도를 알아내기 위하여, 주입각도를 2도, 3도, 4도, 5도 및 6도로 나누어 이온주입을 실시해보았다. 이때, 주입한 불순물로는 원자량(AMU)이 작은 11B를 사용하고, 도우즈량은 2× 1013원자/㎠ 정도, 주입 에너지는 90KeV 정도, 그리고 트위스트(twist)를 112도로 하여 각각 주입하였다. 트위스트란 이온주입시 반도체기판의 회전각도를 말한다.
도 6은 이온주입 각도에 따른 트랜지스터의 문턱전압 특성을 알아보기 위하여 이온주입 각도를 달리하여 주입한 불순물의 프로파일을 나타낸 그래프이다. 도시된 바와 같이, 이온주입 각도가 4도 이상일 때 트랜지스터의 미스매치 특성이 가장 좋은 것을 알 수 있다.
채널링은 불순물의 원자량(atomic mass unit)이 작을수록 잘 일어나는데, 이온주입 각도가 4도 이상에서는 원자량이 가장 작은 11B에서도 채널링이 발생하지 않았음을 확인하였다. 즉, 웰 가장자리에서의 불순물의 산란을 줄이면서 채널링이 일어나지 않도록 하는 최소한의 이온주입 각도는 4.4도 내외임을 활용하면 트랜지스터의 특성을 열화시키지 않으면서 센스앰프 트랜지스터의 특성을 개선할 수 있다.
도 7 및 도 8은 이온주입 각도를 개선한 본 발명의 실시예에 따른 반도체 메모리장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 7은 반도체기판에 P웰 또는 N웰을 형성하기 위한 이온주입 단계를 도시한 단면도이다.
제1 도전형, 예를 들어 P형의 반도체기판(400)을 마련하고, 이 반도체기판 상에 P웰이 형성될 영역을 한정하는 포토레지스트 패턴(402)을 형성한다. 상기 포토레지스트 패턴(402)은 이온주입시 마스크 역할을 할 수 있을 정도의 두께, 예를 들어 1.7㎛ 정도의 두께로 형성한다. 다음에, P형의 불순물, 예를 들어 11B 이온을 상기 포토레지스트 패턴(402)에 의해 한정된 영역의 반도체기판(400)에 주입하여 P웰을 형성하기 위한 불순물층(404)을 형성한다.
이때, 이온주입각도는 포토레지스트 패턴(402)의 측벽에서의 불순물이온의 산란을 최소화하고 채널링을 방지하기 위하여 4.4° ∼ 7°범위로 한다. 그리고, 주입하는 불순물의 도우즈는 1 ×1013원자/㎠ ∼ 2 × 1013원자/㎠ 정도, 주입에너지는 250 ∼ 350KeV 정도로 한다. 이후에 소정의 온도에서 어닐링(annealing)을 실시하면 주입된 불순물들이 확산하여 P웰(도시되지 않음)이 형성된다.
이와 같이, P웰 또는 N웰을 형성하기 위하여 불순물이온을 주입할 때 4.4° ∼ 7°의 각도로 주입하면 채널링이 일어나지 않으면서 포토레지스트 패턴(402) 측벽에서의 불순물이온의 산란을 최소화할 수 있다. 이렇게 형성된 P웰 또는 N웰에 반도체소자가 형성될 경우 균일한 특성을 나타낼 수 있다.
PMOS 트랜지스터가 형성될 영역에는 이와 같은 방법으로 N웰을 형성한다. 이때의 이온주입각도도 마찬가지로 포토레지스트 패턴 측벽에서의 불순물이온의 산란을 최소화하고 채널링을 방지하기 위하여 4.4° ∼ 7°의 범위로 한다. 그리고, 불 순물로는 31P을 사용할 수 있으며, 주입하는 불순물의 도우즈는 1 ×1013원자/㎠ ∼ 2 × 1013원자/㎠ 정도, 그리고 주입에너지는 1,000 ∼ 1,200KeV 정도로 한다.
도 8은 웰 영역 내에 필드(field)가 형성되는 것을 방지하기 위한 채널스톱(chnnel stop) 이온주입 단계를 도시한 단면도이다.
도 8을 참조하면, 반도체기판(500) 내에 불순물 이온주입 및 어닐링 공정을 통해 웰(502)이 형성되어 있다. 상기 웰(502)이 형성된 반도체기판(500) 상에 채널스톱 불순물이온이 주입될 영역을 한정하는 포토레지스트 패턴(504)을 형성한다. 상기 포토레지스트 패턴(504)은 이온주입시 마스크 역할을 충분히 할 수 있는 두께, 예를 들어 1.7㎛ 정도의 두께로 형성한다. 다음에, 노출된 영역의 반도체기판(500)에 채널스톱용 불순물이온을 주입한다. 이때, NMOS 트랜지스터를 형성할 영역에는 불순물로 11B를 사용하고, 도우즈는 0.5 ×1013원자/㎠ ∼ 1 × 1013원자/㎠ 정도, 그리고 주입에너지는 70 ∼ 120KeV 정도로 한다. 특히, 이온주입 시 각도는 포토레지스트 패턴 측벽에서의 불순물이온의 산란을 최소화하고 채널링을 방지하기 위하여 4.4° ∼ 7°범위로 한다.
PMOS 트랜지스터가 형성되는 영역에는 P31 이온을 사용하여 0.8 ×1012원자/㎠ ∼ 1.2 × 1012원자/㎠ 정도의 도우즈와, 200 ∼ 300KeV 정도의 에너지로 주입한다. 마찬가지로 이온주입 각도는 4.4° ∼ 7°의 범위로 한다.
다음에는, 펀치쓰루(punch through)를 억제하기 위한 불순물 이온주입 공정 을 실시하는데, 필드방지용 불순물 이온주입공정과 동일한 방법으로 진행한다. 즉, 반도체기판 상에 포토레지스트 패턴을 형성하고, 이 포토레지스트 패턴을 이온주입 마스크로 사용하여 반도체기판에 불순물이온을 주입한다. 이때, 주입하는 불순물로는, PMOS 트랜지스터의 경우 11B를 사용하고, 도우즈는 0.5 ×1013원자/㎠ ∼ 1 × 1013원자/㎠ 정도, 그리고 주입에너지는 30 ∼ 80KeV 정도로 한다. 특히, 이온주입 각도는 포토레지스트 패턴 측벽에서의 불순물이온의 산란을 최소화하고 채널링을 방지하기 위하여 4.4° ∼ 7°범위로 한다.
NMOS 트랜지스터가 형성되는 영역에서도 마찬가지의 방법으로 진행한다. 즉, 비소(As75)를 9.4 × 1012원자/㎠의 도우즈와, 150KeV의 에너지로 주입하되, 주입각도는 4.4° ∼ 7°의 범위로 한다.
다음에는, 셀의 문턱전압을 조절하기 위한 채널이온주입 공정을 설명한다. 먼저, 반도체기판 상에 PMOS 트랜지스터의 채널영역이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성한다. 이 포토레지스트 패턴을 이온주입 마스크로 사용하여 노출된 영역의 반도체기판으로 불순물이온을 주입한다. 이때, 주입하는 불순물로는 49BF2을 사용하고, 10 ∼ 40eV의 에너지와, 1.0 ×1013원자/㎠ ∼ 3 × 1013원자/㎠ 의 도우즈, 그리고 이온주입 각도는 4.4° ∼ 7°범위로 한다.
NMOS 트랜지스터가 형성되는 영역에도 마찬가지로 셀의 문턱전압을 조절하기 위한 이온주입공정을 진행한다. 이때, 31P을 사용하여 10 ∼ 40eV의 에너지와, 1.0 ×1012원자/㎠ ∼ 35 × 1012원자/㎠ 의 도우즈, 그리고 4.4° ∼ 7°범위의 각도로 주입한다.
상기한 여러 단계의 이온주입 공정은 그 순서를 바꾸어 진행할 수도 있다.
도 9 내지 도 11은 이온주입 각도를 종래의 7°에서 5°로 변경했을 경우의 오프셋 전류의 변화, 불량 발생비율 및 제조수율(yield)의 변화를 각각 나타낸 그래프들이다.
도 9는 이온주입 각도에 따른 오프셋 전류량을 나타낸 그래프로서, 게이트와 웰 가장자리 사이의 간격이 0.9㎛과 1.1㎛인 경우의 이온주입 각도와 반도체기판의 트위스트 각도에 따른 오프셋 전류의 크기를 나타낸 것이다.
게이트와 웰 가장자리 사이의 간격을 0.9㎛로 하고, 반도체기판 트위스트를 112°도, 이온주입 각도를 7°로 한 경우(참조부호 B) 오프셋 전류가 -110㎃인 것에 비해 반도체기판 트위스트 112°로, 이온주입 각도를 5°로 한 경우(참조부호 A)에는 오프셋 전류가 100㎃로 약 10㎃가 감소하였음을 알 수 있다. 즉, 약 10％의 센싱 마진이 증가한 것이다.
도 10은 이온주입 각도에 따른 2-칼럼 불량의 발생비율을 나타낸 그래프로서, 이온주입 각도를 7°와 5°로 한 경우의 불량 발생비율을 나타낸다.
도시된 바와 같이, 이온주입 각도를 7°로 하고 반도체기판의 트위스트를 112°로 한 경우 불량발생 비율이 60 정도에서, 이온주입 각도를 5°로 하고 반도체기판의 트위스트를 112°로 한경우에는 대략 10 정도로 약 50％ 이상 불량 발생 비율이 감소되었다.
도 11은 이온주입 각도에 따른 제조수율을 나타낸 그래프로서, 이온주입 각도를 7° 및 5°로 한 경우의 수율을 각각 나타낸다.
도시된 바와 같이, 이온주입 각도를 7°로 하고 반도체기판의 트위스트를 112°로 한 경우에는 88％이었으나, 이온주입 각도를 5°로 하고 반도체기판의 트위스트를 112°로 한 경우에는 대략 98％ 정도로 증가하였다. 즉, 불량이 감소함에 따라 제조수율이 증가하게 된 것을 알 수 있다.
센스앰프의 오프셋 전압이 감소된다는 것은 작은 전압의 변화로도 증폭이 가능하여 감지능력이 개선된다는 것으로, 센싱마진이 향상된 신호증폭기를 갖게 됨을 의미한다. 오프셋 전압이 작은 것을 감지하지 못하면, 즉 증폭에 실패하게 되면 BL, /BL 은 신호전달에 실패하게 되어 결국 불량(Fail)이 발생되고 불량이 발생된 소자는 폐기하여야 하므로 제조 수율(yield)이 감소된다.
본 발명은 이온주입시 채널링이 일어나는 것을 방지하면서 문턱전압의 쉬프트(shift) 없이 래치 트랜지스터의 미스매치를 개선하고, 오프셋 특성을 개선할 수 있다. 문턱전압이 증가하는 방향으로 쉬프트될 경우 센싱속도가 1GHz에서 333MHz 정도로 저하되며, 이에 따른 메모리소자의 가격 감소를 초래하며, 문턱전압이 감소하는 방향으로 쉬프트할 경우에는 트랜지스터의 접합 사이에 펀치쓰루(punch-through)가 유발됨으로써 제조 수율이 크게 감소될 수 있다. 본 발명은 간단한 공정상의 개선을 통해, 특히 오프셋 특성을 10％ 이상 개선함으로써 2-칼럼 불량의 발생비율을 60 비트(bit) 수준에서 10 비트(bit) 수준으로 크게 개선할 수 있다. 따라서, 소자의 제조 수율을 20％ 이상 이상 증대시킬 수 있다. 또한, 본 발명은 현재 100㎚ ∼ 45㎚ DRAM 및 플래시(flash) 메모리소자에 모두 적용 가능하다.
이상 설명한 바와 같이 본 발명에 의한 반도체 메모리장치의 제조방법에 따르면, 반도체기판에 여러 가지 불순물영역을 형성하기 위한 이온주입공정을 진행할 때 이온주입 각도를 4.4° ∼ 7°범위로 하여 진행함으로써 포토레지스트 측벽에서의 불순물의 산란을 방지할 수 있으므로 셀의 문턱전압의 변화를 방지할 수 있다. 따라서, 균일한 문턱전압을 가질 수 있으므로 소자의 특성 및 신뢰성이 증대되며, 제조수율을 향상시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (14)

  1. 반도체기판에 배치되는 제1 도전형의 웰과,
    상기 웰에 배치되며, 상기 웰의 가장자리로부터 서로 다른 거리를 두고 배치되는 제1 트랜지스터 및 제2 트랜지스터를 구비하며, 상기 제1 및 제2 트랜지스터가 하나의 비트라인 쌍에 각각 접속되어 서로 대칭을 이루며 구동되는 반도체 메모리장치의 제조방법에 있어서,
    상기 반도체기판 상에, 상기 웰이 형성될 영역을 한정하는 마스크 패턴을 형성하는 단계; 및
    상기 반도체기판의 노출된 영역에 4.4° ∼ 7°의 틸트(tilt) 각도로 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  2. 제1항에 있어서,
    상기 마스크 패턴은 1.7㎛의 두께로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 웰은 NMOS 트랜지스터를 형성하기 위한 P웰이고,
    상기 불순물이온을 주입하는 단계에서는 11B 이온을, 1 ×1013원자/㎠ ∼ 2 × 1013원자/㎠의 도우즈와 250 ∼ 350KeV의 에너지로 주입하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  5. 제1항에 있어서,
    상기 웰은 PMOS 트랜지스터를 형성하기 위한 N웰이고,
    상기 불순물이온을 주입하는 단계에서는 31P 이온을 1 ×1013원자/㎠ ∼ 2 × 1013원자/㎠ 정도의 도우즈와, 1,000 ∼ 1,200KeV 정도의 에너지로 주입하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  6. 반도체기판에 배치되는 제1 도전형의 웰과,
    상기 웰에 배치되며, 상기 웰의 가장자리로부터 서로 다른 거리를 두고 배치되는 제1 트랜지스터 및 제2 트랜지스터를 구비하며, 상기 제1 및 제2 트랜지스터가 하나의 비트라인 쌍에 각각 접속되어 서로 대칭을 이루며 구동되는 반도체 메모리장치의 제조방법에 있어서,
    상기 반도체기판 상에, 소자의 필드방지(field stop)용 불순물층이 형성될 영역을 한정하는 마스크 패턴을 형성하는 단계; 및
    상기 반도체기판의 노출된 영역에 4.4° ∼ 7°의 틸트(tilt) 각도로 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  7. 제6항에 있어서,
    상기 마스크 패턴은 NMOS 트랜지스터의 필드방지용 불순물층이 형성될 영역을 노출시키도록 형성하며,
    상기 불순물이온을 주입하는 단계에서는 11B이온을 0.5 ×1013원자/㎠ ∼ 1 × 1013원자/㎠ 정도의 도우즈와, 70 ∼ 120KeV의 에너지로 주입하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  8. 제6항에 있어서,
    상기 마스크 패턴은 PMOS 트랜지스터의 필드방지용 불순물층이 형성될 영역을 노출시키도록 형성하며,
    상기 불순물이온을 주입하는 단계에서는 31P이온을 0.8 ×1012원자/㎠ ∼ 1.2 × 1012원자/㎠ 정도의 도우즈와, 200 ∼ 300KeV 정도의 에너지로 주입하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  9. 반도체기판에 배치되는 제1 도전형의 웰과,
    상기 웰에 배치되며, 상기 웰의 가장자리로부터 서로 다른 거리를 두고 배치되는 제1 트랜지스터 및 제2 트랜지스터를 구비하며, 상기 제1 및 제2 트랜지스터가 하나의 비트라인 쌍에 각각 접속되어 서로 대칭을 이루며 구동되는 반도체 메모리장치의 제조방법에 있어서,
    반도체기판 상에, 소자의 펀치쓰루(punch through)를 억제하기 위한 불순물층이 형성될 영역을 한정하는 마스크 패턴을 형성하는 단계; 및
    상기 반도체기판의 한정된 영역에 4.4° ∼ 7°의 틸트(tilt) 각도로 불순물이온을 주입하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  10. 제9항에 있어서,
    상기 마스크 패턴은 NMOS 트랜지스터의 펀치쓰루를 억제하기 위한 불순물층이 형성될 영역을 노출시키도록 형성하며,
    상기 불순물이온을 주입하는 단계에서, 11B 이온을 0.5 ×1013원자/㎠ ∼ 1 × 1013원자/㎠ 정도의 도우즈와, 30 ∼ 80KeV 정도의 에너지로 주입하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  11. 제9항에 있어서,
    상기 마스크 패턴은 PMOS 트랜지스터의 펀치쓰루를 억제하기 위한 불순물층이 형성될 영역을 노출시키도록 형성하며,
    상기 불순물이온을 주입하는 단계에서, 비소(As75)를 9.4 × 1012원자/㎠의 도우즈와, 150KeV의 에너지로 주입하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  12. 반도체기판에 배치되는 제1 도전형의 웰과,
    상기 웰에 배치되며, 상기 웰의 가장자리로부터 서로 다른 거리를 두고 배치되는 제1 트랜지스터 및 제2 트랜지스터를 구비하며, 상기 제1 및 제2 트랜지스터가 하나의 비트라인 쌍에 각각 접속되어 서로 대칭을 이루며 구동되는 반도체 메모리장치의 제조방법에 있어서,
    반도체기판 상에, 셀의 문턱전압을 조절하기 위한 이온주입이 이루어질 영역을 한정하는 마스크 패턴을 형성하는 단계; 및
    상기 반도체기판의 한정된 영역에 4.4° ∼ 7°의 틸트(tilt) 각도로 불순물이온을 주입하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  13. 제12항에 있어서,
    상기 마스크 패턴은 NMOS 트랜지스터의 문턱전압 조절용 불순물층이 형성될 영역을 노출시키도록 형성하며,
    상기 불순물이온을 주입하는 단계에서, 49BF2을 10 ∼ 40eV의 에너지와, 1.0 ×1013원자/㎠ ∼ 3 × 1013원자/㎠ 의 도우즈로 주입하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  14. 제12항에 있어서,
    상기 마스크 패턴은 PMOS 트랜지스터의 문턱전압 조절용 불순물층이 형성될 영역을 노출시키도록 형성하며,
    상기 불순물이온을 주입하는 단계에서, 31P 이온을 10 ∼ 40eV의 에너지와, 1.0 ×1012원자/㎠ ∼ 35 × 1012원자/㎠ 의 도우즈로 주입하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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