[go: up one dir, main page]

KR100860187B1 - Semiconductor optical device having a double heterostructure to reduce leakage current and method of manufacturing the same - Google Patents

Semiconductor optical device having a double heterostructure to reduce leakage current and method of manufacturing the same Download PDF

Info

Publication number
KR100860187B1
KR100860187B1 KR1020070011242A KR20070011242A KR100860187B1 KR 100860187 B1 KR100860187 B1 KR 100860187B1 KR 1020070011242 A KR1020070011242 A KR 1020070011242A KR 20070011242 A KR20070011242 A KR 20070011242A KR 100860187 B1 KR100860187 B1 KR 100860187B1
Authority
KR
South Korea
Prior art keywords
layer
inp
current blocking
blocking layer
mesa
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020070011242A
Other languages
Korean (ko)
Other versions
KR20080072444A (en
Inventor
피중호
구본조
김덕현
주진왕
Original Assignee
엘에스전선 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘에스전선 주식회사 filed Critical 엘에스전선 주식회사
Priority to KR1020070011242A priority Critical patent/KR100860187B1/en
Publication of KR20080072444A publication Critical patent/KR20080072444A/en
Application granted granted Critical
Publication of KR100860187B1 publication Critical patent/KR100860187B1/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Semiconductor Lasers (AREA)

Abstract

본 발명에 따르면, 기판과, 상기 기판 위에 마련되는 하부 광구속층 및 상부 광구속층과, 상기 하부 광구속층과 상부 광구속층 사이에 개재되는 다중양자우물과, 상기 상부 광구속층 위에 형성된 두께 200 ~ 250㎚의 InP 클래드층을 포함하고, 메사 형태로 이루어지는 이중 헤테로 구조(DH); 상기 이중 헤테로 구조의 주변에 순차적으로 적층되고, 상호 pn접합되는 제1 전류차단층 및 제2 전류차단층; 및 상기 이중 헤테로 구조의 메사와 상기 제2 전류차단층 위에 형성된 상부 클래드층;을 포함하는 반도체 광소자가 개시된다.According to the present invention, a substrate, a lower photoresist layer and an upper photoresist layer provided on the substrate, a multi-quantum well interposed between the lower photoresist layer and the upper photoresist layer, and formed on the upper photoresist layer A double heterostructure (DH) comprising an InP cladding layer having a thickness of 200 to 250 nm and having a mesa form; A first current blocking layer and a second current blocking layer sequentially stacked on the periphery of the double hetero structure and pn-bonded to each other; And an upper clad layer formed on the mesa of the double hetero structure and the second current blocking layer.

누설전류, DH, BH, 메사, 전류차단층, pn접합 Leakage current, DH, BH, mesa, current blocking layer, pn junction

Description

누설전류를 감소시키는 이중 헤테로 구조를 구비한 반도체 광소자 및 그 제조방법{OPTICAL SEMICONDUCTOR DEVICE HAVING DOUBLE HETEROSTRUCTURE TO REDUCING CURRENT LEAKAGE AND FABRICATING METHOD THEREOF}Semiconductor optical device with double heterostructure to reduce leakage current and manufacturing method thereof

본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 후술하는 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.The following drawings attached to this specification are illustrative of preferred embodiments of the present invention, and together with the detailed description of the invention to serve to further understand the technical spirit of the present invention, the present invention is a matter described in such drawings It should not be construed as limited to

도 1은 일반적인 반도체 광소자의 이중 헤테로 구조를 도시하는 구성도이다.1 is a block diagram showing a double heterostructure of a general semiconductor optical device.

도 2는 도 1의 이중 헤테로 구조를 구비한 매립 헤테로 구조를 도시하는 부분 확대도이다.FIG. 2 is a partially enlarged view showing a buried heterostructure having the double heterostructure of FIG. 1. FIG.

도 3 및 도 4는 종래기술에 따라 제공되는 비정상적인 결정막이 형성된 헤테로 구조를 보여주는 사진이다.3 and 4 are photographs showing a heterostructure in which an abnormal crystal film is provided according to the prior art.

도 5는 종래기술에 따라 제공되는 FS-매립 헤테로 구조를 보여주는 사진이다.5 is a photograph showing a FS-embedded heterostructure provided according to the prior art.

도 6은 본 발명의 일 실시예에 따라 제공되는 반도체 광소자의 매립 헤테로 구조를 도시하는 구성도이다.6 is a block diagram illustrating a buried heterostructure of a semiconductor optical device provided according to an embodiment of the present invention.

도 7은 도 6에서 InP 클래드층의 두께를 감소시킨 구조를 도시하는 구성도이 다.FIG. 7 is a diagram illustrating a structure of reducing the thickness of the InP clad layer in FIG. 6.

도 8은 매립 헤테로 구조의 InP 클래드층 두께가 200㎚인 반도체 광소자의 구조를 보여주는 사진이다.8 is a photograph showing a structure of a semiconductor optical device having an InP clad layer thickness of 200 nm of a buried hetero structure.

도 9는 매립 헤테로 구조의 InP 클래드층 두께가 150㎚인 반도체 광소자의 구조를 보여주는 사진이다.9 is a photograph showing a structure of a semiconductor optical device having an InP clad layer thickness of 150 nm of a buried hetero structure.

<도면의 주요 참조부호에 대한 설명><Description of main reference numerals in the drawings>

100...InP 기판 101...활성층100 ... InP substrate 101 ... active layer

102,102'...InP 클래드층 103...제1 전류차단층102,102 '... InP cladding layer 103 ... First current blocking layer

104...제2 전류차단층 105...상부 클래드층104 second secondary barrier layer 105 upper cladding layer

본 발명은 반도체 광소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 활성층 주변의 전류차단층을 통해 전류가 누설되는 것을 감소시킬 수 있는 이중 헤테로 구조(DH: Double Heterostructure)를 구비한 반도체 광소자 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor optical device and a method of manufacturing the same, and more particularly, to a semiconductor optical device having a double heterostructure (DH) that can reduce the leakage of current through the current blocking layer around the active layer. And to a method for producing the same.

일반적으로 발광 다이오드(LED)나 레이저 다이오드(LD)와 같은 반도체 다이오드(이하, '반도체 광소자'라 칭함)는 도 1에 도시된 바와 같이 n-InP 기판(10) 위에, InP 버퍼층(11), 광구속층(12,14) 사이에 위치하는 다중양자우물 구조의 활성층(13), p-InP 클래드층(15), 에칭용 InGaAs층(16), InP 보호층(17)이 순차적으 로 적층된 이중 헤테로 구조를 포함한다.In general, a semiconductor diode (hereinafter, referred to as a 'semiconductor optical device'), such as a light emitting diode (LED) or a laser diode (LD), is disposed on the n-InP substrate 10, as shown in FIG. 1, and the InP buffer layer 11. , The active layer 13 of the multi-quantum well structure, the p-InP clad layer 15, the etching InGaAs layer 16, and the InP protective layer 17, which are positioned between the light confinement layers 12 and 14, are sequentially formed. Stacked double heterostructures.

여기서, 활성층(13)은 양자우물(13a)과 장벽층(13b)이 번갈아가며 구비된 다중양자우물 구조로 이루어진다.Here, the active layer 13 has a multi-quantum well structure in which quantum wells 13a and barrier layers 13b are alternately provided.

에피 성장을 마친 이중 헤테로 구조 웨이퍼는 문턱전류 효율이 우수한 PBH(Planar BH) 구조를 이루기 위해 메사 에칭(Mesa etching) 공정 후 재성장 공정을 거치게 된다. 이에 따라, 활성층(13) 주변에는 주입 전류의 누설을 차단하도록 p-InP 전류차단층과 n-InP 전류차단층이 차례로 적층되는데, 특히 p-InP 전류차단층은, 이중 헤테로 구조의 메사 상면에 성장된 p-InP 클래드층(15)에 연결되도록 형성된다.After the epitaxial growth, the double heterostructure wafer is subjected to a regrowth process after a mesa etching process to achieve a planar BH structure having excellent threshold current efficiency. Accordingly, the p-InP current blocking layer and the n-InP current blocking layer are sequentially stacked around the active layer 13 to block leakage of the injection current. In particular, the p-InP current blocking layer is formed on the upper surface of the mesa of the double heterostructure. It is formed to be connected to the grown p-InP cladding layer 15.

도 2에 도시된 바와 같이, 반도체 광소자는 1차로 광구속층(14) 위에 p-InP 클래드층(15)을 성장시킨 후, 그 위에 Si3N4(또는 SiO2) 마스크층과 에칭용 InGaAs층(16)을 성장시켜서 다중양자우물(13)에 대한 메사 에칭을 수행하고, 2차로 다중양자우물(13) 주변에 p-InP 전류차단층(18)과 n-InP 전류차단층(19)을 차례로 성장시킨 다음 상기 Si3N4(또는 SiO2) 마스크층과 에칭용 InGaAs층(16)을 제거하고, 다시 3차로 p-InP 상부 클래드층(20)을 상기 p-InP막(15)과 n-InP 전류차단층(19) 위에 성장시킴으로써 매립 헤테로 구조(BH: Buried Heterostructure)를 형성하게 된다.As shown in FIG. 2, the semiconductor optical device primarily grows a p-InP cladding layer 15 on the light confinement layer 14, and thereafter, a Si 3 N 4 (or SiO 2 ) mask layer and an InGaAs for etching. The layer 16 is grown to perform mesa etching on the multi-quantum well 13, and the second p-InP current blocking layer 18 and the n-InP current blocking layer 19 around the multi-quantum well 13. In order to remove the Si 3 N 4 (or SiO 2 ) mask layer and the InGaAs layer 16 for etching, and then the p-InP upper clad layer 20 is sequentially replaced with the p-InP layer 15. And buried heterostructure (BH) by growing on the n-InP current blocking layer 19.

반도체 광소자에 있어서 매립 헤테로 구조의 형태나 두께 등에 의해 발생될 수 있는 누설전류는 반도체 광소자의 문턱전류 및 수명 등에 결정적인 영향을 미친 다. 이러한 문제를 해결하기 위해 최근에는 메사 구조의 깊이를 깊게 설계하는 등 매립 헤테로 구조를 변화시키는 방법에 대한 연구가 활발히 진행되고 있다.In the semiconductor optical device, the leakage current generated by the shape or thickness of the buried heterostructure has a decisive influence on the threshold current and lifetime of the semiconductor optical device. In order to solve this problem, researches on a method of changing the buried heterostructure, such as designing a deeper mesa structure, have been actively conducted.

메사 구조의 경우에는 식각공정 후 진행되는 MOCVD 재성장 공정에서 그 식각 깊이가 충분치 않으면 도 3 및 도 4에 나타난 바와 같이 비정상적인 결정막 구조가 형성될 수 있다.In the case of the mesa structure, if the etching depth is not sufficient in the MOCVD regrowth process performed after the etching process, an abnormal crystal film structure may be formed as shown in FIGS. 3 and 4.

이와 관련하여 도 5에 도시된 일본 미쓰비시사는 메사 식각 깊이가 상대적으로 깊고 DH 상부층의 높이가 매우 두꺼운 FS-BH 구조의 1.3 ㎛ DFB LD 제품을 출시한 바 있다. 이와 같이 메사 식각 깊이를 깊게 형성하는 경우에는 일정 길이의 메사 식각 마스크의 언더 컷(Under cut) 비율 변화에 따른 막 특성 변화를 고려해야 한다.In this regard, Mitsubishi Japan, shown in FIG. 5, has released a 1.3 μm DFB LD product having an FS-BH structure having a relatively deep mesa etching depth and a very high DH top layer. As described above, when the mesa etching depth is deeply formed, a change in the film characteristics due to the change of the under cut ratio of the mesa etching mask having a predetermined length should be considered.

한편, 메사 식각 공정을 습식 식각이 아닌 건식 식각으로 수행하여 수직 형태의 메사를 형성하는 BH 제조법도 발표된 바 있으나, 이 방법은 누설 전류 문제로 인해 제품화가 곤란한 것으로 보고되고 있다.On the other hand, BH manufacturing method for forming mesa in the vertical form by performing the mesa etching process by dry etching rather than wet etching has also been published, this method is reported to be difficult to commercialize due to leakage current problem.

본 발명은 상기와 같은 점을 고려하여 창안된 것으로서, 누설전류를 감소시킬 수 있도록 이중 헤테로 구조의 InP 클래드층의 두께가 최적화된 반도체 광소자 및 그 제조방법을 제공하는 데 목적이 있다.The present invention has been made in view of the above, and an object of the present invention is to provide a semiconductor optical device having an optimized thickness of an InP clad layer having a double hetero structure and a method of manufacturing the same, so as to reduce leakage current.

상기와 같은 목적을 달성하기 위해 본 발명에 따른 반도체 광소자는, 기판과, 상기 기판 위에 마련되는 하부 광구속층 및 상부 광구속층과, 상기 하부 광구 속층과 상부 광구속층 사이에 개재되는 다중양자우물과, 상기 상부 광구속층 위에 형성된 두께 200 ~ 250㎚의 InP 클래드층을 포함하고, 메사 형태로 이루어지는 이중 헤테로 구조(DH); 상기 이중 헤테로 구조의 주변에 순차적으로 적층되고, 상호 pn접합되는 제1 전류차단층 및 제2 전류차단층; 및 상기 이중 헤테로 구조의 메사와 상기 제2 전류차단층 위에 형성된 상부 클래드층;을 포함한다.In order to achieve the above object, a semiconductor optical device according to the present invention includes a substrate, a lower photonic confinement layer and an upper photoconductive layer provided on the substrate, and a multi-quantum interposed between the lower photoconductive layer and the upper photoconductive layer. A double heterostructure (DH) including a well and an InP cladding layer having a thickness of 200 to 250 nm formed on the upper photoresist layer, and having a mesa shape; A first current blocking layer and a second current blocking layer sequentially stacked on the periphery of the double hetero structure and pn-bonded to each other; And an upper clad layer formed on the mesa of the double hetero structure and the second current blocking layer.

바람직하게, 상기 기판은 n-InP, 상기 제1 전류차단층은 p-InP, 상기 제2 전류차단층은 n-InP, 상기 상부 클래드층은 p-InP에 의해 형성될 수 있다.Preferably, the substrate may be formed of n-InP, the first current blocking layer is p-InP, the second current blocking layer is n-InP, and the upper clad layer is formed of p-InP.

본 발명의 다른 측면에 따르면, 기판 상부에, 버퍼층, 하부 광구속층, 활성층, 상부 광구속층 및 InP 클래드층을 순차적으로 성장시켜 이중 헤테로 구조(DH)를 형성하는 단계; 상기 이중 헤테로 구조를 메사 패턴으로 식각하는 단계; 상기 메사 주변에 제1 전류차단층과 제2 전류차단층을 상호 pn접합되도록 순차적으로 성장시키는 단계; 상기 이중 헤테로 구조의 메사와 상기 제2 전류차단층 위에 클래드층을 형성하는 단계; 및 상기 클래드층 위에 오믹 컨택층을 형성하는 단계;를 포함하고, 상기 이중 헤테로 구조 형성 단계에서, 상기 제1 전류차단층의 일부가 이중 헤테로 구조의 InP 클래드층을 덮을 수 있도록 상기 InP 클래드층을 200 ~ 250㎚의 두께로 성장시키는 것을 특징으로 하는 반도체 광소자 제조방법이 제공된다.According to another aspect of the invention, the step of sequentially growing a buffer layer, a lower photoresist layer, an active layer, an upper photoresist layer and an InP clad layer on the substrate to form a double heterostructure (DH); Etching the double heterostructure in a mesa pattern; Sequentially growing a first current blocking layer and a second current blocking layer around the mesa to be pn-bonded to each other; Forming a cladding layer on the mesa of the double heterostructure and the second current blocking layer; And forming an ohmic contact layer on the cladding layer, wherein in the forming a double heterostructure, the InP cladding layer is formed so that a portion of the first current blocking layer may cover the InP cladding layer having a double heterostructure. There is provided a method for manufacturing a semiconductor optical device, characterized by growing to a thickness of 200 ~ 250nm.

상기 기판은 n-InP, 상기 제1 전류차단층은 p-InP, 상기 제2 전류차단층은 n-InP, 상기 상부 클래드층은 p-InP에 의해 성장되는 것이 바람직하다.Preferably, the substrate is grown by n-InP, the first current blocking layer by p-InP, the second current blocking layer by n-InP, and the upper cladding layer by p-InP.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거 나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Prior to this, the terms or words used in this specification and claims should not be construed as having a conventional or dictionary meaning, and the inventors should properly introduce the concept of terms in order to best explain their invention. It should be interpreted as meanings and concepts in accordance with the technical spirit of the present invention based on the principle that it can be defined. Therefore, the embodiments described in the specification and the drawings shown in the drawings are only the most preferred embodiment of the present invention and do not represent all of the technical idea of the present invention, various modifications that can be replaced at the time of the present application It should be understood that there may be equivalents and variations.

도 6에는 본 발명에 따라 제공되는 반도체 광소자의 매립 헤테로 구조가 도시되어 있다.6 shows a buried heterostructure of a semiconductor optical device provided in accordance with the present invention.

도 6을 참조하면, 본 발명에 따른 반도체 광소자는 메사 형태를 이루도록 식각된 이중 헤테로 구조(DH)와, 상기 이중 헤테로 구조의 주변에 순차적으로 적층된 제1 전류차단층(103) 및 제2 전류차단층(104)과, 이중 헤테로 구조의 메사와 제2 전류차단층(104) 위에 형성된 상부 클래드층(105) 및 오믹컨택층(106)을 포함한다.Referring to FIG. 6, a semiconductor optical device according to the present invention includes a double heterostructure (DH) etched to form a mesa, and a first current blocking layer 103 and a second current sequentially stacked around the double heterostructure. The blocking layer 104, the upper cladding layer 105 and the ohmic contact layer 106 formed on the double hetero structure mesa and the second current blocking layer 104.

이중 헤테로 구조는 기판(100)과, 기판(100) 위에 성장되고 하부 광구속층과 상부 광구속층 사이에 다중양자우물이 개재된 구조를 가진 활성층(101)과, 활성층(101) 위에 형성된 두께 200 ~ 250㎚의 InP 클래드층(102)을 포함한다.The double heterostructure has a thickness formed on the active layer 101 and the active layer 101, the active layer 101 having a structure grown on the substrate 100 and interposed between the lower photoresist layer and the upper photoresist layer with a multi-quantum well. An InP cladding layer 102 of 200-250 nm is included.

이중 헤테로 구조의 메사 주변에는 주입전류의 누설을 차단하도록 제1 전류차단층(103)과 제2 전류차단층(104)이 상호 pn접합을 이루면서 순차적으로 적층된다. 여기서, InP 기판(100)이 n형 반도체로 이루어지는 경우, 제1 전류차단층(103)은 p-InP에 의해 성장되고, 제2 전류차단층(104)은 n-InP에 의해 성장된다. 반대 로, InP 기판(100)이 p형 반도체로 이루어지는 경우에는, 제1 전류차단층(103)은 n-InP에 의해 성장되고, 제2 전류차단층(104)은 p-InP에 의해 성장된다.Around the mesa of the double heterostructure, the first current blocking layer 103 and the second current blocking layer 104 are sequentially stacked while forming a pn junction to block leakage of the injection current. Here, when the InP substrate 100 is made of an n-type semiconductor, the first current blocking layer 103 is grown by p-InP, and the second current blocking layer 104 is grown by n-InP. In contrast, when the InP substrate 100 is made of a p-type semiconductor, the first current blocking layer 103 is grown by n-InP, and the second current blocking layer 104 is grown by p-InP. .

이중 헤테로 구조에 있어서, InP 클래드층(102)의 두께를 변화시키면 활성층(101), 제1 전류차단층(103), 제2 전류차단층(104) 등에 대한 수직 위치와 층 모양이 달라지게 된다. 이에 따라, 도 6에 도시된 InP 클래드층(102)은 도 7에 도시된 InP 클래드층(102')에 비해 더 큰 두께를 가지므로 누설전류 억제 특성이 상대적으로 우수하다. 그러나, InP 클래드층(102)의 지나친 두께 증가는 저항과 같은 전기적 특성이나, 캐리어 억제(Confinement) 특성을 악화시킬 수 있는 바, 이러한 점을 종합적으로 고려하여 InP 클래드층(102)는 200 ~ 250㎚의 두께를 갖도록 성장된다.In the double heterostructure, changing the thickness of the InP cladding layer 102 causes the vertical position and layer shape of the active layer 101, the first current blocking layer 103, the second current blocking layer 104, and the like to be changed. . Accordingly, the InP cladding layer 102 shown in FIG. 6 has a larger thickness than the InP cladding layer 102 'shown in FIG. However, excessive increase in thickness of the InP cladding layer 102 may deteriorate electrical characteristics such as resistance or carrier confinement characteristics. In this regard, the InP cladding layer 102 may be 200-250. It is grown to have a thickness of nm.

도 8은 매립 헤테로 구조의 InP 클래드층(102) 두께가 200㎚인 반도체 광소자의 구조를 보여주는 사진이다. 도면을 참조하면, 200㎚ 두께의 InP 클래드층(102)에 대응하여 제1 전류차단층(103)의 일부가 InP 클래드층(102)까지 충분히 덮음으로써 전류차단 기능을 문제없이 수행할 수 있는 있음을 알 수 있다.FIG. 8 is a photograph showing the structure of a semiconductor optical device having a thickness of 200 nm of an InP clad layer 102 having a buried hetero structure. Referring to the drawings, a part of the first current blocking layer 103 covers the InP cladding layer 102 sufficiently to correspond to the 200 nm thick InP cladding layer 102, so that the current blocking function can be performed without a problem. It can be seen.

반면에, 도 9에 나타난 반도체 광소자는 InP 클래드층(102')의 두께가 150㎚인 경우로서, 제1 전류차단층(103)의 일부가 활성층(101) 부근을 제대로 덮지 못해 전류차단 특성이 좋지 않은 결과를 보이게 된다.On the other hand, in the semiconductor optical device shown in FIG. 9, the thickness of the InP cladding layer 102 ′ is 150 nm, and a part of the first current blocking layer 103 does not cover the vicinity of the active layer 101 so that the current blocking characteristic is poor. The result is bad.

상부 클래드층(105)는 이중 헤테로 구조의 메사 상면과 제2전류차단층(104) 위에 pn접합되도록 성장되고, 그 상부에는 오믹 컨택층(Ohmic contact layer)(106)이 형성된다. 여기서, 제2전류차단층(104)이 n-InP에 의해 성장되는 경우, 이와 접 촉되는 상부 클래드층(105)은 p-InP에 의해 성장된다.The upper clad layer 105 is grown to be pn-bonded on the mesa top surface of the double heterostructure and the second current blocking layer 104, and an ohmic contact layer 106 is formed thereon. Here, when the second current blocking layer 104 is grown by n-InP, the upper cladding layer 105 in contact with it is grown by p-InP.

이상과 같은 매립 헤테로 구조에 따르면, 오믹 컨택층(106)을 경유하여 상부 클래드층(105)으로 주입되는 전류는, 이중 헤테로 구조의 InP 클래드층(102) 두께와, 그에 대응하는 제1 전류차단층(103)의 배치구조 등으로 인한 전류 차단작용에 의해 누설량이 감소된다.According to the buried heterostructure as described above, the current injected into the upper cladding layer 105 via the ohmic contact layer 106 is the thickness of the double heterostructured InP cladding layer 102 and the first current blocking corresponding thereto. The leakage amount is reduced by the current blocking action due to the arrangement structure of the layer 103 or the like.

이하에서는 본 발명의 바람직한 실시예에 따른 반도체 광소자 제조방법이 수행되는 과정을 설명하기로 한다.Hereinafter, a process of performing a semiconductor optical device manufacturing method according to an exemplary embodiment of the present invention will be described.

먼저, 활성층(103)을 구비한 이중 헤테로 구조의 반도체 박막을 형성하는 1차 성장 공정이 수행된다. 이중 헤테로 구조는 InP 기판 상부에, InP 버퍼층, InGaAsP 하부 광구속층, 다중양자우물, InGaAsP 상부 광구속층 및 InP 클래드층이 순차적으로 적층되는 구조를 갖는다.First, a first growth process of forming a semiconductor thin film having a double heterostructure having the active layer 103 is performed. The double heterostructure has a structure in which an InP buffer layer, an InGaAsP lower light confinement layer, a multi-quantum well, an InGaAsP upper light confinement layer, and an InP clad layer are sequentially stacked on the InP substrate.

이중 헤테로 구조에 있어서, InP 클래드층은 2차 성장 공정 완료후 제1 전류차단층의 일부가 이중 헤테로 구조의 InP 클래드층을 덮을 수 있도록 200 ~ 250㎚의 두께로 성장시킨다.In the double heterostructure, the InP cladding layer is grown to a thickness of 200 to 250 nm so that a part of the first current blocking layer may cover the InP cladding layer of the double heterostructure after completion of the secondary growth process.

이중 헤테로 구조를 형성한 후에는, InP 클래드층 위에 마스크층을 증착하고, 포토리소그래피 공정으로 이중 헤테로 구조에 메사 패턴을 형성한 후 습식 식각하는 공정이 진행된다. 이때, 마스크층으로는 Si3N4나 SiO2이 사용될 수 있다.After the double heterostructure is formed, a mask layer is deposited on the InP clad layer, a mesa pattern is formed on the double heterostructure by a photolithography process, and a wet etching process is then performed. In this case, Si 3 N 4 or SiO 2 may be used as the mask layer.

이중 헤테로 구조에 메사를 형성한 후에는 메사 주변에 제1 전류차단층과 제2 전류차단층을 상호 pn접합되도록 순차적으로 적층하는 2차 성장 공정이 진행된 다.After the mesa is formed in the double heterostructure, a secondary growth process of sequentially stacking the first current blocking layer and the second current blocking layer around the mesa to be pn-bonded to each other is performed.

이어서, 메사의 상면과 제2 전류차단층 위에 InP 상부 클래드층과 오믹 컨택층을 순차적으로 적층하는 3차 성장 공정을 수행하게 되면 상술한 구조를 갖는 반도체 광소자가 제조된다.Subsequently, when a third growth process of sequentially stacking an InP upper clad layer and an ohmic contact layer is formed on the upper surface of the mesa and the second current blocking layer, a semiconductor optical device having the above-described structure is manufactured.

이상에서 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.Although the present invention has been described above by means of limited embodiments and drawings, the present invention is not limited thereto and will be described below by the person skilled in the art to which the present invention pertains. Of course, various modifications and variations are possible within the scope of the claims.

본 발명에 따르면 이중 헤테로 구조의 InP 클래드층 두께를 200 ~ 250㎚로 특정함으로써 제1 전류차단층이 InP 클래드층까지 충분히 덮어줄 수 있으므로 전류차단 성능을 향상시켜 누설전류를 감소시킬 수 있다.According to the present invention, the thickness of the InP cladding layer of the double heterostructure is 200 to 250 nm, so that the first current blocking layer can sufficiently cover the InP cladding layer, thereby improving the current blocking performance and reducing the leakage current.

Claims (4)

기판과, 상기 기판 위에 마련되는 하부 광구속층 및 상부 광구속층과, 상기 하부 광구속층과 상부 광구속층 사이에 개재되는 다중양자우물과, 상기 상부 광구속층 위에 형성된 두께 200 ~ 250㎚의 InP 클래드층을 포함하고, 메사 형태로 이루어지는 이중 헤테로 구조(DH);A substrate, a lower photonic confinement layer and an upper photoconductive layer provided on the substrate, multiple quantum wells interposed between the lower photoconductive layer and the upper photoconstraining layer, and a thickness of 200 to 250 nm formed on the upper photoconstraining layer. A double heterostructure (DH) comprising an InP cladding layer and formed in mesa form; 상기 이중 헤테로 구조의 주변에 순차적으로 적층되고, 상호 pn접합되는 제1 전류차단층 및 제2 전류차단층; 및A first current blocking layer and a second current blocking layer sequentially stacked on the periphery of the double hetero structure and pn-bonded to each other; And 상기 이중 헤테로 구조의 메사와 상기 제2 전류차단층 위에 형성된 상부 클래드층;을 포함하는 반도체 광소자.And an upper clad layer formed on the mesa of the double hetero structure and the second current blocking layer. 제1항에 있어서,The method of claim 1, 상기 기판은 n-InP, 상기 제1 전류차단층은 p-InP, 상기 제2 전류차단층은 n-InP, 상기 상부 클래드층은 p-InP에 의해 성장된 것을 특징으로 하는 반도체 광소자.And the substrate is n-InP, the first current blocking layer is p-InP, the second current blocking layer is n-InP, and the upper clad layer is grown by p-InP. 기판 상부에, 버퍼층, 하부 광구속층, 활성층, 상부 광구속층 및 InP 클래드층을 순차적으로 성장시켜 이중 헤테로 구조(DH)를 형성하는 단계;Sequentially growing a buffer layer, a lower photoresist layer, an active layer, an upper photoresist layer, and an InP clad layer on the substrate to form a double heterostructure (DH); 상기 이중 헤테로 구조를 메사 패턴으로 식각하는 단계;Etching the double heterostructure in a mesa pattern; 상기 메사 주변에 제1 전류차단층과 제2 전류차단층을 상호 pn접합되도록 순차적으로 성장시키는 단계;Sequentially growing a first current blocking layer and a second current blocking layer around the mesa to be pn-bonded to each other; 상기 이중 헤테로 구조의 메사와 상기 제2 전류차단층 위에 상부 클래드층을 형성하는 단계; 및Forming an upper clad layer on the mesa of the double heterostructure and the second current blocking layer; And 상기 상부 클래드층 위에 오믹 컨택층을 형성하는 단계;를 포함하고,And forming an ohmic contact layer on the upper clad layer. 상기 이중 헤테로 구조 형성 단계에서, 상기 제1 전류차단층의 일부가 이중 헤테로 구조의 InP 클래드층을 덮을 수 있도록 상기 InP 클래드층을 200 ~ 250㎚의 두께로 성장시키는 것을 특징으로 하는 반도체 광소자 제조방법.In the step of forming the double heterostructure, the semiconductor optical device fabrication, characterized in that to grow the InP clad layer to a thickness of 200 ~ 250nm so that a portion of the first current blocking layer can cover the InP clad layer of the double hetero structure Way. 제3항에 있어서,The method of claim 3, 상기 기판은 n-InP, 상기 제1 전류차단층은 p-InP, 상기 제2 전류차단층은 n-InP, 상기 상부 클래드층은 p-InP에 의해 성장되는 것을 특징으로 하는 반도체 광소자 제조방법.Wherein the substrate is grown by n-InP, the first current blocking layer is p-InP, the second current blocking layer is n-InP, and the upper clad layer is grown by p-InP. .
KR1020070011242A 2007-02-02 2007-02-02 Semiconductor optical device having a double heterostructure to reduce leakage current and method of manufacturing the same Expired - Fee Related KR100860187B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070011242A KR100860187B1 (en) 2007-02-02 2007-02-02 Semiconductor optical device having a double heterostructure to reduce leakage current and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070011242A KR100860187B1 (en) 2007-02-02 2007-02-02 Semiconductor optical device having a double heterostructure to reduce leakage current and method of manufacturing the same

Publications (2)

Publication Number Publication Date
KR20080072444A KR20080072444A (en) 2008-08-06
KR100860187B1 true KR100860187B1 (en) 2008-09-24

Family

ID=39882770

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070011242A Expired - Fee Related KR100860187B1 (en) 2007-02-02 2007-02-02 Semiconductor optical device having a double heterostructure to reduce leakage current and method of manufacturing the same

Country Status (1)

Country Link
KR (1) KR100860187B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253212A (en) 2005-03-08 2006-09-21 Sumitomo Electric Ind Ltd Semiconductor laser

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253212A (en) 2005-03-08 2006-09-21 Sumitomo Electric Ind Ltd Semiconductor laser

Also Published As

Publication number Publication date
KR20080072444A (en) 2008-08-06

Similar Documents

Publication Publication Date Title
JP5420137B2 (en) Group III light emitting device grown on textured substrate
US9972973B2 (en) Process of forming semiconductor optical device and semiconductor optical device
KR102013363B1 (en) Light emitting device and method of fabricating the same
KR100648392B1 (en) Al spikes in InP-based layer as a barrier for blocking Zinc diffusion in InP-based structures
JP5335562B2 (en) Mesa photodiode and method of manufacturing the same
JP2009059918A (en) Optical semiconductor device
CN114556595B (en) Semiconductor light emitting device and method for manufacturing the same
JP4947778B2 (en) Optical semiconductor device and manufacturing method thereof
CN103125054A (en) Photoelectric device
US20130029440A1 (en) Method for fabricating semiconductor light-emitting device
JP7248152B2 (en) Semiconductor device and method for manufacturing semiconductor device
KR20240017059A (en) Optoelectronic devices and methods for processing the same
KR100860187B1 (en) Semiconductor optical device having a double heterostructure to reduce leakage current and method of manufacturing the same
CN112042069A (en) Optical semiconductor element and method for manufacturing the same, and optical integrated semiconductor element and method for manufacturing the same
JP2011040632A (en) Semiconductor optical element
JP2006253212A (en) Semiconductor laser
KR20130128745A (en) Light emitting diode including void in substrate and fabrication method for the same
JP2009059919A (en) Optical semiconductor device and manufacturing method thereof
KR100867499B1 (en) Nitride semiconductor light emitting device and manufacturing method
JP4117287B2 (en) Semiconductor laser device and manufacturing method thereof
US7627009B2 (en) Light-emitting device on n-type InP substrate heavily doped with sulfur
US20240047944A1 (en) Photonic-crystal surface emitting laser and manufacturing method thereof
KR20060122615A (en) Nitride-based semiconductor laser diode and manufacturing method thereof
JP2010093156A (en) Semiconductor optical element
KR100200304B1 (en) A method of laser diode

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

N231 Notification of change of applicant
PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20110919

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20110919

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000