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KR100855274B1 - Unit delay cell and delay locked loop including the same - Google Patents

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KR100855274B1
KR100855274B1 KR1020070031880A KR20070031880A KR100855274B1 KR 100855274 B1 KR100855274 B1 KR 100855274B1 KR 1020070031880 A KR1020070031880 A KR 1020070031880A KR 20070031880 A KR20070031880 A KR 20070031880A KR 100855274 B1 KR100855274 B1 KR 100855274B1
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김연옥
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주식회사 하이닉스반도체
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Abstract

본 발명은 외부 전압을 공급받아 신호를 지연시키는 유닛 딜레이 셀 및 이를 포함하는 지연 고정 루프에 관한 것으로서, 입력 신호를 지연시키는 최소한 둘 이상의 낸드 게이트의 직렬 조합으로 구성되며, 상기 낸드 게이트에 포함되는 최소한 둘 이상의 풀 업용 트랜지스터는 공통으로 연결된 외부 저항을 통하여 전원 전압을 제공받음을 특징으로 한다.The present invention relates to a unit delay cell for delaying a signal by receiving an external voltage and a delay locked loop including the delay signal. The present invention is composed of a series combination of at least two NAND gates for delaying an input signal. Two or more pull-up transistors are characterized in that they are supplied with a supply voltage through a commonly connected external resistor.

Description

유닛 딜레이 셀 및 이를 포함하는 지연 고정 루프{UNIT DELAY CELL AND DELAY LOCKED LOOP INCLUDING THE SAME}Unit delay cell and delay locked loop including the same

도 1은 종래의 유닛 딜레이 셀을 나타내는 회로도.1 is a circuit diagram showing a conventional unit delay cell.

도 2는 도 1의 낸드 게이트(10)와 외부 저항 셀(16)의 상세 구성을 나타내는 회로도.FIG. 2 is a circuit diagram showing a detailed configuration of the NAND gate 10 and the external resistance cell 16 of FIG. 1.

도 3은 본 발명의 유닛 딜레이 셀의 일 예를 나타내는 회로도.3 is a circuit diagram illustrating an example of a unit delay cell of the present invention.

도 4는 도 3의 유닛 딜레이 셀의 상세 구성을 나타내는 회로도.4 is a circuit diagram showing a detailed configuration of a unit delay cell of FIG.

도 5는 도 3의 동작을 설명하기 위한 파형도.FIG. 5 is a waveform diagram illustrating the operation of FIG. 3. FIG.

도 6은 본 발명의 유닛 딜레이 셀의 다른 예를 나타내는 회로도.Fig. 6 is a circuit diagram showing another example of the unit delay cell of the present invention.

도 7은 지연 고정 루프에 본 발명의 유닛 딜레이 셀이 적용된 예를 나타내는 회로도.7 is a circuit diagram showing an example in which the unit delay cell of the present invention is applied to a delay locked loop.

본 발명은 유닛 딜레이 셀에 관한 것으로, 더욱 상세하게는 외부 전압을 공급받아 신호를 지연시키는 유닛 딜레이 셀 및 이를 포함하는 지연 고정 루프에 관한 것이다.The present invention relates to a unit delay cell, and more particularly, to a unit delay cell for delaying a signal by receiving an external voltage and a delay locked loop including the same.

일반적으로, 반도체 메모리 장치에 사용되는 유닛 딜레이 셀(Unit Delay Cell)은 특정 신호를 입력받아 이를 지연시키는데 이용되며, 특히, 지연 고정 루프에서 외부 클럭을 지연시키기 위해 사용되는 유닛 딜레이 셀은 1G DDR2의 경우 약 200개로 구성된다.In general, a unit delay cell used in a semiconductor memory device is used to receive a specific signal and delay it. In particular, a unit delay cell used to delay an external clock in a delay lock loop may be configured as 1G DDR2. The case consists of about 200 cases.

따라서, 지연 고정 루프와 같이 다수의 유닛 딜레이 셀을 사용하는 회로의 면적을 줄이기 위해 이러한 유닛 딜레이 셀의 집적화가 중요한 요소로 부각되고 있다.Therefore, the integration of such unit delay cells has emerged as an important factor to reduce the area of a circuit using a plurality of unit delay cells, such as a delay locked loop.

종래의 유닛 딜레이 셀은 도 1에 도시된 바와 같이, 입력 신호 IN_A에 응답하여 입력 신호 IN_B를 지연시켜 출력 신호 OUT로 출력하는 두 낸드 게이트(10,12)와, 각 낸드 게이트(10,12)에 외부 저항 셀(16,18)이 연결된 구조를 갖는다.As shown in FIG. 1, a conventional unit delay cell includes two NAND gates 10 and 12 delaying an input signal IN_B and outputting the output signal OUT in response to an input signal IN_A, and each NAND gate 10 and 12. The external resistance cells 16 and 18 are connected to each other.

그리고, 낸드 게이트(10)는 실질적으로, 도 2에 도시된 바와 같이, 풀 업 동작하는 두 피모스(PMOS) 트랜지스터(P1,P2)와 풀 다운 동작하는 두 엔모스(NMOS) 트랜지스터(N1,N2)로 구성되고, 낸드 게이트(10)에 연결된 외부 저항 셀(16)은 두 피모스 트랜지스터(P1,P2)와 전원 전압 라인(VDD) 사이에 각각 연결된 두 외부 저항(R1,R2)으로 구성된다. 도면에 도시하지 않았지만, 낸드 게이트(12)와 외부 저항 셀(18)도 동일한 구성을 가질 수 있다.As shown in FIG. 2, the NAND gate 10 includes two PMOS transistors P1 and P2 that are pulled up and two NMOS transistors N1 that are pulled down. N2), and the external resistor cell 16 connected to the NAND gate 10 is composed of two external resistors R1 and R2 connected between the two PMOS transistors P1 and P2 and the power supply voltage line VDD, respectively. do. Although not illustrated, the NAND gate 12 and the external resistance cell 18 may have the same configuration.

여기서, 전원 전압 라인(VDD)과 두 피모스 트랜지스터(P1,P2) 사이에 각각 연결된 두 외부 저항(R1,R2)은 전원 전압 레벨 변화에 따른 유닛 딜레이 셀의 지연 값 변화율을 감소시키는 역할을 한다.Here, two external resistors R1 and R2 connected between the power supply voltage line VDD and the two PMOS transistors P1 and P2 respectively reduce the rate of change of the delay value of the unit delay cell according to the change of the power supply voltage level. .

즉, 유닛 딜레이 셀의 지연 값은 전류가 흐르는 경로의 저항값과 캐패시터 용량에 의해 결정되는데, 이러한 저항값의 성분은 두 외부 저항(R1,R2)의 저항값과 낸드 게이트(10)를 구성하는 트랜지스터의 턴 온 저항값으로 구성된다.That is, the delay value of the unit delay cell is determined by the resistance value of the path through which the current flows and the capacitor capacity, and the components of the resistance value constitute the NAND gate 10 and the resistance values of the two external resistors R1 and R2. It consists of the turn-on resistance of the transistor.

따라서, 두 외부 저항(R1,R2)을 사용할 경우, 지연 값을 결정하는데 있어서 전압 레벨 변화에 무관한 저항값의 비중이 커지므로, 지연 값이 전원 전압 레벨 변화에 영향을 적게 받는다.Therefore, when two external resistors R1 and R2 are used, the ratio of the resistance value independent of the voltage level change in determining the delay value increases, so the delay value is less affected by the power supply voltage level change.

하지만, 종래에는 낸드 게이트(10,12)마다 두 외부 저항(R1,R2)으로 이루어진 외부 저항 셀(16,18)이 연결되므로, 유닛 딜레이 셀의 면적이 증가하는 문제점이 있다. 특히, 지연 고정 루프에서 이러한 종래의 유닛 딜레이 셀이 사용되는 경우, 상기 유닛 딜레이 셀이 수백 개가 연결되어 하나의 지연 라인을 구성하므로, 지연 고정 루프의 면적이 증가하여 메모리 칩의 고집적화가 어려운 문제점이 있다.However, in the related art, since the external resistor cells 16 and 18 including two external resistors R1 and R2 are connected to each of the NAND gates 10 and 12, the area of the unit delay cell increases. In particular, when such a conventional unit delay cell is used in a delay locked loop, since hundreds of the unit delay cells are connected to form one delay line, the area of the delay locked loop is increased, making it difficult to integrate the memory chip. have.

따라서, 본 발명의 목적은 전압 변화에 안정적인 지연 값을 가지면서 면적을 크게 차지하지 않는 유닛 딜레이 셀을 제공함에 있다.Accordingly, an object of the present invention is to provide a unit delay cell that does not occupy a large area while having a stable delay value to voltage change.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 유닛 딜레이 셀은, 입력 신호를 지연시키는 최소한 둘 이상의 낸드 게이트의 직렬 조합으로 구성되며, 상기 낸드 게이트에 포함되는 최소한 둘 이상의 풀 업용 트랜지스터는 공통으로 연결된 외부 저항을 통하여 전원 전압을 제공받음을 특징으로 한다.A unit delay cell of the present invention for achieving the above object is composed of a series combination of at least two NAND gates for delaying an input signal, the at least two pull-up transistors included in the NAND gate are connected in common It is characterized by receiving a power supply voltage through an external resistor.

여기서, 상기 낸드 게이트에 포함되는 풀 업용 트랜지스터들은 상기 외부 저항과 출력단 사이에 병렬 연결되며, 상기 풀 업용 트랜지스터들 중 어느 하나는 상기 입력 신호 또는 이전 단의 낸드 게이트의 출력 상태에 따라 동작이 제어되고, 나머지 풀 업용 트랜지스터들은 턴 오프 상태로 유지됨이 바람직하다.Here, the pull-up transistors included in the NAND gate are connected in parallel between the external resistor and the output terminal, and any one of the pull-up transistors is controlled according to the output state of the input signal or the NAND gate of the previous stage. The remaining pull-up transistors are preferably kept turned off.

이때, 상기 각 풀 업용 트랜지스터가 피모스 트랜지스터이면, 상기 턴 오프 상태로 유지되는 풀 업용 트랜지스터는 게이트로 상기 전원 전압을 제공받음이 바람직하다.In this case, if each of the pull-up transistors is a PMOS transistor, it is preferable that the pull-up transistor maintained in the turn-off state receives the power supply voltage through a gate.

한편, 상기 외부 저항은 상기 최소한 둘 이상의 낸드 게이트에 공통으로 연결됨이 바람직하다.On the other hand, the external resistor is preferably connected in common to the at least two NAND gates.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 지연 고정 루프는, 유닛 딜레이 셀들이 체인으로 구성된 지연 라인을 포함하며, 외부 클럭과 이를 레플리카 지연시킨 피드백 클럭의 위상을 비교한 결과로써 상기 외부 클럭에 대한 상기 지연 라인의 지연이 제어된다. 그리고, 상기 유닛 딜레이 셀은 최소한 둘 이상의 낸드 게이트의 직렬 조합으로 구성되며, 상기 낸드 게이트에 포함되는 최소한 둘 이상의 풀 업용 트랜지스터는 공통으로 연결된 외부 저항을 통하여 전원 전압을 제공받음을 특징으로 한다.A delay locked loop according to an aspect of the present invention for achieving the above object includes a delay line composed of a chain of unit delay cells, and as a result of comparing the phase of an external clock and a feedback clock having a replica delayed thereto. The delay of the delay line relative to the external clock is controlled. The unit delay cell may include a series combination of at least two NAND gates, and at least two pull-up transistors included in the NAND gates receive a power supply voltage through an external resistor connected in common.

여기서, 상기 낸드 게이트에 포함되는 풀 업용 트랜지스터들은 상기 외부 저항과 출력단 사이에 병렬 연결됨이 바람직하다.Here, the pull-up transistors included in the NAND gate are preferably connected in parallel between the external resistor and the output terminal.

상기 낸드 게이트들 중 첫 단의 낸드 게이트의 풀 업용 트랜지스터들 중 어느 하나는 상기 전원 전압 또는 이전 단의 유닛 딜레이 셀의 출력의 상태에 따라 동작이 제어되고, 나머지 풀 업용 트랜지스터들은 상기 외부 클럭과 상기 피드백 클럭의 위상을 비교한 결과에 따라 동작이 제어됨이 바람직하다.One of the NAND gate pull-up transistors of the first stage of the NAND gates is controlled according to the state of the power supply voltage or the output of the unit delay cell of the previous stage, and the remaining pull-up transistors are connected to the external clock and the It is preferable that the operation is controlled according to the result of comparing the phases of the feedback clocks.

이때, 상기 나머지 풀 업용 트랜지스터들은 상기 외부 클럭과 상기 피드백 클럭의 위상이 동일할 때 턴 온됨이 바람직하다.In this case, the remaining pull-up transistors are preferably turned on when the phase of the external clock and the feedback clock are the same.

또한, 상기 낸드 게이트들 중 첫 단의 낸드 게이트를 제외한 낸드 게이트들의 풀 업용 트랜지스터들 중 어느 하나는 이전 단의 낸드 게이트의 출력 상태에 따라 동작이 제어되고, 나머지 풀 업용 트랜지스터들은 턴 오프 상태로 유지됨이 바람직하다.In addition, any one of the pull-up transistors of the NAND gates except for the NAND gate of the first stage among the NAND gates is controlled according to the output state of the NAND gate of the previous stage, and the remaining pull-up transistors remain turned off. This is preferred.

이때, 상기 각 풀 업용 트랜지스터가 피모스 트랜지스터이면, 상기 턴 오프 상태로 유지되는 풀 업용 트랜지스터는 게이트로 상기 전원 전압을 제공받음이 바람직하다.In this case, if each of the pull-up transistors is a PMOS transistor, it is preferable that the pull-up transistor maintained in the turn-off state receives the power supply voltage through a gate.

한편, 상기 외부 저항은 상기 최소한 둘 이상의 낸드 게이트에 공통으로 연결거나, 상기 유닛 딜레이 셀들 중 최소한 둘 이상의 유닛 딜레이 셀의 낸드 게이트들에 공통으로 연결됨이 바람직하다.The external resistor may be connected to the at least two NAND gates in common or to the NAND gates of at least two unit delay cells among the unit delay cells.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 일면에 따른 지연 고정 루프는, 외부 클럭과 이를 레플리카 지연시킨 피드백 클럭의 위상을 비교한 결과에 대응하여 지연 값을 제어하는 다수의 제어 신호로 출력하는 시프트 레지스터; 상기 각 제어 신호에 응답하여 상기 외부 클럭의 전달을 제어하는 전달부; 및 전원 전압을 공급받아 상기 전달부에서 전달된 외부 클럭을 지연시키는 지연 라인;을 포함하며, 상기 지연 라인은 상기 외부 클럭을 지연시키는 최소한 둘 이상의 낸드 게이트의 직렬 조합으로 구성되며, 상기 낸드 게이트에 포함되는 최소한 둘 이상의 풀 업용 트랜지스터는 공통으로 연결된 외부 저항을 통하여 전원 전압을 제공 받음을 특징으로 한다.According to another aspect of the present invention, a delay locked loop according to another aspect of the present invention outputs a plurality of control signals for controlling a delay value in response to a result of comparing a phase of an external clock and a feedback clock having a replica delayed thereto. A shift register; A transfer unit controlling the transfer of the external clock in response to each control signal; And a delay line receiving a power supply voltage and delaying an external clock transmitted from the transmission unit, wherein the delay line includes a series combination of at least two NAND gates for delaying the external clock. At least two included pull-up transistors are characterized in that the supply voltage is provided through a commonly connected external resistor.

여기서, 상기 낸드 게이트에 포함되는 풀 업용 트랜지스터들은 상기 외부 저항과 출력단 사이에 병렬 연결됨이 바람직하다.Here, the pull-up transistors included in the NAND gate are preferably connected in parallel between the external resistor and the output terminal.

상기 낸드 게이트들 중 첫 단의 낸드 게이트의 풀 업용 트랜지스터들 중 어느 하나는 상기 전원 전압의 상태에 따라 동작이 제어되고, 나머지 풀 업용 트랜지스터들은 상기 외부 클럭과 상기 피드백 클럭의 위상을 비교한 결과에 따라 동작이 제어됨이 바람직하다.One of the NAND gate pull-up transistors of the NAND gate of the first stage is controlled according to the state of the power supply voltage, and the other pull-up transistors are compared with the result of comparing the phase of the external clock and the feedback clock. Therefore, the operation is preferably controlled.

이때, 상기 첫 단의 낸드 게이트의 나머지 풀 업용 트랜지스터들은 상기 외부 클럭과 상기 피드백 클럭의 위상이 동일할 때 턴 온됨이 바람직하다.At this time, the remaining pull-up transistors of the NAND gate of the first stage are preferably turned on when the phase of the external clock and the feedback clock are the same.

또한, 상기 낸드 게이트들 중 첫 단의 낸드 게이트를 제외한 낸드 게이트들의 풀 업용 트랜지스터들 중 어느 하나는 이전 단의 낸드 게이트의 출력 상태에 따라 동작이 제어되고, 나머지 풀 업용 트랜지스터들은 턴 오프 상태로 유지됨이 바람직하다.In addition, any one of the pull-up transistors of the NAND gates except for the NAND gate of the first stage among the NAND gates is controlled according to the output state of the NAND gate of the previous stage, and the remaining pull-up transistors remain turned off. This is preferred.

이때, 상기 각 풀 업용 트랜지스터가 피모스 트랜지스터이면, 상기 턴 오프 상태로 유지되는 풀 업용 트랜지스터는 게이트로 상기 전원 전압을 제공받음이 바람직하다.In this case, if each of the pull-up transistors is a PMOS transistor, it is preferable that the pull-up transistor maintained in the turn-off state receives the power supply voltage through a gate.

한편, 상기 외부 저항은 상기 최소한 둘 이상의 낸드 게이트에 공통으로 연결됨이 바람직하다.On the other hand, the external resistor is preferably connected in common to the at least two NAND gates.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 유닛 딜레이 셀은 입력 신호를 지연시키는 최소한 둘 이상의 낸드 게이트의 직렬 조합으로 구성되며, 상기 낸드 게이트에 포함되는 최소한 둘 이상의 풀 업용 트랜지스터는 공통으로 연결된 외부 저항을 통하여 전원 전압을 제공받는다.The unit delay cell of the present invention is composed of a series combination of at least two NAND gates for delaying an input signal, and at least two pull-up transistors included in the NAND gate are supplied with a power supply voltage through an externally connected external resistor.

구체적으로, 도 3을 참조하면, 본 발명의 유닛 딜레이 셀은 일 예로, 직렬 연결되는 최소한 둘 이상의 낸드 게이트(30,32)와, 각 낸드 게이트(30,32)와 전원 전압 라인(VDD) 사이에 하나씩 연결되는 외부 저항들(R3,R4)을 포함하여 구성된다.Specifically, referring to FIG. 3, the unit delay cell of the present invention is, for example, at least two or more NAND gates 30 and 32 connected in series, and between each NAND gate 30 and 32 and a power supply voltage line VDD. And external resistors R3 and R4 connected one by one.

여기서, 낸드 게이트(30)는 두 입력 신호 IN_A, IN_B를 낸드 조합하여 출력 신호 OUT1로 출력하고, 낸드 게이트(32)는 출력 신호 OUT1와 하이 레벨의 신호, 예를 들어, 전원 전압을 낸드 조합하여 출력 신호 OUT2로 출력한다.Here, the NAND gate 30 NAND combines two input signals IN_A and IN_B to output the signal OUT1, and the NAND gate 32 NAND combines the output signal OUT1 with a high level signal, for example, a power supply voltage. Output is by the output signal OUT2.

이때, 입력 신호 IN_A는 유닛 딜레이 셀의 동작을 제어하는 신호로서, 전원 전압과 같은 하이 레벨의 신호일 때 유닛 딜레이 셀이 턴 온된다. 그리고, 유닛 딜레이 셀이 턴 온된 상태일 때 입력 신호 IN_B가 두 낸드 게이트(30,32)를 거쳐 지연되어 출력 신호 OUT2로 출력된다.At this time, the input signal IN_A is a signal for controlling the operation of the unit delay cell, and the unit delay cell is turned on when it is a high level signal such as a power supply voltage. When the unit delay cell is turned on, the input signal IN_B is delayed through the two NAND gates 30 and 32 and output as the output signal OUT2.

한편, 본 발명의 유닛 딜레이 셀에 포함되는 두 낸드 게이트(30,32)는 도 4와 같이 구성될 수 있다.Meanwhile, the two NAND gates 30 and 32 included in the unit delay cell of the present invention may be configured as shown in FIG. 4.

도 4를 참조하면, 낸드 게이트(30)는 외부 저항(R3)과 출력단(출력 신호 OUT1가 출력되는 노드) 사이에 병렬 연결되는 최소한 둘 이상의 피모스 트랜지스터(P3,P4)와, 출력단과 접지 전압 라인(VSS) 사이에 직렬 연결되는 최소한 둘 이상의 엔모스 트랜지스터(N3,N4)로 구성될 수 있다.Referring to FIG. 4, the NAND gate 30 includes at least two PMOS transistors P3 and P4 connected in parallel between an external resistor R3 and an output terminal (a node at which the output signal OUT1 is output), an output terminal, and a ground voltage. At least two NMOS transistors N3 and N4 connected in series between the lines VSS may be configured.

일 예로, 도 4와 같이, 피모스 트랜지스터와 엔모스 트랜지스터가 둘씩(P3,P4,N3,N4) 구성되는 경우, 피모스 트랜지스터(P3)와 엔모스 트랜지스터(N3)는 게이트로 입력 신호 IN_A를 입력받고, 피모스 트랜지스터(P4)와 엔모스 트랜지스터(N4)는 게이트로 입력 신호 IN_B를 입력받는다.For example, as shown in FIG. 4, when the PMOS transistor and the NMOS transistor are configured by two (P3, P4, N3, N4), the PMOS transistor P3 and the NMOS transistor N3 may input the input signal IN_A to the gate. The PMOS transistor P4 and the NMOS transistor N4 receive an input signal IN_B through a gate.

또한, 낸드 게이트(32)는 외부 저항(R4)과 출력단(출력 신호 OUT2가 출력되는 노드) 사이에 병렬 연결되는 최소한 둘 이상의 피모스 트랜지스터(P5,P6)와, 출력단과 접지 전압 라인(VSS) 사이에 직렬 연결되는 최소한 둘 이상의 엔모스 트랜지스터(N5,N6)로 구성될 수 있다.In addition, the NAND gate 32 includes at least two PMOS transistors P5 and P6 connected in parallel between an external resistor R4 and an output terminal (a node at which the output signal OUT2 is output), and an output terminal and a ground voltage line VSS. At least two NMOS transistors N5 and N6 connected in series may be configured.

일 예로, 도 4와 같이, 피모스 트랜지스터와 엔모스 트랜지스터가 둘씩(P5,P6,N5,N6) 구성되는 경우, 피모스 트랜지스터(P5)와 엔모스 트랜지스터(N5)는 게이트로 전원 전압을 입력받고, 피모스 트랜지스터(P6)와 엔모스 트랜지스터(N6)는 게이트로 출력 신호 OUT1를 입력받는다.For example, as shown in FIG. 4, when the PMOS transistor and the NMOS transistor are configured by two (P5, P6, N5, N6), the PMOS transistor P5 and the NMOS transistor N5 input a power supply voltage to a gate. The PMOS transistor P6 and the NMOS transistor N6 receive the output signal OUT1 through the gate.

한편, 낸드 게이트(30)에 연결되는 외부 저항(R3)은 두 피모스 트랜지스터(P3,P4)와 전원 전압 라인(VDD) 사이에 공통으로 연결되고, 낸드 게이트(32)에 연결되는 외부 저항(R4)은 두 피모스 트랜지스터(P5,P6)와 전원 전압 라인(VDD) 사이에 공통으로 연결된다.Meanwhile, the external resistor R3 connected to the NAND gate 30 is commonly connected between the two PMOS transistors P3 and P4 and the power supply voltage line VDD, and the external resistor R3 is connected to the NAND gate 32. R4) is commonly connected between the two PMOS transistors P5 and P6 and the power supply voltage line VDD.

이러한 구성을 갖는 본 발명의 유닛 딜레이 셀의 동작을 도 5를 참조하여 상세히 살펴보면 아래와 같다.The operation of the unit delay cell of the present invention having such a configuration will now be described in detail with reference to FIG. 5.

우선, 입력 신호 IN_A가 로우 레벨(L)인 경우, 입력 신호 IN_B의 상태에 관계없이 출력 신호 OUT2는 항상 로우 레벨(L)로 유지된다. 즉, 입력 신호 IN_A가 로우 레벨(L)이면, 본 발명의 유닛 딜레이 셀은 턴 오프된다.First, when the input signal IN_A is at the low level L, the output signal OUT2 is always kept at the low level L regardless of the state of the input signal IN_B. That is, if the input signal IN_A is at the low level (L), the unit delay cell of the present invention is turned off.

그러나, 입력 신호 IN_A가 로우 레벨(L)에서 하이 레벨(H)로 상승하면, 본 발명의 유닛 딜레이 셀이 턴 온되어 입력 신호 IN_B를 소정 지연시킨다.However, when the input signal IN_A rises from the low level L to the high level H, the unit delay cell of the present invention is turned on to delay the input signal IN_B by a predetermined delay.

구체적으로, 입력 신호 IN_A가 하이 레벨(H)인 상태에서 입력 신호 IN_B가 로우 레벨(L)에서 하이 레벨(H)로 상승하면, 낸드 게이트(30)의 피모스 트랜지스터(P4)가 턴 오프되고 엔모스 트랜지스터(N4)가 턴 온되며, 그에 따라, 출력 신호 OUT1가 소정 지연되어 하이 레벨(H)에서 로우 레벨(L)로 하강한다.Specifically, when the input signal IN_B rises from the low level L to the high level H while the input signal IN_A is at the high level H, the PMOS transistor P4 of the NAND gate 30 is turned off. The NMOS transistor N4 is turned on, and accordingly, the output signal OUT1 is delayed by a predetermined delay to fall from the high level H to the low level L. FIG.

이때, 출력 신호 OUT1의 지연 정도는 피모스 트랜지스터(P4)와 엔모스 트랜지스터(N4)의 구동 시점과, 두 피모스 트랜지스터(P3,P4)와 두 엔모스 트랜지스터(N3,N4)의 구동 능력 등에 따라 결정된다.At this time, the delay degree of the output signal OUT1 is determined by the driving time of the PMOS transistor P4 and the NMOS transistor N4, the driving capability of the two PMOS transistors P3 and P4, and the two NMOS transistors N3 and N4. Is determined accordingly.

그리고, 출력 신호 OUT1가 하이 레벨(H)에서 로우 레벨(L)로 하강함에 따라, 낸드 게이트(32)의 엔모스 트랜지스터(N6)가 턴 오프되고 피모스 트랜지스터(P6)가 턴 온되며, 그에 따라, 출력 신호 OUT2가 소정 지연되어 로우 레벨(L)에서 하이 레벨(H)로 하강한다.As the output signal OUT1 falls from the high level H to the low level L, the NMOS transistor N6 of the NAND gate 32 is turned off and the PMOS transistor P6 is turned on. Therefore, the output signal OUT2 is delayed by a predetermined amount and then goes from the low level L to the high level H.

마찬가지로, 출력 신호 OUT2의 지연 정도는 피모스 트랜지스터(P6)와 엔모스 트랜지스터(N6)의 구동 시점과, 두 피모스 트랜지스터(P5,P6)와 두 엔모스 트랜지스터(N5,N6)의 구동 능력 등에 따라 결정된다.Similarly, the delay degree of the output signal OUT2 is determined by the timing of driving the PMOS transistor P6 and the NMOS transistor N6, the driving capability of the two PMOS transistors P5 and P6, and the two NMOS transistors N5 and N6. Is determined accordingly.

상기 동작 설명에서 알 수 있듯이, 본 발명의 유닛 딜레이 셀이 턴 온되면, 낸드 게이트(30)의 두 피모스 트랜지스터(P3,P4) 중 어느 하나(P4)만 턴 온되어 풀 업 동작하므로, 전원 전압 라인(VDD)에서 제공되는 전류는 외부 저항(R3)을 거쳐 턴 온된 피모스 트랜지스터(P4)에만 공급된다.As can be seen from the above operation description, when the unit delay cell of the present invention is turned on, only one P4 of the two PMOS transistors P3 and P4 of the NAND gate 30 is turned on and is pulled up to operate. The current provided from the voltage line VDD is supplied only to the PMOS transistor P4 turned on via the external resistor R3.

즉, 본 발명의 유닛 딜레이 셀의 정상 동작시 전원 전압 라인(VDD)과 각 낸드 게이트(30,32)의 출력단 사이에 형성되는 전류 패스는 단 하나이므로, 전원 전압 변화에 대응하여 지연 값을 안정화시키기 위한 목적으로 사용되는 외부 저항(R3)이 각 낸드 게이트(30,32) 당 하나씩만 연결되는 것이 가능하다.That is, since there is only one current path formed between the power supply voltage line VDD and the output terminals of the NAND gates 30 and 32 in the normal operation of the unit delay cell of the present invention, the delay value is stabilized in response to the power supply voltage change. It is possible that only one external resistor R3 used for the purpose of connection is connected to each of the NAND gates 30 and 32.

또한, 두 낸드 게이트(30,32) 중 어느 하나의 피모스 트랜지스터(예컨대, P4)가 턴 온될 때, 다른 낸드 게이트(32)의 두 피모스 트랜지스터(P5,P6)는 턴 오프되므로, 도 6과 같이, 하나의 외부 저항(R5)이 두 낸드 게이트(60,62)에 공통으로 연결될 수도 있다.Further, when one of the two NAND gates 30 and 32 is turned on, the PMOS transistors P5 and P6 of the other NAND gate 32 are turned off. As such, one external resistor R5 may be commonly connected to the two NAND gates 60 and 62.

이와 같이, 본 발명의 유닛 딜레이 셀은 낸드 게이트에 포함되는 풀 업용 트랜지스터들과 전원 전압 라인 사이에 하나의 외부 저항이 공통으로 연결되는 구조를 가짐으로써, 전압 변화에 대해 종래와 동일하게 안정적인 지연 값을 가지면서 종래보다 레이아웃 면적이 줄어들 수 있는 효과가 있다.As such, the unit delay cell of the present invention has a structure in which one external resistor is commonly connected between the pull-up transistors included in the NAND gate and the power supply voltage line, thereby providing a stable delay value as in the related art. It has the effect that the layout area can be reduced while having.

한편, 본 발명의 유닛 딜레이 셀은 도 7과 같이 지연 고정 루프에 적용될 수 있다.Meanwhile, the unit delay cell of the present invention can be applied to a delay locked loop as shown in FIG. 7.

도 7을 참조하면, 본 발명의 지연 고정 루프는 시프트 레지스터(70), 전달부(71), 및 지연 라인(72)을 포함하여 구성될 수 있다. 여기서, 설명의 편의상 지연 라인(72)이 세 개의 유닛 딜레이 셀(74)로 구성되는 경우에 대해서만 살펴보기로 한다.Referring to FIG. 7, the delay lock loop of the present invention may include a shift register 70, a transfer unit 71, and a delay line 72. Here, only the case where the delay line 72 is composed of three unit delay cells 74 will be described for convenience of description.

시프트 레지스터(70)는 외부 클럭과 이를 레플리카 지연시킨 피드백 클럭의 위상을 비교한 결과에 대응되는 시프트 신호 SH_L, SH_R를 입력받아 지연 값을 제어하는 다수의 제어 신호 SL1~SL3로 출력한다.The shift register 70 receives the shift signals SH_L and SH_R corresponding to a result of comparing the phase of the external clock with the feedback delayed replica thereof, and outputs them as a plurality of control signals SL1 to SL3 for controlling delay values.

그리고, 전달부(71)는 각 제어 신호 SL1~SL3에 응답하여 상기 외부 클럭에 대응되는 입력 클럭 CLKIN의 전달을 제어한다.The transfer unit 71 controls the transfer of the input clock CLKIN corresponding to the external clock in response to each control signal SL1 to SL3.

아울러, 지연 라인(72)은 다수의 유닛 딜레이 셀(74)로 구성되며, 전원 전압 라인(VDD)으로부터 전원 전압을 공급받아 전달부(71)에서 전달된 입력 클럭 CLKIN을 지연시켜서 출력 클럭 CLKOUT으로 출력한다. 여기서, 각 유닛 딜레이 셀(74)은 두 낸드 게이트(76,78)와, 각 낸드 게이트(76,78)에 연결된 외부 저항(R6,R7)으로 구성될 수 있다.In addition, the delay line 72 is composed of a plurality of unit delay cells 74, receives the power supply voltage from the power supply voltage line (VDD) to delay the input clock CLKIN transmitted from the transfer unit 71 to the output clock CLKOUT. Output Here, each unit delay cell 74 may be composed of two NAND gates 76 and 78 and external resistors R6 and R7 connected to the respective NAND gates 76 and 78.

이러한 구성을 갖는 본 발명의 지연 고정 루프는 상기 외부 클럭과 상기 피드백 클럭의 위상 차가 커서 지연 값을 최대로 할 경우, 시프트 레지스터(70)에 의해 제어 신호 SL1가 하이 레벨을 갖고 나머지 제어 신호들 SL2, SL3이 로우 레벨을 갖는다. 이러한 제어 신호들 SL1~SL3의 상태에 따라 입력 클럭 CLKIN이 세 단의 유닛 딜레이 셀(74)을 거쳐 출력 클럭 CLKOUT으로 출력된다.In the delay lock loop of the present invention having such a configuration, when the phase difference between the external clock and the feedback clock is large, the maximum delay value is obtained by the shift register 70, and the control signal SL1 has a high level and the remaining control signals SL2. , SL3 has a low level. The input clock CLKIN is output to the output clock CLKOUT via three unit delay cells 74 according to the states of the control signals SL1 to SL3.

또한, 본 발명의 지연 고정 루프는 상기 외부 클럭과 상기 피드백 클럭의 위상 차가 작아서 지연 값을 최소로 할 경우, 시프트 레지스터(70)에 의해 제어 신호들 SL1, SL2이 로우 레벨을 갖고 나머지 제어 신호 SL3가 하이 레벨을 갖는다. 이러한 제어 신호들 SL1~SL3의 상태에 따라 입력 클럭 CLKIN이 하나의 유닛 딜레이 셀(74)을 거쳐 출력 클럭 CLKOUT으로 출력된다.In the delay lock loop of the present invention, when the phase difference between the external clock and the feedback clock is small to minimize the delay value, the shift registers 70 control the signals SL1 and SL2 have a low level and the remaining control signals SL3. Has a high level. The input clock CLKIN is output to the output clock CLKOUT via one unit delay cell 74 according to the state of these control signals SL1 to SL3.

이때, 입력 클럭 CLKIN이 거치는 각 낸드 게이트(예컨대, 76,78)의 두 입력 단자 중 어느 하나에는 항상 하이 레벨의 신호가 입력되므로, 낸드 게이트(76,78)의 피모스 트랜지스터들이 하나만 턴 온된다.In this case, since a high level signal is always input to one of two input terminals of each NAND gate (eg, 76,78) through which the input clock CLKIN passes, only one PMOS transistor of the NAND gates 76, 78 is turned on. .

따라서, 최소한 하나의 낸드 게이트 당 외부 저항이 하나씩 연결되더라도 전압 변화에 대해 종래와 동일하게 안정적인 지연 값을 가질 수 있다. 그리고, 외부 저항이 최소한 하나의 낸드 게이트 당 하나씩 연결됨으로써, 지연 고정 루프의 면적이 줄어들어 메모리 칩의 고집적화가 가능한 효과가 있다.Therefore, even if one external resistor per at least one NAND gate is connected, the delayed voltage may have a stable value as in the related art. In addition, since the external resistors are connected at least one per NAND gate, the area of the delay locked loop is reduced, thereby enabling high integration of the memory chip.

이와 같이, 본 발명은 유닛 딜레이 셀을 구성하는 낸드 게이트들 중 최소한 하나의 낸드 게이트 당 외부 저항이 하나씩 연결됨으로써, 전압 변화에 대하여 안정적인 지연 값을 가지면서 유닛 딜레이 셀의 면적이 줄어들 수 있는 효과가 있다.As described above, according to the present invention, an external resistor per at least one NAND gate of the NAND gates constituting the unit delay cell is connected, so that the area of the unit delay cell can be reduced while having a stable delay value against a voltage change. have.

본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.While the invention has been shown and described with reference to specific embodiments, the invention is not limited thereto, and the invention is not limited to the scope of the invention as defined by the following claims. Those skilled in the art will readily appreciate that modifications and variations can be made.

Claims (19)

입력 신호를 지연시키는 최소한 둘 이상의 낸드 게이트의 직렬 조합으로 구성되며, 상기 낸드 게이트에 포함되는 최소한 둘 이상의 풀 업용 트랜지스터는 공통으로 연결된 외부 저항을 통하여 전원 전압을 제공받음을 특징으로 하는 유닛 딜레이 셀.And a series combination of at least two NAND gates for delaying an input signal, wherein at least two pull-up transistors included in the NAND gate are supplied with a power supply voltage through an externally connected external resistor. 제 1 항에 있어서,The method of claim 1, 상기 낸드 게이트에 포함되는 풀 업용 트랜지스터들은 상기 외부 저항과 출력단 사이에 병렬 연결되며, 상기 풀 업용 트랜지스터들 중 어느 하나는 상기 입력 신호 또는 이전 단의 낸드 게이트의 출력 상태에 따라 동작이 제어되고, 나머지 풀 업용 트랜지스터들은 턴 오프 상태로 유지됨을 특징으로 하는 유닛 딜레이 셀.The pull-up transistors included in the NAND gate are connected in parallel between the external resistor and the output terminal, and any one of the pull-up transistors is controlled according to the output state of the input signal or the NAND gate of the previous stage. A unit delay cell, wherein the transistors for pull-up remain turned off. 제 2 항에 있어서,The method of claim 2, 상기 각 풀 업용 트랜지스터는 피모스 트랜지스터이며, 상기 턴 오프 상태로 유지되는 풀 업용 트랜지스터는 게이트로 상기 전원 전압을 제공받음을 특징으로 하는 유닛 딜레이 셀.Each of the pull-up transistors is a PMOS transistor, and the pull-up transistor maintained in the turn-off state receives the power supply voltage through a gate. 제 1 항에 있어서,The method of claim 1, 상기 외부 저항은 상기 최소한 둘 이상의 낸드 게이트에 공통으로 연결됨을 특징으로 하는 유닛 딜레이 셀.And the external resistor is commonly connected to the at least two NAND gates. 유닛 딜레이 셀들이 체인으로 구성된 지연 라인을 포함하며, 외부 클럭과 이를 레플리카 지연시킨 피드백 클럭의 위상을 비교한 결과로써 상기 외부 클럭에 대한 상기 지연 라인의 지연이 제어되는 지연 고정 루프에 있어서,In a delay lock loop in which unit delay cells include a delay line composed of a chain, and the delay of the delay line with respect to the external clock is controlled as a result of comparing a phase of an external clock and a feedback clock that duplicates it. 상기 유닛 딜레이 셀은 최소한 둘 이상의 낸드 게이트의 직렬 조합으로 구성되며, 상기 낸드 게이트에 포함되는 최소한 둘 이상의 풀 업용 트랜지스터는 공통으로 연결된 외부 저항을 통하여 전원 전압을 제공받음을 특징으로 하는 지연 고정 루프.And the unit delay cell is composed of a series combination of at least two NAND gates, and at least two pull-up transistors included in the NAND gates are supplied with a power supply voltage through a commonly connected external resistor. 제 5 항에 있어서,The method of claim 5, wherein 상기 낸드 게이트에 포함되는 풀 업용 트랜지스터들은 상기 외부 저항과 출력단 사이에 병렬 연결됨을 특징으로 하는 지연 고정 루프.And a pull-up transistor included in the NAND gate is connected in parallel between the external resistor and the output terminal. 제 6 항에 있어서,The method of claim 6, 상기 낸드 게이트들 중 첫 단의 낸드 게이트의 풀 업용 트랜지스터들 중 어느 하나는 상기 전원 전압 또는 이전 단의 유닛 딜레이 셀의 출력의 상태에 따라 동작이 제어되고, 나머지 풀 업용 트랜지스터들은 상기 외부 클럭과 상기 피드백 클럭의 위상을 비교한 결과에 따라 동작이 제어됨을 특징으로 하는 지연 고정 루프.One of the NAND gate pull-up transistors of the first stage of the NAND gates is controlled according to the state of the power supply voltage or the output of the unit delay cell of the previous stage, and the remaining pull-up transistors are connected to the external clock and the A delay locked loop characterized in that the operation is controlled according to the result of comparing the phases of the feedback clocks. 제 7 항에 있어서,The method of claim 7, wherein 상기 나머지 풀 업용 트랜지스터들은 상기 외부 클럭과 상기 피드백 클럭의 위상이 동일할 때 턴 온됨을 특징으로 하는 지연 고정 루프.And the remaining pull-up transistors are turned on when the external clock and the feedback clock are in phase. 제 6 항에 있어서,The method of claim 6, 상기 낸드 게이트들 중 첫 단의 낸드 게이트를 제외한 낸드 게이트들의 풀 업용 트랜지스터들 중 어느 하나는 이전 단의 낸드 게이트의 출력 상태에 따라 동작이 제어되고, 나머지 풀 업용 트랜지스터들은 턴 오프 상태로 유지됨을 특징으로 하는 지연 고정 루프.Any one of the pull-up transistors of the NAND gates except for the NAND gate of the first stage among the NAND gates is controlled according to the output state of the NAND gate of the previous stage, and the other pull-up transistors are kept turned off. Delay-locked loop. 제 9 항에 있어서,The method of claim 9, 상기 각 풀 업용 트랜지스터는 피모스 트랜지스터이며, 상기 턴 오프 상태로 유지되는 풀 업용 트랜지스터는 게이트로 상기 전원 전압을 제공받음을 특징으로 하는 지연 고정 루프.Each of the pull-up transistors is a PMOS transistor, and the pull-up transistor maintained in the turn-off state receives the power supply voltage through a gate. 제 5 항에 있어서,The method of claim 5, wherein 상기 외부 저항은 상기 최소한 둘 이상의 낸드 게이트에 공통으로 연결됨을 특징으로 하는 지연 고정 루프.And the external resistor is commonly connected to the at least two NAND gates. 제 5 항에 있어서,The method of claim 5, wherein 상기 외부 저항은 상기 유닛 딜레이 셀들 중 최소한 둘 이상의 유닛 딜레이 셀의 낸드 게이트들에 공통으로 연결됨을 특징으로 하는 지연 고정 루프.And the external resistor is commonly connected to the NAND gates of at least two unit delay cells of the unit delay cells. 외부 클럭과 이를 레플리카 지연시킨 피드백 클럭의 위상을 비교한 결과에 대응하여 지연 값을 제어하는 다수의 제어 신호로 출력하는 시프트 레지스터;A shift register configured to output a plurality of control signals for controlling a delay value in response to a result of comparing a phase of an external clock and a feedback clock having a replica delayed thereto; 상기 각 제어 신호에 응답하여 상기 외부 클럭의 전달을 제어하는 전달부; 및A transfer unit controlling the transfer of the external clock in response to each control signal; And 전원 전압을 공급받아 상기 전달부에서 전달된 외부 클럭을 지연시키는 지연 라인;을 포함하며,And a delay line receiving a power supply voltage and delaying an external clock transmitted from the transfer unit. 상기 지연 라인은 상기 외부 클럭을 지연시키는 최소한 둘 이상의 낸드 게이트의 직렬 조합으로 구성되며, 상기 낸드 게이트에 포함되는 최소한 둘 이상의 풀 업용 트랜지스터는 공통으로 연결된 외부 저항을 통하여 전원 전압을 제공받음을 특징으로 하는 지연 고정 루프.The delay line includes a series combination of at least two NAND gates for delaying the external clock, and at least two pull-up transistors included in the NAND gate are supplied with a supply voltage through an externally connected external resistor. Delay fixed loop. 제 13 항에 있어서,The method of claim 13, 상기 낸드 게이트에 포함되는 풀 업용 트랜지스터들은 상기 외부 저항과 출력단 사이에 병렬 연결됨을 특징으로 하는 지연 고정 루프.And a pull-up transistor included in the NAND gate is connected in parallel between the external resistor and the output terminal. 제 14 항에 있어서,The method of claim 14, 상기 낸드 게이트들 중 첫 단의 낸드 게이트의 풀 업용 트랜지스터들 중 어느 하나는 상기 전원 전압의 상태에 따라 동작이 제어되고, 나머지 풀 업용 트랜지스터들은 상기 외부 클럭과 상기 피드백 클럭의 위상을 비교한 결과에 따라 동작이 제어됨을 특징으로 하는 지연 고정 루프.One of the NAND gate pull-up transistors of the NAND gate of the first stage is controlled according to the state of the power supply voltage, and the other pull-up transistors are compared with the result of comparing the phase of the external clock and the feedback clock. Delay locked loop, characterized in that motion is controlled accordingly. 제 15 항에 있어서,The method of claim 15, 상기 첫 단의 낸드 게이트의 나머지 풀 업용 트랜지스터들은 상기 외부 클럭과 상기 피드백 클럭의 위상이 동일할 때 턴 온됨을 특징으로 하는 지연 고정 루프.And the remaining pull-up transistors of the first NAND gate are turned on when the external clock and the feedback clock are in phase. 제 14 항에 있어서,The method of claim 14, 상기 낸드 게이트들 중 첫 단의 낸드 게이트를 제외한 낸드 게이트들의 풀 업용 트랜지스터들 중 어느 하나는 이전 단의 낸드 게이트의 출력 상태에 따라 동작이 제어되고, 나머지 풀 업용 트랜지스터들은 턴 오프 상태로 유지됨을 특징으로 하는 지연 고정 루프.Any one of the pull-up transistors of the NAND gates except for the NAND gate of the first stage among the NAND gates is controlled according to the output state of the NAND gate of the previous stage, and the other pull-up transistors are kept turned off. Delay-locked loop. 제 17 항에 있어서,The method of claim 17, 상기 각 풀 업용 트랜지스터는 피모스 트랜지스터이며, 상기 턴 오프 상태로 유지되는 풀 업용 트랜지스터는 게이트로 상기 전원 전압을 제공받음을 특징으로 하는 지연 고정 루프.Each of the pull-up transistors is a PMOS transistor, and the pull-up transistor maintained in the turn-off state receives the power supply voltage through a gate. 제 13 항에 있어서,The method of claim 13, 상기 외부 저항은 상기 최소한 둘 이상의 낸드 게이트에 공통으로 연결됨을 특징으로 하는 지연 고정 루프.And the external resistor is commonly connected to the at least two NAND gates.
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