KR100849072B1 - Dual poly gate formation method - Google Patents
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Abstract
본 발명에 따른 듀얼 폴리게이트 형성 방법은, PMOS 및 NMOS 영역을 갖는 반도체 기판의 PMOS 및 NMOS 영역 상에 각각 폴리실리콘막, 금속막 및 하드마스크막으로 이루어진 N형 및 P형 게이트를 형성하는 단계; 상기 반도체 기판에 세정 공정을 수행하여 N형 및 P형 게이트의 N형 및 P형 폴리실리콘막 및 금속막의 측벽에 실리콘산화막을 형성하는 단계; 및 상기 N형 및 P형 폴리실리콘막 및 금속막의 측벽 실리콘산화막 상에 라이트산화막을 형성하는 단계를 포함한다.A method for forming a dual polygate according to the present invention includes forming N-type and P-type gates each including a polysilicon film, a metal film, and a hard mask film on a PMOS and NMOS region of a semiconductor substrate having a PMOS and NMOS region; Performing a cleaning process on the semiconductor substrate to form a silicon oxide film on sidewalls of the N-type and P-type polysilicon films and the metal film of the N-type and P-type gates; And forming a light oxide film on sidewall silicon oxide films of the N-type and P-type polysilicon films and the metal film.
Description
도 1은 종래 듀얼 폴리 게이트의 이상 산화 현상을 설명하기 위하여 도시한 사진.1 is a photograph illustrating an abnormal oxidation phenomenon of a conventional dual poly gate.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 듀얼 폴리 게이트 형성 방법을 도시한 공정별 단면도.2A to 2F are cross-sectional views of processes illustrating a method of forming a dual poly gate according to an exemplary embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 이상 산화 현상이 방지된 듀얼 폴리 게이트를 설명하기 위하여 도시한 사진.3 is a photograph illustrating a dual poly gate in which anomalous oxidation is prevented according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
200 : 반도체 기판 202 : 게이트절연막200
204 : 질화막 206 : N형 폴리실리콘막204: nitride film 206: N-type polysilicon film
208 : P형 폴리실리콘막 210 : 금속막208: P-type polysilicon film 210: metal film
212 : 하드마스크막 214 : N형 게이트212: hard mask film 214: N-type gate
216 : P형 게이트 218 : 실리콘산화막216 P-
220 : 라이트산화막220: light oxide film
본 발명은 듀얼 폴리 게이트 제조 방법에 관한 것으로서, 보다 상세하게는, P형 게이트에서 발생하는 이상 산화 현상을 방지할 수 있는 듀얼 폴리 게이트 형성 방법에 관한것이다. The present invention relates to a method of manufacturing a dual poly gate, and more particularly, to a method of forming a dual poly gate capable of preventing abnormal oxidation phenomenon occurring in a P-type gate.
반도체 소자가 고집적화, 고속화, 저전력화되고 디자인 룰(Design rule)이 감소함에 따라 반도체 소자를 구성하는 트랜지스터들의 크기도 급속도로 감소하고 있다. 이에 따라, 트랜지스터의 단채널(Short channel) 마진이 줄어들어 트랜지스터의 고속 및 저전압 구동에 많은 문제점이 노출하고 있다.As semiconductor devices become more integrated, faster, and lower in power, and design rules decrease, the size of transistors constituting the semiconductor device is also rapidly decreasing. Accordingly, short channel margins of the transistors are reduced, and many problems are exposed to high speed and low voltage driving of the transistors.
이에, 반도체 소자의 마진 개선을 확보하기 위한 방안 중의 하나로, 미세선폭을 가지는 모스펫(MOSFET) 소자에서 단채널효과(short channel effect)에 관련된 문제를 해결할 수 있는 듀얼 폴리 게이트형 CMOS 소자가 제안되었다.Accordingly, as one of methods for securing margin improvement of a semiconductor device, a dual poly gate type CMOS device has been proposed that can solve a problem related to a short channel effect in a MOSFET having a fine line width.
상기 듀얼 폴리 게이트형 CMOS 소자는 NMOS 및 PMOS로 구성되며, 상기 NMOS는 N형 불순물이 주입된 N형 폴리실리콘막을 포함하는 게이트 전극을 가지고, PMOS는 보론(B)과 같은 P형 불순물이 주입된 P형 폴리실리콘막을 포함하는 게이트 전극을 가진다. 그리고, 듀얼 폴리 게이트형 CMOS 소자는 상기 N형 및 P형 불순물이 주입된 폴리실리콘막 상에 텅스텐실리사이드(WSix)과 같은 금속막 및 질화막으로 이루어진 하드마스크막이 순차적으로 적층된 구조로 이루어진다.The dual poly-gate CMOS device is composed of an NMOS and a PMOS, the NMOS has a gate electrode including an N-type polysilicon film implanted with N-type impurities, and the PMOS is implanted with P-type impurities such as boron (B). It has a gate electrode containing a P-type polysilicon film. The dual poly-gate CMOS device has a structure in which a hard mask film made of a metal film such as tungsten silicide (WSix) and a nitride film is sequentially stacked on the polysilicon film into which the N-type and P-type impurities are injected.
상기 듀얼 폴리 게이트형 CMO 소자는 N형 및 P형 폴리실리콘막 상에 금속막 및 하드마스크막을 순차적으로 형성한 후, PMOS 및 NMOS가 형성될 영역을 가리는 마스크패턴을 형성하고 식각 공정 및 마스크패턴 제거 공정을 실시하여 상호 분리된 N형 및 P형 게이트를 형성한다.In the dual poly gate type CMO device, a metal film and a hard mask film are sequentially formed on the N-type and P-type polysilicon layers, and then a mask pattern covering a region where PMOS and NMOS are to be formed is formed, and an etching process and a mask pattern are removed. The process is carried out to form mutually separated N-type and P-type gates.
그리고, 상기 식각 공정에서 발생하는 폴리실리콘막 부분의 데미지를 제거하기 위하여 산소(O2) 조건하에서 라이트 산화(Light oxidation) 공정을 수행하여 상기 폴리실리콘막 및 금속막의 측벽에 라이트산화막을 형성한다.In addition, a light oxidation process is performed on the sidewalls of the polysilicon film and the metal film by performing a light oxidation process under oxygen (O 2 ) conditions to remove the damage of the polysilicon film portion generated in the etching process.
그러나, 상기 라이트 산화 공정을 진행시, P형 폴리실리콘막 내에 주입되어 있는 보론의 외부 확산(Out diffuion) 및 산소의 확산에 의해 이상 산화 현상이 발생한다.However, during the light oxidation process, an abnormal oxidation phenomenon occurs due to the out diffuion of oxygen and the diffusion of boron injected into the P-type polysilicon film.
도 1은 종래 듀얼 폴리 게이트의 이상 산화 현상을 설명하기 위하여 도시한 사진이다.1 is a photograph illustrating an abnormal oxidation phenomenon of a conventional dual poly gate.
도시된 바와 같이, 라이트산화막(120)의 형성 공정시, P형 폴리실리콘막(108)에 함유된 보론의 외부확산에 의해 금속막(110)과 P형 폴리실리콘막(108) 사이의 계면에 절연막(122)이 형성되는 이상 산화 현상이 발생한다. As shown, in the formation process of the
상기 이상 산화 현상으로 금속막(110)과 P형 폴리실리콘막(108) 사이의 계면에 형성된 절연막(122)은 듀얼 폴리 게이트의 전기적인 특성을 열화시켜 반도체 소자의 수율 손실을 유발한다. The
본 발명은 P형 게이트에서 발생하는 이상 산화 현상을 방지할 수 있는 듀얼 폴리 게이트 형성 방법을 제공한다.The present invention provides a method for forming a dual poly gate that can prevent abnormal oxidation occurring in a P-type gate.
본 발명에 따른 듀얼 폴리게이트 형성 방법은, PMOS 및 NMOS 영역을 갖는 반 도체 기판의 PMOS 및 NMOS 영역 상에 각각 폴리실리콘막, 금속막 및 하드마스크막으로 이루어진 N형 및 P형 게이트를 형성하는 단계; 상기 반도체 기판에 세정 공정을 수행하여 N형 및 P형 게이트의 N형 및 P형 폴리실리콘막 및 금속막의 측벽에 실리콘산화막을 형성하는 단계; 및 상기 N형 및 P형 폴리실리콘막 및 금속막의 측벽 실리콘산화막 상에 라이트산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.A method for forming a dual polygate according to the present invention includes forming N-type and P-type gates each including a polysilicon film, a metal film, and a hard mask film on a PMOS and NMOS region of a semiconductor substrate having PMOS and NMOS regions, respectively. ; Performing a cleaning process on the semiconductor substrate to form a silicon oxide film on sidewalls of the N-type and P-type polysilicon films and the metal film of the N-type and P-type gates; And forming a light oxide film on the silicon oxide film on the sidewalls of the N-type and P-type polysilicon films and the metal film.
상기 N형 및 P형 게이트를 형성하는 단계는, 상기 PMOS 및 NMOS 영역을 갖는 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상의 PMOS 및 NMOS 영역에 N형 및 P형 불순물이 주입된 N형 및 P형 폴리실리콘막을 형성하는 단계; 상기 N형 및 P형 폴리실리콘막 상에 금속막 및 하드마스크막을 형성하는 단계; 및 상기 하드마스크막, 금속막, N형 폴리실리콘막과 P형 폴리실리콘막 및 게이트절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.The forming of the N-type and P-type gates may include forming a gate insulating film on the semiconductor substrate having the PMOS and NMOS regions; Forming N-type and P-type polysilicon films implanted with N-type and P-type impurities in the PMOS and NMOS regions on the gate insulating film; Forming a metal film and a hard mask film on the N-type and P-type polysilicon films; And etching the hard mask film, the metal film, the N-type polysilicon film, the P-type polysilicon film, and the gate insulating film.
상기 N형 및 P형 폴리실리콘막을 형성하는 단계는, 상기 게이트절연막 상에 N형 불순물을 포함하는 N형 폴리실리콘막을 형성하는 단계; 상기 N형 폴리실리콘막 상에 PMOS 영역을 노출시키는 마스크패턴을 형성하는 단계; 및 상기 노출된 PMOS 영역에 P형 불순물을 이온주입하여 P형 폴리실리콘막을 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the N-type and P-type polysilicon films may include forming an N-type polysilicon film including N-type impurities on the gate insulating film; Forming a mask pattern exposing a PMOS region on the N-type polysilicon film; And ion-implanting P-type impurities into the exposed PMOS region to form a P-type polysilicon film.
상기 게이트절연막을 형성하는 단계 후, 그리고, 상기 게이트절연막 상에 N형 및 P형 폴리실리콘막을 형성하는 단계 전, 상기 게이트절연막 상에 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.And forming a nitride film on the gate insulating film after the forming of the gate insulating film and before forming the N-type and p-type polysilicon films on the gate insulating film.
상기 실리콘산화막은 5 ∼ 20Å의 두께로 형성하는 것을 특징으로 한다.The silicon oxide film is formed to a thickness of 5 to 20 GPa.
상기 세정 공정은 오존(O3)을 포함하는 탈이온수(Deionized water)로 수행하는 것을 특징으로 한다.The cleaning process is characterized in that it is carried out with deionized water (Deionized water) containing ozone (O 3 ).
상기 오존은 30 ∼ 100ppm의 농도로 용해되어 있는 것을 특징으로 한다.The ozone is dissolved at a concentration of 30 to 100 ppm.
상기 세정 공정은 40 ∼ 90℃ 온도의 오존을 포함하는 탈이온수로 수행하는 것을 특징으로 한다.The washing process is characterized in that carried out with deionized water containing ozone at a temperature of 40 ~ 90 ℃.
상기 세정 공정은 1 ∼ 30분 동안 수행하는 것을 특징으로 한다.The cleaning process is characterized in that performed for 1 to 30 minutes.
상기 세정 공정은 반도체 기판에 탈이온수를 분무함과 아울러 상부로부터 오존 가스를 분사하는 매엽식으로 수행하는 것을 특징으로 한다.The cleaning process may be performed by spraying deionized water onto the semiconductor substrate and injecting ozone gas from the top.
상기 세정 공정은 딥(Dip) 방식으로 수행하는 것을 특징으로 한다.The cleaning process is characterized in that carried out in a dip (Dip) method.
상기 세정 공정은 황산(H2SO4)과 과산화수소(H2O2)를 100:1 ∼ 4:1의 부피비로 혼합된 혼합용액으로 수행하는 것을 특징으로 한다.The cleaning process is characterized in that the sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ) is characterized in that it is carried out with a mixed solution mixed in a volume ratio of 100: 1 to 4: 1.
상기 세정 공정은 50 ∼ 160℃ 온도의 황산과 과산화수소의 혼합 용액으로 수행하는 것을 특징으로 한다.The cleaning process is characterized in that it is carried out with a mixed solution of sulfuric acid and hydrogen peroxide at a temperature of 50 ~ 160 ℃.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 N형 및 P형 폴리 게이트의 측벽에 라이트산화막을 형성하는 공정시 금속막과 P형 폴리실리콘막 사이 계면에 절연막이 형성되는 이상 산화 현상을 방지하기 위하여, 라이트산화막 형성 전에 금속막과 폴리실리콘막의 측벽에 실리콘 산화막을 형성한다.In order to prevent abnormal oxidation in which an insulating film is formed at the interface between the metal film and the P-type polysilicon film during the process of forming the light oxide film on the sidewalls of the N-type and P-type poly gates, A silicon oxide film is formed on the sidewall of the polysilicon film.
자세하게, 본 발명은 P형 폴리실리콘막에 주입된 보론의 외부 확산 및 산소(O2) 조건하에서 수행되는 라이트산화막의 형성시 산소의 확산에 의해 발생하는 이상 산화 현상을 방지하기 위하여 상기 N형 및 P형 폴리 게이트를 형성한 후, 오존(O3)이 용해되어 있는 탈이온수(Deionized water)를 이용한 세정 공정을 수행하여 금속막과 폴리실리콘막의 측벽에 실리콘산화막을 형성하고, 상기 실리콘산화막의 외측에 라이트산화막을 형성한다. Specifically, the present invention relates to the N-type and to prevent abnormal oxidation caused by the diffusion of oxygen in the formation of a light oxide film carried out under the oxygen (O 2 ) condition and the external diffusion of boron injected into the P-type polysilicon film. After the P-type poly gate is formed, a silicon oxide film is formed on the sidewalls of the metal film and the polysilicon film by performing a cleaning process using deionized water in which ozone (O 3 ) is dissolved. A light oxide film is formed on the substrate.
따라서, 상기 실리콘산화막의 형성으로 라이트산화막의 형성 공정시 산소(O2)의 확산 길이를 감소시킬 수 있어 이상 산화 현상을 억제할 수 있고, 이에 따라, 듀얼 폴리 게이트의 전기적 특성 열화를 방지할 수 있어 반도체 소자의 수율을 향상시킬 수 있다.Therefore, the formation of the silicon oxide film can reduce the diffusion length of oxygen (O 2 ) in the formation process of the light oxide film, thereby suppressing abnormal oxidation phenomenon, thereby preventing deterioration of electrical characteristics of the dual poly gate. The yield of the semiconductor device can be improved.
이하에서는, 도 2a 내지 도 2f를 참조하여, 본 발명의 실시예에 따른 듀얼 폴리 게이트 형성 방법을 상세히 설명하도록 한다. Hereinafter, a method of forming a dual poly gate according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 2A to 2F.
도 2a를 참조하면, PMOS 및 NMOS 형성 영역이 구비되고 웰(Well)이 형성된 반도체 기판(200) 상에 게이트절연막(202)을 형성하고, 상기 게이트절연막(202) 상에 플라즈마를 이용한 질화 공정으로 질화막(204)을 형성한다. 상기 질화막(204)은 후속 공정으로 형성되는 P형 폴리실리콘막 내에 주입된 보론(Boron)의 외부확산을 방지하기 위하여 형성한다. Referring to FIG. 2A, a gate
그런 다음, 상기 질화막(204) 상에 인(Phosphrous)과 같은 N형 불순물이 함 유된 N형 폴리실리콘막(206)을 형성한다. 상기 N형 불순물인 인은 바람직하게 4E20/cm3의 농도로 함유된다.Then, an N-
도 2b를 참조하면, 상기 N형 폴리실리콘막(206) 상에 PMOS 영역을 노출시키는 마스크패턴(222)을 형성한다. 그런 다음, 상기 노출된 N형 폴리실리콘막(206)에 보론(Boron)과 같은 P형 불순물을 이온주입하여 P형 폴리실리콘막(208)을 형성한다. 상기 P형 불순물인 보론은 바람직하게 6E16/cm2의 도즈량으로 주입된다. Referring to FIG. 2B, a
도 2c를 참조하면, 상기 마스크패턴을 제거한 후, 세정 공정을 실시한다. 그런 다음, P형 폴리실리콘막(208) 내의 보론이 P형 폴리실리콘막(208)과 게이트절연막(202)의 계면까지 확산되도록 어닐링 공정을 수행한다. Referring to FIG. 2C, after the mask pattern is removed, a cleaning process is performed. Then, an annealing process is performed such that boron in the P-
그런 다음, 상기 N형 및 P형 폴리실리콘막(206, 208) 상에 텅스텐 실리사이드막으로 이루어진 금속막(210) 및 질화막으로 이루어진 하드마스크막(212)을 순차적으로 형성한다. Then, the
도 2d를 참조하면, NMOS 영역 및 PMOS 영역을 구획하기 위하여 식각마스크(미도시)를 형성하고, 하드마스크막(212), 금속막(210), N형 및 P형 폴리실리콘막(206, 208), 질화막(204) 및 게이트절연막(202)을 식각하여 N형 및 P형 게이트(214, 216)를 형성한다. Referring to FIG. 2D, an etching mask (not shown) is formed to partition the NMOS region and the PMOS region, and the
도 2e를 참조하면, 상기 식각마스크를 제거한 후, 상기 N형 및 P형 게이트(214, 216)가 형성된 반도체 기판(200)을 오존(O3)이 함유된 탈이온수(Deionized water)로 세정하여 상기 N형 및 P형 게이트(214, 216)의 금속막(210) 및 폴리실리 콘막(206, 208)의 측벽에 5 ∼ 20Å의 두께를 갖는 실리콘산화막(218)을 형성한다. Referring to FIG. 2E, after the etching mask is removed, the
상기 오존은 탈이온수 내에 30 ∼ 100ppm의 농도로 용해되어 있으며, 상기 세정 공정은 40 ∼ 90℃ 온도의 오존을 포함하는 탈이온수로 1 ∼ 30분 동안 수행된다. 상기 세정 공정은 반도체 기판(200)에 탈이온수를 분무함과 아울러 상부로부터 오존 가스를 분사하는 매엽식으로 수행되거나 또는 오존을 함유한 탈이온수가 채워진 조(Bath) 내에 반도체 기판(200)을 딥(Dip)하는 방식으로 수행된다.The ozone is dissolved in deionized water at a concentration of 30 to 100 ppm, and the washing process is performed for 1 to 30 minutes with deionized water containing ozone at a temperature of 40 to 90 ° C. The cleaning process may be performed by a single-leaf type spraying ozone gas from the top while spraying deionized water onto the
상기 실리콘산화막(218)은 황산(H2SO4)과 과산화수소(H2O2)를 100:1 ∼ 4:1의 부피비로 혼합한 50 ∼ 160℃ 온도의 혼합 용액을 사용한 세정 공정으로 형성할 수 있다. The
도 2f를 참조하면, 상기 실리콘산화막(218) 상에 라이트 산화(Light oxidation) 공정을 수행하여 라이트산화막(220)을 형성한다. Referring to FIG. 2F, a
이와 같이, 본 발명은 N형 및 P형 게이트의 폴리실리콘막 및 금속막의 측벽에 실리콘산화막을 형성한 후, 라이트 산화막을 형성함으로써 보론의 외부 확산 및 산소의 확산에 의해 발생하는 이상 산화 현상을 방지할 수 있다.As described above, the present invention forms a silicon oxide film on the sidewalls of the polysilicon film and the metal film of the N-type and P-type gates, and then forms a light oxide film to prevent abnormal oxidation caused by the diffusion of boron and the diffusion of oxygen. can do.
도 3은 본 발명의 실시예에 따른 이상 산화 현상이 방지된 듀얼 폴리 게이트를 설명하기 위하여 도시한 사진이다.3 is a photograph illustrating a dual poly gate in which abnormal oxidation is prevented according to an exemplary embodiment of the present invention.
도시된 바와 같이, 이상 산화 현상의 방지로 P형 게이트의 금속막(310) 및 P형 폴리실리콘막(308) 사이 계면에는 절연막이 형성되지 않는다.As shown, an insulating film is not formed at the interface between the
따라서, 실리콘산화막으로 라이트산화막의 형성 공정시 발생하는 산소의 확 산 길이를 감소시킬 수 있어 이상 산화 현상을 억제할 수 있고, 이에 따라, 듀얼 폴리 게이트의 전기적 특성 열화를 방지할 수 있어 수율을 향상시킬 수 있다.Therefore, it is possible to reduce the diffusion length of oxygen generated during the formation process of the light oxide film with the silicon oxide film, thereby suppressing abnormal oxidation phenomenon, thereby preventing the deterioration of the electrical characteristics of the dual poly gate, thereby improving the yield. You can.
이상, 본 발명의 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통사의 지식을 가진 자가 용이하게 알 수 있다.As described above and illustrated with respect to specific embodiments of the present invention, the present invention is not limited thereto, and the following claims are variously modified without departing from the spirit and scope of the present invention. And it can be readily appreciated by those skilled in the art that it can be modified.
이상에서와 같이, 본 발명은 듀얼 폴리 게이트이 형성시, P형 게이트의 폴리실리콘막 및 금속막의 측벽에 실리콘산화막을 형성한 후, 상기 실리콘산화막의 외측에 라이트산화막을 형성함으로써 라이트산화막의 형성 공정시 산소의 확산 길이를 감소시킬 수 있어 이상 산화 현상을 억제할 수 있다.As described above, in the present invention, when the dual poly gate is formed, the silicon oxide film is formed on the sidewalls of the polysilicon film and the metal film of the P-type gate, and then the light oxide film is formed on the outside of the silicon oxide film to form the light oxide film. The diffusion length of oxygen can be reduced, and abnormal oxidation phenomenon can be suppressed.
따라서, 듀얼 폴리 게이트의 전기적 특성 열화를 방지할 수 있어 반도체 소자의 수율을 향상시킬 수 있다.Therefore, deterioration of electrical characteristics of the dual poly gate can be prevented, and the yield of the semiconductor device can be improved.
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