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KR100847769B1 - Semiconductor memory device including input device - Google Patents

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KR100847769B1
KR100847769B1 KR1020070063745A KR20070063745A KR100847769B1 KR 100847769 B1 KR100847769 B1 KR 100847769B1 KR 1020070063745 A KR1020070063745 A KR 1020070063745A KR 20070063745 A KR20070063745 A KR 20070063745A KR 100847769 B1 KR100847769 B1 KR 100847769B1
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KR
South Korea
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signal
reference voltage
pull
pad
termination
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Inventor
이준우
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주식회사 하이닉스반도체
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Abstract

A semiconductor memory device having an input device is provided to assure timing margin of an input signal even when termination resistance is changed. A reference voltage pad(100) receives a reference voltage from the outside. A first pullup driving unit(600) performs pullup driving of the reference voltage pad in response to a plurality of code signals. A signal pad(210,220,230) receives a signal from the outside. A second pullup driving unit(410,420,430) performs pullup driving of the signal pad in response to the plurality of code signals. An input buffer(510,520,530) converts the reference voltage and an external signal applied through the signal pad into an internal signal having an internal voltage level.

Description

입력장치를 포함하는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE HAVING INPUT DEVICE}Semiconductor memory device including an input device {SEMICONDUCTOR MEMORY DEVICE HAVING INPUT DEVICE}

도 1은 종래기술에 따른 입력장치를 포함하는 반도체메모리소자의 블록 구성도.1 is a block diagram of a semiconductor memory device including an input device according to the prior art.

도 2는 도 1에 도시된 종래기술이 터미네이션 저항값 등의 변동으로 인해 갖는 외부신호의 아이 다이아그램.FIG. 2 is an eye diagram of an external signal of the prior art shown in FIG. 1 due to variations in termination resistance, etc. FIG.

도 3은 본 발명의 제1 실시 예에 따른 반도체메모리소자의 블록 구성도.3 is a block diagram illustrating a semiconductor memory device in accordance with a first embodiment of the present invention.

도 4는 도 3에 도시된 외부신호의 아이 다이아그램과 기준전압을 함께 도시한 도면.4 is a diagram illustrating an eye diagram of an external signal shown in FIG. 3 and a reference voltage.

도 5는 본 발명의 제2 실시 예에 따른 반도체메모리소자의 블록 구성도.5 is a block diagram illustrating a semiconductor memory device in accordance with a second embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

600, 410, 420, 430 : 풀업 터미네이션 저항부600, 410, 420, 430: pullup termination resistors

800, 710, 720, 730 : 풀다운 터미네이션 저항부800, 710, 720, 730: pull-down termination resistor

본 발명은 반도체 설계 기술에 관한 것으로, 특히 입력장치를 포함하는 반도체메모리소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly to a semiconductor memory device including an input device.

반도체 소자는 실리콘 웨이퍼 가공 기술 및 로직 설계 기술을 비롯한 제반 반도체 기술을 바탕으로 제조되고 있다. 반도체제조 공정의 최종 산물은 플라스틱 패키지 형태의 칩이며, 그것은 사용 목적에 따른 차별화된 로직 및 기능을 보유하고 있다. 대부분의 반도체 칩은 시스템 구성에 있어서 중요한 요소인 인쇄회로기판(PCB) 등에 장착되며, 그 칩을 구동하기 위한적절한 구동 전압을 공급 받게 된다. 반도체 메모리를 비롯한 모든 반도체 소자들은 특별한 목적을 가진 신호들의 입/출력에 의해 동작한다. 즉, 입력 신호들의 조합에 의해 그 반도체 소자의 동작여부 및 동작 방식이 결정되며, 출력 신호들의 움직임에 따라 그 결과물이 출력된다.Semiconductor devices are manufactured based on semiconductor technology including silicon wafer processing technology and logic design technology. The final product of the semiconductor manufacturing process is a chip in a plastic package, which has different logic and functions depending on the purpose of use. Most semiconductor chips are mounted on a printed circuit board (PCB), which is an important element in the system configuration, and is supplied with an appropriate driving voltage for driving the chip. All semiconductor devices, including semiconductor memories, operate by input / output of signals having a special purpose. That is, the operation and operation method of the semiconductor device are determined by the combination of the input signals, and the result is output according to the movement of the output signals.

한편, 어떤 반도체 소자의 출력 신호는 동일 시스템 내의 다른 반도체 소자의 입력 신호로 사용될 것이다. 입력 버퍼는 외부로부터 인가된 신호를 버퍼링하여 반도체 소자 내부로 입력시키는 부분으로서, 가장 단순한 형태로는 스태틱 입력 버퍼가 있다. 스태틱 입력 버퍼는 전원전원과 접지전원 사이에 PMOS 트랜지스터와 NMOS 트랜지스터를 직렬연결한 인버터의 형태를 가지고 있다. 스태틱 입력 버퍼는 그 구성이 매우 단순한 장점이 있으나, 노이즈에 대한 내성이 약하여 큰 폭의 입력 신호 형태를 요구한다. 즉, 논리 레벨 하이와 논리 레벨 로우의 레벨의 스윙폭이 클 것을 요구한다. 따라서 입력 신호의 스윙폭이 작거나 높은 동작 주파수를 요구하는 소자에의 적용은 부적합하다.On the other hand, the output signal of one semiconductor device will be used as the input signal of another semiconductor device in the same system. The input buffer is a portion for buffering a signal applied from the outside to be input into the semiconductor device. The simplest form is a static input buffer. The static input buffer has a form of an inverter in which a PMOS transistor and an NMOS transistor are connected in series between a power supply and a ground supply. The static input buffer has the advantage of being very simple in its configuration, but it is weak in noise and requires a large input signal shape. That is, it is required that the swing widths of the levels of the logic level high and the logic level low be large. Therefore, application to devices requiring a small swing width or high operating frequency of the input signal is inappropriate.

이러한 요구에 부응하기 위하여 차동증폭형 입력 버퍼가 제안되었다. 기존의 스태틱 입력 버퍼와 대비되는 개념으로 차동증폭형 입력 버퍼를 흔히 다이나믹 입력 버퍼라 부르기도 한다.To meet these demands, differential amplified input buffers have been proposed. In contrast to traditional static input buffers, differential amplified input buffers are often referred to as dynamic input buffers.

도 1은 종래기술에 따른 입력장치를 포함하는 반도체메모리소자의 블록 구성도이다.1 is a block diagram of a semiconductor memory device including an input device according to the prior art.

도 1을 참조하면, 종래기술에 따른 반도체메모리소자는 외부로부터 기준전압(VREF)을 인가받기 위한 기준전압 패드(10)와, 외부로부터 신호를 인가받기 위한 복수의 신호 패드(21, 22, 23, …)와, 코드신호(CAL_CD)를 생성하기 위한 터미네이션 저항값 조정부(30)와, 코드신호(CAL_CD)에 대응되는 터미네이션 저항값을, 해당 신호 패드(21, 22, 23, …)에 각각 공급하기 위한 복수의 터미네이션 저항부(41, 42, 43, …)와, 해당 신호 패드(21, 22, 23, …)를 통해 인가된 외부신호와 기준전압(VREF)을 인가받아 내부전압 레벨을 갖는 해당 내부신호(INT_SIG1, INT_SIG2, INT_SIG3, …)로 변환하여 출력하기 위한 복수의 입력버퍼(51, 52, 53, …)를 구비한다.Referring to FIG. 1, a semiconductor memory device according to the related art includes a reference voltage pad 10 for receiving a reference voltage VREF from an external device and a plurality of signal pads 21, 22, and 23 for receiving a signal from an external device. ,…), The termination resistance value adjusting unit 30 for generating the code signal CAL_CD, and the termination resistance values corresponding to the code signal CAL_CD are respectively applied to the corresponding signal pads 21, 22, 23,... A plurality of termination resistors 41, 42, 43,..., And an external signal and a reference voltage VREF applied through the corresponding signal pads 21, 22, 23,... And a plurality of input buffers 51, 52, 53, ... for converting and outputting corresponding internal signals INT_SIG1, INT_SIG2, INT_SIG3, ...).

다음에서 구동을 간략히 살펴보면, 먼저, 기준전압 패드(10)를 통해 외부에서 기준전압(VREF)이 인가된다. 이때, 기준전압(VREF)은 외부 기준전압 패드(10)에 직렬 접속된 저항(R1, R2)에 의해 전압 디바이딩된 레벨이 공급된다. 즉, 외부신호 의 폭이 VOL ~ VOH 라면 그 중간값인 (VOL + VOH)/2 을 기준전압이 갖도록, 저항(R1, R2)을 조정한다.Next, the driving will be briefly described. First, the reference voltage VREF is applied from the outside through the reference voltage pad 10. At this time, the reference voltage VREF is supplied with a voltage-divided level by resistors R1 and R2 connected in series to the external reference voltage pad 10. That is, if the width of the external signal is V OL ~ V OH, the intermediate value (V OL) Adjust the resistors R1 and R2 so that the reference voltage is + V OH ) / 2.

또한, 터미네이션 저항값 조정부(30)는 터미네이션 저항값을 조정하기 위한 코드신호(CAL_CD)를 생성한다.In addition, the termination resistance adjustment unit 30 generates a code signal CAL_CD for adjusting the termination resistance value.

이어, 복수의 신호 패드(21, 22, 23, …)는 외부로부터 외부신호를 인가받는다. 이때, 복수의 터미네이션 저항부(41, 42, 43, …)가 코드신호(CAL_CD)에 대응되는 터미네이션 저항값을 해당 신호 패드(21, 22, 23, …)에 각각 공급한다.Subsequently, the plurality of signal pads 21, 22, 23,... Receive an external signal from the outside. At this time, the plurality of termination resistors 41, 42, 43,..., Respectively supply the termination resistance values corresponding to the code signal CAL_CD to the corresponding signal pads 21, 22, 23,...

이어, 복수의 입력버퍼(51, 52, 53, …)는 기준전압(VREF)을 기준으로, 해당 신호 패드(21, 22, 23, …)를 통해 인가된 외부신호를 인가받고, 이를 내부전압 레벨로 변환하여 해당 내부신호(INT_SIG1, INT_SIG2, INT_SIG3, …)로 출력한다.Subsequently, the plurality of input buffers 51, 52, 53,... Receive an external signal applied through the corresponding signal pads 21, 22, 23,..., Based on the reference voltage VREF. The signal is converted to a level and output as a corresponding internal signal (INT_SIG1, INT_SIG2, INT_SIG3, ...).

이와 같이, 기준전압(VREF)은 입력버퍼(51, 52, 53, …)가 외부신호의 논리레벨을 판별하는 기준으로서, 내부신호(INT_SIG1, INT_SIG2, INT_SIG3, …)가 갖는 타이밍 마진을 결정한다. 긴 타이밍 마진을 확보하기 위해서는 기준전압(VREF)의 레벨이, 외부신호의 논리레벨 'H'와 'L'가 만나는 교차점(crossing point)에 위치해야 한다. 따라서, 기준전압 레벨이 교차점과 일치하도록 설계시 외부신호의 논리레벨 L시 갖는 전압과 논리레벨 H 시 갖는 전압의 중간 레벨을 갖도록, 외부저항의 값을 조정한다.As such, the reference voltage VREF is a reference for determining the logic level of the external signal by the input buffers 51, 52, 53, ..., and determines the timing margin of the internal signals INT_SIG1, INT_SIG2, INT_SIG3, .... . In order to secure a long timing margin, the level of the reference voltage VREF should be located at a crossing point where the logic levels 'H' and 'L' of the external signal meet. Therefore, the value of the external resistance is adjusted so as to have an intermediate level between the voltage at logic level L of the external signal and the voltage at logic level H so that the reference voltage level coincides with the intersection point.

그런데, 터미네이션 저항값이 변동되면 기준전압의 레벨이 교차점에 위치하 지 못해, 타이밍 마진이 악화 된다. 다시 언급하면, 터미네이션 저항값이 바뀌면, 인가되는 외부신호의 스윙폭이 변해 교차점 역시 바뀐다. 반면, 기준전압은 수동 저항소자를 통해 외부에서 인가되는 전압으로 일정한 레벨을 유지하기 때문에, 외부신호의 교차점과 일치되지 못한다. 이에 관해 시뮬레이션 파형도를 참조하여 구체적으로 살펴보도록 한다.However, if the termination resistance value is changed, the level of the reference voltage is not located at the intersection point, and the timing margin deteriorates. In other words, when the termination resistance value is changed, the swing width of the applied external signal is changed so that the intersection point is also changed. On the other hand, since the reference voltage maintains a constant level with a voltage applied from the outside through the passive resistance element, it does not coincide with the intersection point of the external signal. This will be described in detail with reference to the simulation waveform diagram.

도 2는 도 1에 도시된 종래기술이 터미네이션 저항값 등의 변동으로 인해 갖는 외부신호의 아이 다이아그램이다. 참고적으로, 터미네이션 저항값이 설계 시 예상한 것에 비해, 10% 감소한 경우이다.FIG. 2 is an eye diagram of an external signal of the prior art shown in FIG. 1 due to variations in the termination resistance value. For reference, the termination resistance is 10% lower than expected in the design.

도 2을 참조하면, 도면부호 'A'는 기준전압(VREF)을 기준으로 일정 레벨 이상되는 시점으로, 외부신호가 논리레벨 'H'로 인식되는 시점을 표기한 것이다. 또한, 도면부호 'B'는 기준전압(VREF)을 기준으로 일정 레벨 이하로, 외부신호가 논리레벨 'L'로 인식되는 시점을 표기한 것이다. 이를 보면, 논리레벨 'H'로 인식되는 구간은 135㎰이며, 논리레벨 'L'로 인식되는 구간은 108㎰인 것을 알 수 있다. 이때, 나쁜 구간을 기준으로 신호의 유효구간이 정해지므로, 외부신호는 108㎰의 유효구간을 갖는다.Referring to FIG. 2, reference numeral 'A' denotes a point in time at which the external signal is recognized as the logic level 'H' as a point in time at which a predetermined level or more is referred to the reference voltage VREF. In addition, reference numeral 'B' indicates a time when the external signal is recognized as the logic level 'L' below a predetermined level based on the reference voltage VREF. From this, it can be seen that the section recognized as logic level 'H' is 135 ms and the section recognized as logic level 'L' is 108 ms. At this time, since the valid section of the signal is determined based on the bad section, the external signal has a valid section of 108 kHz.

한편, 기준전압(VREF)은 외부저항의 전압 디바이딩을 통해 0.98V로 일정하게 유지된다. 반면, 외부신호의 교차점은 터미네이션 저항값의 감소로 인해, 기준전압(VREF)보다 일정레벨 상승한 것을 알 수 있다. 따라서, 기준전압(VREF)에서 측정된 지터값은 90.5㎰을 갖는다.Meanwhile, the reference voltage VREF is kept constant at 0.98V through voltage dividing of the external resistor. On the other hand, it can be seen that the crossing point of the external signal has risen by a certain level from the reference voltage VREF due to the reduction of the termination resistance value. Therefore, the jitter value measured at the reference voltage VREF has 90.5 Hz.

앞서 언급한 바와 같이, 기준전압(VREF)이 외부신호의 교차점이 일치하지 않 기 때문에, 외부신호의 논리레벨 'H'와 논리레벨 'L' 인식 구간이 달라진다. 즉, 타이밍 마진이 줄어드는 문제점이 발생한다.As mentioned above, since the intersection point of the external signal does not coincide with the reference voltage VREF, the logic level 'H' and the logic level 'L' recognition period of the external signal are different. That is, the problem that the timing margin is reduced.

한편, 이러한 문제점을 해결하기 위해, 종래에는 수작업으로 기준전압을 바꿔가면서 가장 좋은 결과가 나오는 것을 찾았다. 그러나, 이러한 최적의 기준전압을 찾는 시도는, 긴 테스트시간이 소요될 뿐 아니라 저항의 해상도(resolution) 문제 및 면적 측면에서 부담으로 작용한다.On the other hand, in order to solve this problem, conventionally, the best results were found while manually changing the reference voltage. However, attempting to find such an optimal reference voltage not only takes a long test time, but also poses a burden in terms of resolution and area of resistance.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 터미네이션 저항값의 변동 시에도 입력신호의 타이밍 마진을 확보할 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor memory device capable of securing a timing margin of an input signal even when a termination resistance value changes.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 외부로부터 기준전압을 인가받기 위한 기준전압 패드; 상기 기준전압 패드를 풀업 구동하기 위한 제1 풀업 구동수단; 외부로부터 신호를 인가받기 위한 신호 패드; 상기 신호 패드를 풀업 구동하기 위한 제2 풀업 구동수단; 및 상기 신호 패드를 통해 인가된 외부신호와 상기 기준전압을 인가받아 내부전압 레벨을 갖는 내부신호로 변환하여 출력하기 위한 입력버퍼를 구비한다.A semiconductor memory device according to an aspect of the present invention for achieving the above technical problem is a reference voltage pad for receiving a reference voltage from the outside; First pull-up driving means for driving the reference voltage pad up; A signal pad for receiving a signal from the outside; Second pull-up driving means for driving the signal pad up; And an input buffer for receiving the external signal applied through the signal pad and the reference voltage, and converting the signal into an internal signal having an internal voltage level.

또한, 본 발명의 다른 측면에 따른 반도체메모리소자는 외부로부터 기준전압 을 인가받기 위한 기준전압 패드; 상기 기준전압 패드를 풀다운 구동하기 위한 제1 풀다운 구동수단; 외부로부터 신호를 인가받기 위한 신호 패드; 상기 신호 패드를 풀다운 구동하기 위한 제2 풀다운 구동수단; 및 상기 신호 패드를 통해 인가된 외부신호와 상기 기준전압을 인가받아 내부전압 레벨을 갖는 내부신호로 변환하여 출력하기 위한 입력버퍼를 구비한다.In addition, the semiconductor memory device according to another aspect of the present invention includes a reference voltage pad for receiving a reference voltage from the outside; First pull-down driving means for driving the reference voltage pad down; A signal pad for receiving a signal from the outside; Second pull-down driving means for driving the signal pad down; And an input buffer for receiving the external signal applied through the signal pad and the reference voltage, and converting the signal into an internal signal having an internal voltage level.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 3은 본 발명의 제1 실시 예에 따른 반도체메모리소자의 블록 구성도이다.3 is a block diagram illustrating a semiconductor memory device in accordance with a first embodiment of the present invention.

도 3을 참조하면, 제1 실시 예에 따른 본 발명은 코드신호(CAL_CD)를 생성하기 위한 터미네이션 저항값 조정부(300)와, 외부로부터 기준전압(VREF)을 인가받기 위한 기준전압 패드(100)와, 코드신호(CAL_CD)에 대응되는 터미네이션 저항값으로 해당 기준전압 패드(100)을 풀업 구동하기 위한 풀업 터미네이션 저항부(600)와, 외부로부터 신호를 인가받기 위한 복수의 신호 패드(210, 220, 230, …)와, 코드신호(CAL_CD)에 대응되는 터미네이션 저항값으로, 해당 신호 패드(210, 220, 230, …)를 각각 풀업 구동하기 위한 복수의 풀업 터미네이션 저항부(410, 420, 430, …)와, 해당 신호 패드(210, 220, 230, …)를 통해 인가된 외부신호와 기준전압(VREF)을 인가받아 내부전압 레벨을 갖는 해당 내부신호(INT_SIG1, INT_SIG2, INT_SIG3, …)로 변환하여 출력하기 위한 복수의 입력버퍼(510, 520, 530, …)를 구비한다.Referring to FIG. 3, according to the present invention, a termination resistance adjusting unit 300 for generating a code signal CAL_CD and a reference voltage pad 100 for receiving a reference voltage VREF from the outside are provided. And a pull-up termination resistor unit 600 for pull-up driving the reference voltage pad 100 with a termination resistor value corresponding to the code signal CAL_CD, and a plurality of signal pads 210 and 220 for receiving a signal from the outside. , 230,... And a plurality of pull-up termination resistors 410, 420, and 430 for pull-up driving the corresponding signal pads 210, 220, 230,... With termination resistance values corresponding to the code signal CAL_CD, respectively. ,…) And the corresponding internal signals INT_SIG1, INT_SIG2, INT_SIG3,... Having the internal voltage level by receiving the external signal and the reference voltage VREF applied through the corresponding signal pads 210, 220, 230,... A plurality of input buffers (510, 520, 530, for outputting the converted ) And a.

그리고 기준전압 패드(100)에는 풀다운 저항(R3)이 접속된다. 예를 들어, 목표한 터미네이션 저항값이 60Ω이고, 목표한 기준전압(VREF)이 0.7*VDDQ 라면 풀다운 저항(R3)은 140Ω을 사용하여야 한다. 이 경우 종래기술에 비해, 저항값이 작기 때문에 전류소모가 큰 단점이 있지만, 입력 버퍼가 구동될 때만 터미네이션 저항값이 공급되기 때문에 크게 문제되지 않는다. The pull-down resistor R3 is connected to the reference voltage pad 100. For example, if the target termination resistance value is 60 mA and the target reference voltage VREF is 0.7 * VDDQ, the pull-down resistor R3 should use 140 kV. In this case, the current consumption is disadvantageous because the resistance value is small compared to the prior art, but it does not matter much because the termination resistance value is supplied only when the input buffer is driven.

참고적으로, 풀업 터미네이션 저항부(600, 410, 420, 430, …)는 코드신호에 의해 턴온되는 복수의 저항이 해당 패드에 병렬 형태로 접속된다. 또한, 풀업 터미네이션 저항부(600, 410, 420, 430, …)는 코드신호(CAL_CD)에 대응되는 터미네이션 저항값을 공급하기 위한 블록으로, 동일한 저항값을 갖는다. For reference, in the pull-up termination resistor unit 600, 410, 420, 430,..., A plurality of resistors turned on by the code signal are connected in parallel to the corresponding pads. In addition, the pull-up termination resistors 600, 410, 420, 430, ... are blocks for supplying a termination resistance value corresponding to the code signal CAL_CD and have the same resistance value.

다음에서 구동을 간략히 살펴보면, 먼저, 기준전압(VREF)은 풀업 터미네이션 저항부(600)가 갖는 저항값과 기준전압 패드(100)를 통해 인가되는 저항값으로 전압 디바이딩되어, 생성된다.Next, the driving will be briefly described. First, the reference voltage VREF is generated by voltage dividing into a resistance value of the pull-up termination resistor unit 600 and a resistance value applied through the reference voltage pad 100.

또한, 터미네이션 저항값 조정부(300)는 터미네이션 저항값을 조정하기 위한 코드신호(CAL_CD)를 생성한다.In addition, the termination resistance adjustment unit 300 generates a code signal CAL_CD for adjusting the termination resistance value.

이어, 복수의 신호 패드(210, 220, 230, …)는 외부로부터 외부신호를 인가받는다. 이때, 복수의 터미네이션 저항부(410, 420, 430, …)가 코드신호(CAL_CD)에 대응되는 터미네이션 저항값을 해당 신호 패드(210, 220, 230, …)에 각각 공급한다.Subsequently, the plurality of signal pads 210, 220, 230,... Receive an external signal from the outside. In this case, the plurality of termination resistors 410, 420, 430,..., Respectively supply the termination resistance values corresponding to the code signal CAL_CD to the corresponding signal pads 210, 220, 230,.

이어, 복수의 입력버퍼(510, 520, 530, …)는 기준전압(VREF)을 기준으로, 해당 신호 패드(210, 220, 230, …)를 통해 인가된 외부신호를 인가받고, 이를 내부전압 레벨로 변환하여 해당 내부신호(INT_SIG1, INT_SIG2, INT_SIG3, …)로 출력한다.Subsequently, the plurality of input buffers 510, 520, 530,... Receive an external signal applied through the corresponding signal pads 210, 220, 230,... Based on the reference voltage VREF. The signal is converted to a level and output as a corresponding internal signal (INT_SIG1, INT_SIG2, INT_SIG3, ...).

이와 같이, 제1 실시 예에 따른 본 발명은 기준전압 패드(100)에 풀업 터미네이션 저항부(600)를 접속시키므로서, 기준전압(VREF)의 레벨이 풀업 터미네이션 저항부(600, 410, 420, 430, …)의 저항값이 변경에 영향받아 변동되도록 한다. 다시 언급하면, 기준전압(VREF)은 풀업 터미네이션 저항부(600)가 갖는 저항값과 기준전압 패드(100)를 통해 인가되는 저항값으로, 전압 디바이딩하여 생성된다. 따라서, 풀업 터미네이션 저항부(600, 410, 420, 430, …)의 저항값이 변경되면, 이에 따라 기준전압(VREF)의 레벨 역시 변동된다.As described above, according to the present invention, the pull-up termination resistor 600 is connected to the reference voltage pad 100 so that the level of the reference voltage VREF is higher than the pull-up termination resistor 600, 410, 420, or the like. 430,... Are changed to be affected by the change. In other words, the reference voltage VREF is a resistance value of the pull-up termination resistor 600 and a resistance value applied through the reference voltage pad 100, and is generated by voltage dividing. Therefore, when the resistance values of the pull-up termination resistors 600, 410, 420, 430, ... are changed, the level of the reference voltage VREF also changes accordingly.

예를 들어, 풀업 터미네이션 저항부(600, 410, 420, 430, …)의 저항값이 10% 감소하면, 기준전압(VREF)의 레벨은 10% 상승한다. 풀업 터미네이션 저항부(600, 410, 420, 430, …)의 저항값 감소로 인해 외부신호의 교차점이 상승한 만큼, 기준전압(VREF) 역시 상승한다. 따라서, 제1 실시 예에 따른 본 발명은 풀업 터미네이션 저항부(600, 410, 420, 430, …)의 변경 시에도, 외부신호의 교차점과 기준전압(VREF)이 일치한다. 이에 따른 외부신호의 아이 다이아그램을 다음에서 살펴보도록 한다.For example, when the resistance values of the pull-up termination resistors 600, 410, 420, 430, ... decrease by 10%, the level of the reference voltage VREF increases by 10%. As the crossing point of the external signal is increased due to the decrease in the resistance of the pull-up termination resistors 600, 410, 420, 430,..., The reference voltage VREF also increases. Therefore, according to the present invention, even when the pull-up termination resistors 600, 410, 420, 430,..., The intersection point of the external signal and the reference voltage VREF coincide with each other. Accordingly, the eye diagram of the external signal will be described below.

도 4는 도 3에 도시된 외부신호의 아이 다이아그램과 기준전압(VREF)을 함께 도시한 것이다. 참고적으로, 설계 시 예상했던 터미네이션 저항값보다, 10%감소한 경우를 도시한 도면이다.FIG. 4 illustrates the eye diagram and the reference voltage VREF of the external signal shown in FIG. 3 together. For reference, it is a diagram showing a case where the reduction of 10% from the termination resistance value expected in the design.

도 4에 도시된 바와 같이, 외부신호의 교차점과 기준전압(VREF)이 일치하는 것을 알 수 있으며, 이때의 지터값은 79㎰인 것을 알 수 있다. 이는 앞서 언급한 바와 같이, 기준전압(VREF)의 레벨이 터미네이션 저항값과 연동되어 변경되기 때문이다.As shown in FIG. 4, it can be seen that the crossing point of the external signal coincides with the reference voltage VREF, and the jitter value at this time is 79 kΩ. This is because, as mentioned above, the level of the reference voltage VREF is changed in conjunction with the termination resistance value.

또한, 외부신호가 논리레벨 H로 인식되는 구간 'α'는 122㎰이며, 외부신호가 논리레벨 L로 인식되는 구간 'β'는 121㎰이다. 따라서, 종래 108㎰에 비해, 외부신호의 유효구간이 121㎰로 증가 되어, 타이밍 마진이 좋아진 것을 알 수 있다.In addition, the section 'α' at which the external signal is recognized as the logic level H is 122 ms, and the section 'β' at which the external signal is recognized as the logic level L is 121 ms. Accordingly, it can be seen that the effective section of the external signal is increased to 121 ms compared to the conventional 108 ms, resulting in an improved timing margin.

한편, 도 5는 본 발명의 제2 실시 예에 따른 반도체메모리소자의 블록 구성도이다.5 is a block diagram illustrating a semiconductor memory device in accordance with a second embodiment of the present invention.

도 5를 참조하면, 제2 실시 예에 따른 본 발명은 코드신호(CAL_CD)를 생성하기 위한 터미네이션 저항값 조정부(300)와, 외부로부터 기준전압(VREF)을 인가받기 위한 기준전압 패드(100)와, 코드신호(CAL_CD)에 대응되는 터미네이션 저항값으로 해당 기준전압 패드(100)을 풀다운 구동하기 위한 풀업 터미네이션 저항부(800)와, 외부로부터 신호를 인가받기 위한 복수의 신호 패드(210, 220, 230, …)와, 코드신호(CAL_CD)에 대응되는 터미네이션 저항값으로, 해당 신호 패드(210, 220, 230, …)을 각각 풀다운 구동하기 위한 복수의 풀업 터미네이션 저항부(710, 720, 730, …)와, 해당 신호 패드(210, 220, 230, …)를 통해 인가된 외부신호와 기준전압(VREF)을 인가받아 내부전압 레벨을 갖는 해당 내부신호(INT_SIG1, INT_SIG2, INT_SIG3, …)로 변환하여 출력하기 위한 복수의 입력버퍼(510, 520, 530, …)를 구비한다.Referring to FIG. 5, the present invention according to the second embodiment of the present invention provides a termination resistance adjusting unit 300 for generating a code signal CAL_CD and a reference voltage pad 100 for receiving a reference voltage VREF from the outside. And a pull-up termination resistor 800 for pull-down driving the reference voltage pad 100 with a termination resistor value corresponding to the code signal CAL_CD, and a plurality of signal pads 210 and 220 for receiving a signal from the outside. , 230,..., And a plurality of pull-up termination resistors 710, 720, and 730 for pull-down driving the corresponding signal pads 210, 220, 230,... With termination resistance values corresponding to the code signal CAL_CD. ,…) And the corresponding internal signals INT_SIG1, INT_SIG2, INT_SIG3,... Having the internal voltage level by receiving the external signal and the reference voltage VREF applied through the corresponding signal pads 210, 220, 230,... A plurality of input buffers 510, 520, 53 for output by converting 0, ...).

제2 실시 예에 따른 본 발명을 도 3에 도시된 제1 실시 예와 비교하여 보면, 풀업 터미네이션 저항부(600, 410, 420, 430, …) 대신 풀다운 터미네이션 저항부(800, 710, 720, 730, …)를 구비하는 것을 알 수 있다. 그리고 기준전압 패드(100)에는 풀업 저항(R4)이 접속된다.When comparing the present invention according to the second embodiment with the first embodiment shown in FIG. 3, the pull-down termination resistors 800, 710, 720, instead of the pull-up termination resistors 600, 410, 420, 430,. 730, ...). The pull-up resistor R4 is connected to the reference voltage pad 100.

제2 실시 예에 따른 본 발명의 기준전압(VREF)은 기준전압 패드(100)로 인가되는 저항값과 풀다운 터미네이션 저항부(800)의 저항값으로, 전압 디바이딩된다. 예를 들어, 풀다운 터미네이션 저항부(800, 710, 720, 730, …)의 저항값이 10% 감소하면, 신호 패드를 통해 인가되는 외부신호의 스윙폭이 낮아진다. 그리고 기준전압(VREF)의 레벨 역시 하강하므로, 외부신호의 교차점과 기준전압(VREF)이 일치한다. 따라서, 제2 실시 예에 따른 본 발명은 터미네이션 저항값의 변경 시에도, 외부신호의 교차점과 기준전압(VREF)이 일치하여 긴 타이밍 마진을 확보할 수 있다.The reference voltage VREF of the present invention according to the second embodiment is voltage divided by a resistance value applied to the reference voltage pad 100 and a resistance value of the pull-down termination resistor unit 800. For example, if the resistance values of the pull-down termination resistors 800, 710, 720, 730, ... decrease by 10%, the swing width of the external signal applied through the signal pad is lowered. In addition, since the level of the reference voltage VREF also decreases, the crossing point of the external signal coincides with the reference voltage VREF. Therefore, according to the second embodiment of the present invention, even when the termination resistance value is changed, a long timing margin can be secured by matching the crossing point of the external signal with the reference voltage VREF.

참고적으로, 풀다운 터미네이션 저항부(800, 710, 720, 730, …)는 해당 코드신호에 의해 턴온되는 복수의 저항이 해당 패드에 병렬 연결된다. 또한, 풀다운 터미네이션 저항부(800, 710, 720, 730, …)는 코드신호(CAL_CD)에 대응되는 터미네이션 저항값을 공급하기 위한 블록으로, 동일한 저항값을 갖는다.For reference, in the pull-down termination resistors 800, 710, 720, 730,..., A plurality of resistors turned on by the corresponding code signal are connected in parallel to the corresponding pads. In addition, the pull-down termination resistors 800, 710, 720, 730, ... are blocks for supplying a termination resistance value corresponding to the code signal CAL_CD and have the same resistance value.

그러므로, 제1 및 제2 실시 예에 따른 반도체메모리소자는 기준전압 패드에 터미네이션 저항부를 접속시키므로서, 기준전압(VREF)과 외부신호의 교차점이 일치하도록 하여, 타이밍 마진을 향상시킨다. 즉, 본 발명은 터미네이션 저항값이 변경됨에 따라 인가되는 외부신호의 스윙폭이 바뀔 때에도, 기준전압(VREF)이 터미네이션 저항값과 연동하도록 함으로써, 항상 신호의 교차점에 위치하도록 한다. Therefore, in the semiconductor memory devices according to the first and second embodiments, by connecting the termination resistor to the reference voltage pad, the intersection point of the reference voltage VREF and the external signal coincide with each other, thereby improving the timing margin. That is, according to the present invention, even when the swing width of the external signal applied as the termination resistance value is changed, the reference voltage VREF is interlocked with the termination resistance value so that it is always located at the intersection of the signals.

한편, 반도체메모리소자의 구동 속도가 점점 고속화되어 가는 추세에 따라, 타이밍의 마진도 매우 중요해지므로 본 발명의 효과가 실제 입력버퍼의 성능에 미치는 영향은 점점 커진다.On the other hand, as the driving speed of the semiconductor memory device becomes faster, the timing margin also becomes very important, and thus the effect of the present invention on the performance of the actual input buffer becomes larger.

한편, 전술한 제1 및 제2 실시 예에서, 기준전압 패드에 접속되는 터미네이션 저항부가 풀다운 또는 풀업인지에 따라, 소자의 외부에도 어느 한쪽의 저항만이 접속되는 경우를 예시했다. 그러나, 소자의 외부에 직렬 연결된 저항이 접속되는 경우에도, 내부적으로 기준전압 패드에 터미네이션 저항부가 접속되면, 터미네이션 저항값과 연동하여 기준전압의 레벨이 변경되어, 본 발명과 동일한 효과를 얻을 수 있다.Meanwhile, in the above-described first and second embodiments, only one resistor is connected to the outside of the device, depending on whether the termination resistor connected to the reference voltage pad is pulled down or pulled up. However, even when a resistor connected in series with the outside of the device is connected, if the termination resistor portion is connected to the reference voltage pad internally, the level of the reference voltage is changed in conjunction with the termination resistance value, thereby obtaining the same effect as the present invention. .

또한, 본 발명은 기준전압을 사용하는 모든 single-ended interface에 적용 가능하다.In addition, the present invention is applicable to all single-ended interfaces using the reference voltage.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 터미네이션 저항값의 변동 시에도, 기준전압의 레벨이 함께 변경되어, 입력신호의 타이밍 마진이 향상된다.In the above-described present invention, even when the termination resistance is changed, the level of the reference voltage is changed together, thereby improving the timing margin of the input signal.

Claims (10)

외부로부터 기준전압을 인가받기 위한 기준전압 패드;A reference voltage pad for receiving a reference voltage from the outside; 복수의 코드신호에 응답하여 상기 기준전압 패드를 풀업 구동하기 위한 제1 풀업 구동수단;First pull-up driving means for driving the reference voltage pad in response to a plurality of code signals; 외부로부터 신호를 인가받기 위한 신호 패드;A signal pad for receiving a signal from the outside; 상기 복수의 코드신호에 응답하여 상기 신호 패드를 풀업 구동하기 위한 제2 풀업 구동수단; 및Second pull-up driving means for driving the signal pad in response to the plurality of code signals; And 상기 신호 패드를 통해 인가된 외부신호와 상기 기준전압을 인가받아 내부전압 레벨을 갖는 내부신호로 변환하여 출력하기 위한 입력버퍼Input buffer for converting and outputting the external signal applied through the signal pad and the reference voltage into an internal signal having an internal voltage level 를 구비하는 반도체메모리소자.A semiconductor memory device having a. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 풀업 구동수단은,The first and second pull-up drive means, 상기 복수의 코드신호 중 해당 신호에 응답하여 액티브되는 복수의 저항이 해당 패드에 병렬 연결되는 것을 특징으로 하는 반도체메모리소자.And a plurality of resistors active in response to a corresponding signal among the plurality of code signals are connected in parallel to a corresponding pad. 제2항에 있어서,The method of claim 2, 상기 제1 및 제2 풀업 구동수단의 저항값은 동일한 것을 특징으로 하는 반도체메모리소자.And the resistance values of the first and second pull-up driving means are the same. 제3항에 있어서,The method of claim 3, 상기 기준전압은 외부의 풀다운 저항과 상기 제1 풀업 구동수단에 의해 디바이딩된 전압레벨을 갖는 것을 특징으로 하는 반도체메모리소자.And the reference voltage has an external pull-down resistor and a voltage level divided by the first pull-up driving means. 제4항에 있어서,The method of claim 4, wherein 상기 저항값을 조절하기 위한 상기 복수의 코드신호를 생성하기 위한 터미네이션 저항값 조정수단을 더 포함하는 것을 특징으로 하는 반도체메모리소자.And termination resistance value adjusting means for generating said plurality of code signals for adjusting said resistance value. 외부로부터 기준전압을 인가받기 위한 기준전압 패드;A reference voltage pad for receiving a reference voltage from the outside; 복수의 코드신호에 응답하여 상기 기준전압 패드를 풀다운 구동하기 위한 제1 풀다운 구동수단;First pull-down driving means for pull-down driving the reference voltage pad in response to a plurality of code signals; 외부로부터 신호를 인가받기 위한 신호 패드;A signal pad for receiving a signal from the outside; 상기 복수의 코드신호에 응답하여 상기 신호 패드를 풀다운 구동하기 위한 제2 풀다운 구동수단; 및Second pull-down driving means for pull-down driving the signal pad in response to the plurality of code signals; And 상기 신호 패드를 통해 인가된 외부신호와 상기 기준전압을 인가받아 내부전압 레벨을 갖는 내부신호로 변환하여 출력하기 위한 입력버퍼Input buffer for converting and outputting the external signal applied through the signal pad and the reference voltage into an internal signal having an internal voltage level 를 구비하는 반도체메모리소자.A semiconductor memory device having a. 제6항에 있어서,The method of claim 6, 상기 기준전압 패드에는 풀업 저항을 통해 전압 강하된 전압레벨이 인가되는 것을 특징으로 하는 반도체메모리소자.And a voltage level of which voltage is dropped through the pull-up resistor is applied to the reference voltage pad. 제7항에 있어서,The method of claim 7, wherein 상기 제1 및 제2 풀다운 구동수단은,The first and second pull-down drive means, 상기 복수의 코드신호 중 해당 신호에 응답하여 액티브되는 복수의 저항이 해당 패드에 병렬 연결되는 것을 특징으로 하는 반도체메모리소자.And a plurality of resistors active in response to a corresponding signal among the plurality of code signals are connected in parallel to a corresponding pad. 제8항에 있어서,The method of claim 8, 상기 제1 및 제2 풀다운 구동수단의 저항값은 동일한 것을 특징으로 하는 반도체메모리소자.And the resistance values of the first and second pull-down driving means are the same. 제9항에 있어서,The method of claim 9, 상기 저항값을 조절하기 위한 상기 복수의 코드신호를 생성하기 위한 터미네이션 저항값 조정수단을 더 포함하는 것을 특징으로 하는 반도체메모리소자.And termination resistance value adjusting means for generating said plurality of code signals for adjusting said resistance value.
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