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KR100843223B1 - 채널 타입에 따라 이종의 메탈 게이트 구조를 채용하는반도체 소자 및 그 제조 방법 - Google Patents

채널 타입에 따라 이종의 메탈 게이트 구조를 채용하는반도체 소자 및 그 제조 방법 Download PDF

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KR100843223B1
KR100843223B1 KR1020070000684A KR20070000684A KR100843223B1 KR 100843223 B1 KR100843223 B1 KR 100843223B1 KR 1020070000684 A KR1020070000684 A KR 1020070000684A KR 20070000684 A KR20070000684 A KR 20070000684A KR 100843223 B1 KR100843223 B1 KR 100843223B1
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metal
doped
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정형석
이종호
한성기
임하진
Original Assignee
삼성전자주식회사
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Abstract

고유전막을 게이트 절연막으로 사용하는 반도체 소자에서 NMOS 트랜지스터 및 PMOS 트랜지스터 각각의 채널 타입에 따라 서로 다른 게이트 적층 구조를 가지는 이종의 메탈 게이트 구조를 채용하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자에서 NMOS 트랜지스터 및 PMOS 트랜지스터중 적어도 하나의 트랜지스터는 반도체 기판에 형성된 채널 영역과, 상기 채널 영역 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트를 포함한다. 상기 게이트는 제1 금속의 질화물로 이루어지고 상기 제1 금속과는 다른 종류인 제2 금속으로 도핑되어 있는 도핑된 금속질화막과, 상기 도핑된 금속질화막 위에 형성된 도전성 폴리실리콘층을 포함한다.
메탈 게이트, 고유전막, 금속, 도핑, NMOS, PMOS, 일함수

Description

채널 타입에 따라 이종의 메탈 게이트 구조를 채용하는 반도체 소자 및 그 제조 방법{Semiconductor device having different gate structures according to its channel type and method for manufacturing the same}
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 요부 구성을 도시한 단면도이다.
도 2a 내지 도 2k는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3h는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4는 대조예에 따른 반도체 소자에서 폴리실리콘층 단일막으로 이루어지는 게이트(-□-)와 TaN＼폴리실리콘의 적층 구조로 이루어지는 메탈 게이트(-■-)를 구비한 트랜지스터에서 각각 얻어진 C-V 특성을 비교한 결과를 나타낸 그래프이다.
도 5는 MOS의 채널 타입에 따라 이종의 메탈 게이트 구조를 채용하는 본 발명에 따른 반도체 소자에서, NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 얻어진 C-V 특성을 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 12: 채널 영역, 14:; 채널 영역, 20A: 제1 게이트 절연막, 20B: 제2 게이트 절연막, 22: 인터페이스층, 24: 고유전막, 30A: 제1 게이트, 30B: 제2 게이트, 32: 제1 금속질화막, 33: 제2 금속질화막, 34: 금속함유 캡핑층, 38: 제1 도전성 폴리실리콘층, 39: 제2 도전성 폴리실리콘층, 50A: 제1 게이트 적층 구조, 50B: 제2 게이트 적층 구조, 60: 반도체 소자, 100: 반도체 기판, 102: p형 채널 영역, 104: n형 채널 영역, 120A: 제1 게이트 절연막, 120B: 제2 게이트 절연막, 122: 인터페이스층, 124: 고유전막, 130A: 제1 게이트, 130B: 제2 게이트, 132: 금속질화막, 132a: 도핑된 금속질화막, 134: 캡핑층, 138: 비도전성 폴리실리콘층, 138a, 138b: 도전성 폴리실리콘층, 142: 포토레지스트 패턴, 150A: 제1 게이트 적층 구조, 150B: 제2 게이트 적층 구조, 236: 하드마스크층, 242: 포토레지스트 패턴, 230A: 제1 게이트, 230B: 제2 게이트, 250A: 제1 게이트 적층 구조, 250B: 제2 게이트 적층 구조.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 CMOS (Complementary Metal-Oxide-Semiconductor) 트랜지스터에서 채널 타입에 따라 이종(異種)의 메탈 게이트 구조를 채용하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화되고 MOSFET (MOS Field Effect Transistor) 피쳐 사이즈 (feature sizes)가 감소됨에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 그에 따라, 게이트와 채널과의 사이에서의 커패시턴스를 증가시키고 트랜지스터의 동작 특성을 향상시키기 위하여 게이트 절연막의 두께도 얇게 형성할 필요가 있다. 그러나, 지금까지 대표적으로 사용되어 온 실리콘 산화막 또는 실리콘 산화질화막으로 구성되는 게이트 절연막은 그 두께가 축소됨에 따라 전기적인 성질에 있어서 물리적 한계에 부딪히게 되며, 게이트 절연막의 신뢰성을 확보하기 어렵다. 즉, 실리콘 산화막의 두께를 너무 낮추면 다이렉트 터널링(direct tunneling) 전류가 증가되어 게이트와 채널 영역간의 누설 전류가 증가하게 되고 전력 소모도 증가하게 된다. 따라서, 실리콘 산화막 또는 실리콘 산화질화막으로 게이트 절연막을 구성하는 경우에는 이들의 두께를 낮추는 데 한계가 있다.
상기와 같은 문제를 극복하기 위하여, 기존의 실리콘 산화막 또는 실리콘 산화질화막을 대체할 수 있는 것으로서 얇은 등가산화막 두께를 유지하면서 게이트 전극과 채널 영역간의 누설 전류를 감소시킬 수 있는, 고유전상수(high-k)를 가지는 물질로 이루어지는 고유전막에 관한 연구가 활발히 이루어지고 있다.
그러나, MOSFET 반도체 소자의 게이트 절연막으로서 고유전막을 사용하는 경우 다수의 벌크 트랩(bulk trap)과 반도체 기판과 게이트 절연막과의 인터페이스(interface)에서의 인터페이스 트랩으로 인하여 게이트 유전막 아래의 반도체 기판에 형성되는 채널 영역에서 전자 이동도가 감소하고, 기존의 실리콘 산화막 또는 실리콘 산화질화막으로 구성되는 게이트 절연막에 비하여 한계 전압(threshold voltage, Vt) 값이 비정상적으로 높아지는 문제가 있다. 특히, 고유전막으로 이루 어지는 게이트 절연막 위에 폴리실리콘막으로 이루어지는 게이트 전극을 형성하는 경우, 게이트 디플리션(depletion) 현상과, 게이트 전극으로부터 도판트(dopant)가 게이트 절연막으로 확산되는 문제가 발생되어 소자의 신뢰성이 저하되는 문제가 있다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 고유전막을 게이트 절연막으로 채용하는 트랜지스터에서 게이트 디플리션에 따른 문제 또는 게이트 전극으로부터의 도판트 확산에 따른 문제를 방지할 수 있고 NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서 정상적인 Vt를 확보함으로써 최적의 동작 특성을 제공할 수 있는 게이트 전극 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 고유전막을 게이트 절연막으로 사용하는 데 있어서 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 신뢰성 및 최적의 동작 특성을 제공할 수 있는 게이트 전극 구조를 가지는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자는 반도체 기판에 형성된 채널 영역과, 상기 채널 영역 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트를 포함한다. 상기 게이트는 제1 금속의 질화물로 이루어지고 상기 제1 금속과는 다른 종류인 제2 금속으로 도핑되어 있는 도 핑된 금속질화막과, 상기 도핑된 금속질화막 위에 형성된 도전성 폴리실리콘층을 포함한다.
상기 게이트는 상기 도핑된 금속질화막과 상기 도전성 폴리실리콘층과의 사이에 개재되어 있는 금속함유 캡핑층을 더 포함할 수 있다. 상기 금속함유 캡핑층은 금속, 금속산화물 또는 금속질화물로 이루어질 수 있다.
상기 도핑된 금속 질화막은 Al로 도핑된 TaN막으로 이루어질 수 있다. 또는, 상기 도핑된 금속질화막은 La 계열의 원소로 도핑된 TaN막으로 이루어질 수 있다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자는 반도체 기판에 형성된 제1 도전형 채널 영역과, 상기 제1 도전형 채널 영역 위에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 위에 형성된 제1 금속질화막 및 제1 도전성 폴리실리콘층을 포함하는 제1 게이트를 가지는 제1 MOS 트랜지스터와, 상기 반도체 기판에 형성된 제2 도전형 채널 영역과, 상기 제2 도전형 채널 영역 위에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 위에 형성되고 상기 제1 금속질화막과는 다른 조성을 가지는 제2 금속질화막 및 제2 도전성 폴리실리콘층을 포함하는 제2 게이트를 가지는 제2 MOS 트랜지스터를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는 반도체 기판상에 게이트 절연막을 형성한다. 상기 게이트 절연막 위에 제1 금속을 포함하는 금속질화막을 형성한다. 상기 제1 금속과는 다른 성분의 제2 금속을 포함하는 캡핑층을 상기 금속질화막위에 형성한다. 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하여 상기 금속질화막 을 상기 제2 금속으로 도핑하여 도핑된 금속질화막을 형성한다. 상기 도핑된 금속질화막 위에 도전성 폴리실리콘층을 형성하여 상기 도핑된 금속질화막 및 상기 도전성 폴리실리콘층을 포함하는 게이트를 형성한다.
상기 도핑된 금속질화막을 형성하기 위하여 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 750 ∼ 950 ℃의 온도하에서 열처리할 수 있다. 상기 열처리는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기 하에서 행해질 수 있다.
상기 도핑된 금속질화막을 형성한 후 상기 도전성 폴리실리콘층을 형성하기 전에 상기 도핑된 금속질화막 위에 남아 있는 상기 캡핑층을 제거하여 상기 도핑된 금속질화막을 노출시키는 단계를 더 포함할 수 있다.
또한, 상기 다른 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서는 제1 도전형 채널을 가지는 제1 MOS 영역과 제1 도전형과 반대인 제2 도전형 채널을 가지는 제2 MOS 영역을 가지는 반도체 기판을 준비한다. 상기 제1 MOS 영역 및 제2 MOS 영역에 각각 제1 게이트 절연막 및 제2 게이트 절연막을 형성한다. 상기 제1 게이트 절연막 및 제2 게이트 절연막 위에 각각 제1 금속을 포함하는 금속질화막을 형성한다. 상기 제1 MOS 영역 및 제2 MOS 영역중 상기 제1 MOS 영역에만 선택적으로 상기 제1 금속과는 다른 성분의 제2 금속을 포함하는 캡핑층을 상기 제1 게이트 절연막 위에 형성한다. 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하여 상기 제1 MOS 영역에서만 상 기 금속질화막을 상기 제2 금속으로 도핑하여 도핑된 금속질화막을 형성한다. 상기 제1 MOS 영역에 있는 상기 도핑된 금속질화막 위와 상기 제2 MOS 영역에 있는 상기 금속질화막 위에 각각 도전성 폴리실리콘층을 형성한다.
상기 제1 게이트 절연막 및 제2 게이트 절연막은 각각 동일한 구조를 가지도록 형성될 수 있다.
상기 제1 MOS 영역에만 선택적으로 상기 캡핑층을 형성하기 위하여, 먼저 상기 제1 MOS 영역 및 제2 MOS 영역에서 각각 상기 금속질화막 위에 상기 캡핑층을 형성할 수 있다. 그 후, 상기 캡핑층을 어닐링하고, 상기 제1 MOS 영역에만 상기 어닐링된 캡핑층이 남도록 상기 제2 MOS 영역에서 상기 어닐링된 캡핑층을 제거할 수 있다.
상기 도핑된 금속질화막을 형성하기 위하여 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하는 단계에서의 상기 열처리는 상기 캡핑층을 어닐링하는 단계에서의 어닐링 온도 및 어닐링 시간 보다 더 높은 온도에서 더 긴 시간 동안 행해질 수 있다.
상기 제2 MOS 영역에서 상기 어닐링된 캡핑층을 제거하기 위하여 상기 제1 MOS 영역에 있는 상기 어닐링된 캡핑층을 포토레지스트 패턴으로 덮은 상태에서 상기 제2 MOS 영역에서 노출되어 있는 상기 어닐링된 캡핑층을 습식 식각 방법에 의하여 제거하는 단계와, 상기 제2 MOS 영역에 남아 있는 상기 포토레지스트 패턴을 제거하는 단계를 더 포함할 수 있다. 또는, 상기 제2 MOS 영역에서 상기 어닐링된 캡핑층을 제거하기 위하여 상기 제1 MOS 영역에 있는 상기 어닐링된 캡핑층을 하드 마스크층 및 포토레지스트 패턴으로 덮은 상태에서 상기 제2 MOS 영역에서 노출되어 있는 상기 어닐링된 캡핑층을 습식 식각 방법에 의하여 제거하는 단계와, 상기 제2 MOS 영역에 남아 있는 포토레지스트 패턴을 제거하는 단계를 더 포함할 수 있다. 이 때, 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하는 단계는 상기 제1 MOS 영역에 상기 하드마스크층이 남아 있는 상태에서 행해질 수 있다. 그리고, 상기 도핑된 금속질화막이 형성된 후, 상기 도핑된 금속질화막 위에 잔류하는 캡핑층과 상기 하드 마스크층을 제거할 수 있다.
본 발명에 의하면, 고유전막으로 이루어지는 게이트 절연막을 구비하는 CMOS 트랜지스터에서 게이트 전극 구조를 트랜지스터의 채널 타입에 따라 서로 다른 구조로 형성함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 목표로 하는 Vt를 용이하게 달성할 수 있다. 특히, 게이트 전극중 게이트 절연막에 접하는 부분이 금속질화막으로 구성됨으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 게이트 전극으로부터의 도판트 침투에 따른 문제를 방지할 수 있는 동시에 NMOS 영역 및 PMOS 영역에서 게이트 디플리션 문제를 해결할 수 있다. 또한, 상기 금속질화막을 상기 금속질화막 구성 물질과는 다른 종류의 금속으로 도핑함으로써 트랜지스터의 채널 타입에 따라 서로 다른 일함수를 가지는 게이트 전극을 구현할 수 있으며, 트랜지스터의 채널 타입에 따라 적절한 Vt를 용이하게 맞출 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예는 여러가지 다른 형태로 변형될 수 있으며, 본 발명 의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 부품 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 요부 구성을 도시한 단면도이다.
도 1을 참조하면, 본 발명에 따른 반도체 소자(60)는 서로 다른 도전형의 채널 타입을 가지는 제1 MOS 트랜지스터가 형성되는 제1 MOS 영역(1ST MOS)과, 제2 MOS 트랜지스터가 형성되는 제2 MOS 영역(2ND MOS)를 포함하는 반도체 기판(10)을구비한다. 상기 반도체 기판(10)에서, 상기 제1 MOS 영역(1ST MOS)에는 상기 제1 MOS 트랜지스터를 구성하는 제1 게이트 적층 구조(50A)가 형성되어 있고, 상기 제2 MOS 영역(2ND MOS)에는 상기 제2 MOS 트랜지스터를 구성하는 제2 게이트 적층 구조(50B)가 형성되어 있다.
상기 제1 게이트 적층 구조(50A)는 상기 반도체 기판(10)에 형성되어 있는 제1 도전형의 채널 영역(12) 위에 형성된 제1 게이트 절연막(20A)과, 상기 제1 게이트 절연막(20A) 위에 형성된 제1 게이트(30A)를 포함한다.
상기 제2 게이트 적층 구조(50B)는 상기 반도체 기판(10)에 형성되어 있는 제2 도전형의 채널 영역(14) 위에 형성된 제2 게이트 절연막(20B)과, 상기 제2 게이트 절연막(20B) 위에 형성된 제2 게이트(30B)를 포함한다.
상기 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터에서, 상기 제1 게이트 절연막(20A) 및 제2 게이트 절연막(20B)은 각각 상기 제1 도전형의 채널 영역(12) 및 제2 도전형의 채널 영역(14)의 바로 위에 형성되고 제1 유전상수를 가지는 저유전막으로 이루어지는 인터페이스층(22)과, 상기 인터페이스층(22) 위에 형성되고 상기 제1 유전상수보다 더 큰 제2 유전상수를 가지는 고유전막(24)을 포함할 수 있다. 예를 들면, 상기 인터페이스층(22)은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막, 또는 이들의 조합으로 이루어질 수 있다. 또한, 상기 고유전막(24)은 HfO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 게이트 절연막(20A) 및 제2 게이트 절연막(20B)은 상호 동일한 구조를 가질 수 있다.
상기 제1 MOS 트랜지스터에서, 상기 제1 게이트(30A)는 도핑된 제1 금속질화막(32), 금속함유 캡핑층(34) 및 제1 도전성 폴리실리콘층(38)을 포함한다.
상기 제1 MOS 트랜지스터가 PMOS 트랜지스터인 경우, 상기 도핑된 제1 금속질화막(32)은 Al로 이루어지는 제1 원소와, O 및 N 중에서 선택되는 적어도 하나의 제2 원소로 도핑된 TaN막으로 이루어질 수 있다. 상기 제1 MOS 트랜지스터가 NMOS 트랜지스터인 경우, 상기 도핑된 제1 금속질화막(32)은 Ce, Pr, Nd, Gd, Tb, Dy, Er, Eu 등과 같은 La 계열의 원소로 이루어지는 제1 원소와, O 및 N 중에서 선택되는 적어도 하나의 제2 원소로 도핑된 TaN막으로 이루어질 수 있다. 상기 제1 MOS 트랜지스터가 PMOS 또는 NMOS 트랜지스터인 경우 각각에 있어서, 상기 도핑된 제1 금속질화막(32) 내의 도판트중 상기 제2 원소는 생략될 수도 있다.
상기 금속함유 캡핑층(34)은 금속, 금속산화물 또는 금속질화물로 이루어질 수 있다. 예를 들면, 상기 제1 MOS 트랜지스터가 PMOS 트랜지스터인 경우, 상기 금속함유 캡핑층(34)은 산화알루미늄 또는 질화알루미늄으로 이루어질 수 있다. 상기 금속함유 캡핑층(34)은 경우에 따라 생략될 수 있다.
상기 제1 MOS 트랜지스터가 PMOS 트랜지스터인 경우, 상기 제1 도전성 폴리실리콘층(38)은 P형 불순물로 도핑된 폴리실리콘층으로 이루어질 수 있다. 또한, 제1 MOS 트랜지스터가 NMOS 트랜지스터인 경우, 상기 제1 도전성 폴리실리콘층(38)은 N형 불순물로 도핑된 폴리실리콘층으로 이루어질 수 있다.
상기 제2 MOS 트랜지스터에서, 제2 게이트(30B)는 상기 도핑된 제1 금속질화막(32)과는 다른 조성을 가지는 제2 금속질화막(33)과, 제2 도전성 폴리실리콘층(39)을 포함한다.
상기 제2 금속질화막(33)은 예를 들면 도핑되지 않은 TaN막으로 이루어질 수 있다. 또는, 상기 제1 MOS 트랜지스터가 PMOS 트랜지스터이고 상기 제2 MOS 트랜지스터가 NMOS 트랜지스터인 경우, 상기 도핑된 제1 금속질화막(32)은 Al로 이루어지는 제1 원소와, O 및 N 중에서 선택되는 적어도 하나의 제2 원소로 도핑된 TaN막으로 이루어지고, 상기 제2 금속질화막(33)은 La 계열의 원소로 이루어지는 제1 원소와, O 및 N 중에서 선택되는 적어도 하나의 제2 원소로 도핑된 TaN막으로 이루어질 수 있다. 상기 도핑된 제1 금속질화막(32) 및 제2 금속질화막(33) 각각에 포함되는 도판트중 상기 제2 원소는 생략될 수도 있다.
상기 제2 MOS 트랜지스터가 PMOS 트랜지스터인 경우, 상기 제2 도전성 폴리 실리콘층(39)은 p형 불순물로 도핑된 폴리실리콘층으로 이루어질 수 있다. 또한, 제2 MOS 트랜지스터가 NMOS 트랜지스터인 경우, 상기 제2 도전성 폴리실리콘층(39)은 n형 불순물로 도핑된 폴리실리콘층으로 이루어질 수 있다.
도 2a 내지 도 2k는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100), 예를 들면 실리콘 기판을 준비한다. 상기 반도체 기판(100)은 n채널 MOS 트랜지스터가 형성될 NMOS 영역 (도면에는 “NMOS”로 표시함)과 p채널 MOS 트랜지스터가 형성될 PMOS 영역 (도면에는 “PMOS”로 표시함)을 구비한다.
상기 반도체 기판(100)상의 NMOS 영역 및 PMOS 영역에 인터페이스층(122)을 0.2 ∼ 15Å 이하의 두께로 형성한다. 상기 인터페이스층(122)은 상기 반도체 기판(100)과 후속 공정에서 상기 인터페이스층(122) 위에 형성되는 고유전막과의 사이에서의 불량한 계면 발생을 방지하기 위하여 형성하는 것이다. 상기 인터페이스층(122)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막 (k는 약 4), 또는 실리콘 산화질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4 ∼ 8)으로 이루어질 수 있다. 또는, 상기 인터페이스층(122)은 실리케이트막으로 이루어질 수도 있으며, 상기 예시된 막들의 조합으로 이루어질 수도 있다.
상기 인터페이스층(122)을 형성하기 위한 하나의 방법으로서 예를 들면 상기 반도체 기판(100)을 오존 가스 또는 오존수를 이용하여 세정하는 방법을 이용할 수 있다.
상기 NMOS 영역 및 PMOS 영역상의 상기 인터페이스층(122) 위에 고유전막(124)을 형성한다. 상기 고유전막(124)은 예를 들면, HfO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막(124)은 형성하고자 하는 소자의 종류에 따라 약 0.2 ∼ 50Å 이하의 범위 내에서 적정한 두께로 형성된다. 바람직하게는, 상기 고유전막(124)은 약 5 ∼ 50Å의 두께로 형성된다.
상기 고유전막(124)은 CVD (chemical vapor deposition) 방법 또는 ALD (atomic layer deposition) 방법으로 형성될 수 있다.
상기 고유전막(124)으로서 HfO2막을 형성하는 경우, 상기 HfO2막을 CVD 방법으로 형성하기 위하여 예를 들면 HfCl4, Hf(OtBu)4, Hf(NEtMe)4, Hf(MMP)4, Hf(NEt2)4 또는 Hf(NMe2)4와 같은 Hf 소스 물질과, O2, O3, 또는 산소 라디칼과 같은 O 소스 물질을 사용하여 약 400 ∼ 500℃의 온도 및 약 1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행할 수 있다. 상기 HfO2막을 ALD 방법으로 형성하는 경우, Hf 소스로서 HfCl4, 또는 Hf(OtBu)4, Hf(NEtMe)4, Hf(MMP)4, Hf(NEt2)4 또는 Hf(NMe2)4와 같은 금속 유기 전구체 (metal organic precursor)를 사용하고, O 소스로서 H2O, H2O2, -OH 라디칼을 포함하는 알콜류, O3또는 O2 플라즈마를 사용하여 약 150 ∼ 500℃의 온도 및 약 0.1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행할 수 있으며, 원하는 두 께의 HfO2막이 얻어질 때까지 상기 증착 공정 및 퍼징(purging) 공정을 반복한다. 상기 HfO2막을 ALD 방법으로 형성하는 경우, 저온 증착이 가능하며, 우수한 스텝 커버리지(step coverage)를 얻을 수 있고, 두께 제어가 용이하다.
상기 고유전막(124)으로서 Al2O3막을 형성하는 경우, 상기 Al2O3막을 형성하기 위하여 CVD 또는 ALD 방법을 이용할 수 있다. 상기 Al2O3막을 ALD 방법으로 형성하는 경우, 상기 Al2O3막을 형성하기 위하여 제1 반응물로서 TMA(trimethyl aluminum)를 사용하고 제2 반응물로서 O3를 사용하여 약 200 ∼ 500℃의 온도 및 약 0.1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행하고 원하는 두께의 Al2O3막이 얻어질 때까지 상기 증착 공정 및 퍼징 공정을 반복할 수 있다. 상기 Al2O3막(130) 형성을 위한 제1 반응물로서 TMA 외에 AlCl3, AlH3N(CH3)3, C6H15AlO, (C4H9)2AlH, (CH3)2AlCl, (C2H5)3Al 또는 (C4H9)3Al 등을 사용할 수도 있다. 또한, 상기 제2 반응물로서 H2O, H2O2 또는 플라즈마 N2O, 플라즈마 O2 등과 같은 활성화된 산화제를 사용하는 것도 가능하다. 특히, 상기 제2 반응물로서 O3를 사용하는 경우에는 후속의 어닐링 단계를 생략, 또는 후속 어닐링시의 열처리량(thermal budget)을 최소화할 수 있다.
상기 반도체 기판(100)의 PMOS 영역 및 NMOS 영역에서는 상기 인터페이스 층(122) 및 상기 고유전막(124)이 각각 제1 게이트 절연막(120A) 및 제2 게이트 절연막(120B)을 구성한다.
도 2b를 참조하면, N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어지는 가스 분위기(126) 하에서 상기 고유전막(124)을 어닐링하여 상기 고유전막(124)을 치밀화시킨다.
상기 어닐링시의 가스 분위기(126)는 질소 원자를 포함하는 것이 바람직하다. 질소 원자를 포함하는 가스 분위기(126) 하에서 상기 고유전막(124)을 어닐링함으로써 상기 고유전막(124)이 질화처리된다. 그러나, 본 발명은 이에 한정되지 않는다. 경우에 따라 상기 고유전막(124)을 치밀화하기 위하여 가스가 공급되지 않는 진공 분위기 하에서 어닐링할 수도 있다. 도 2b를 참조하여 설명하는 상기 고유전막(124)의 어닐링 공정은 경우에 따라 생략할 수 있다.
도 2c를 참조하면, 상기 반도체 기판(100)의 PMOS 영역 및 NMOS 영역에서 상기 제1 게이트 절연막(120A) 및 제2 게이트 절연막(120B) 위에 각각 금속 질화막(132)을 형성한다. 상기 금속 질화막(132)은 구현하고자 하는 소자의 사이즈에 따라 약 1 ∼ 200Å의 범위 내에서 선택되는 다양한 두께로 형성될 수 있다. 상기 금속 질화막(132)은 W, Mo, Ti, Ta, Al, Hf, Zr, Si 및 Al 중에서 선택되는 적어도 하나의 금속 원자와 질소 원자를 포함하는 물질로 이루어질 수 있다. 바람직하게는, 상기 금속 질화막(132)은 TaN으로 이루어진다.
상기 금속 질화막(132)을 형성한 후, 상기 금속 질화막(132)을 약 450 ∼ 1050 ℃의 온도에서 열처리할 수 있다. 이 때, 상기 열처리는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어지는 가스 분위기하에서 행할 수 있다.
도 2d를 참조하면, 상기 반도체 기판(100)의 PMOS 영역 및 NMOS 영역에서 상기 금속 질화막(132) 위에 각각 캡핑층(134)을 형성한다. 상기 캡핑층(134)은 금속 질화막(142)에 포함된 금속과는 다른 성분의 금속을 포함하는 금속막, 금속 산화막, 또는 금속 질화막으로 이루어질 수 있다.
예를 들면, 상기 캡핑층(134)은 Al2O3막으로 이루어질 수 있다. 상기 캡핑층(134)은 형성하고자 하는 소자의 종류에 따라 약 1 ∼ 30Å 이하의 범위 내에서 적정한 두께로 형성된다. 상기 캡핑층(134)이 본 발명에 따른 반도체 소자의 게이트 적층 구조 내에 잔존하게 되는 경우, 상기 캡핑층은 게이트의 일부를 구성하게 되므로, 상기 캡핑층(134)의 두께는 게이트의 도전성에 악영향을 미치지 않을 정도로 충분히 얇은 두께로 형성된다. 상기 캡핑층(134)으로서 Al2O3막을 형성하는 경우, 상기 Al2O3막을 형성하기 위한 상세한 사항은 도 2a를 참조하여 설명한 바를 참조한다.
도 2e를 참조하면, 소정의 어닐링 분위기(136), 예를 들면 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어지는 가스 분위기, 또는 가스가 공급되지 않는 진공 분위기 하에서 상기 캡핑층(134)을 어닐링한다. 바람직하게는, 상기 어닐링 분위기(136)는 질소 원자를 포함한다.
상기 캡핑층(134)의 어닐링은 약 550 ∼ 750℃의 온도하에서 약 1 분 이내의 시간 동안 행해질 수 있다. 상기 캡핑층(134)이 Al2O3막으로 이루어진 경우, 상기 캡핑층(134)을 어닐링함으로써 후속의 포토레지스트 패턴 제거를 위한 스트립 공정시 스트리퍼(stripper)에 대한 식각 내성이 향상되어 상기 포토레지스트 패턴이 제거된 후 노출되는 상기 캡핑층(134)이 상기 스트리퍼에 의해 소모되는 것을 억제할 수 있다.
도 2f를 참조하면, 상기 캡핑층(134)이 형성된 반도체 기판(100)의 NMOS 영역에서 상기 캡핑층(134)을 노출시키도록 상기 PMOS 영역에서만 상기 캡핑층(134)을 덮는 포토레지스트 패턴(142)을 형성한다. 그 후, 상기 포토레지스트 패턴(142)을 식각 마스크로 하여 NMOS 영역에서 노출되어 있는 상기 캡핑층(134)을 불소(F)를 함유하는 세정액, 바람직하게는 HF를 함유하는 세정액으로 습식 식각하여 제거한다. 상기 세정액으로서 예를 들면 200:1 또는 500:1로 희석된 묽은 HF 수용액을 사용할 수 있다. 상기 캡핑층(134)이 제거된 후 상기 반도체 기판(100)의 NMOS 영역에서는 상기 금속질화막(132)이 노출된다.
도 2g를 참조하면, 상기 포토레지스트 패턴(142)을 애싱 및 스트립 공정을 이용하여 제거한다. 이 때, 상기 포토레지스트 패턴(142)의 제거를 위하여 N2 또는 H2를 이용한 애싱 공정을 행할 수 있다. 그 결과, 상기 반도체 기판(100)의 NMOS 영역에서는 상기 금속질화막(132)이 노출되고, PMOS 영역에서는 상기 금속질화 막(132)을 덮고 있는 상기 캡핑층(134)이 노출된다. 이 때, 상기 PMOS 영역에서 노출되는 상기 캡핑층(134)은 도 2e를 참조하여 설명하는 어닐링 공정에 의해 스트리퍼에 대한 식각 내성이 커졌으므로 상기 포토레지스트 패턴(142) 제거를 위한 스트립 공정시 스트리퍼에 의한 소모가 억제된다.
도 2h를 참조하면, NMOS 영역에는 상기 금속질화막(132)이 노출되고 PMOS 영역에는 상기 캡핑층(134)이 노출되어 있는 결과물을 소정의 분위기하에 열처리(144)한다. 그 결과, PMOS 영역에 있는 상기 금속질화막(132)이 상기 캡핑층(134)에 포함되어 있던 금속으로 도핑되어, 도핑된 금속질화막(132a)이 얻어진다.
상기 열처리(144)는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어지는 가스 분위기하에서 행해질 수 있다. 또한, 상기 열처리(144)는 도 2e를 참조하여 설명한 바와 같은 상기 캡핑층(134)의 어닐링시의 온도 보다 더 높은 온도 및 더 장시간 동안 행해질 수 있다. 예를 들면, 상기 열처리(144)는 750 ∼ 950 ℃의 온도하에서 약 3 초 내지 30 분 동안 행해질 수 있다.
상기 금속질화막(132)이 TaN으로 이루어지고 상기 캡핑층(134)이 Al2O3막으로 이루어진 경우, 상기 도핑된 금속질화막(132a)은 Al 및 O로 도핑된 TaN막이 된다. 또한, 상기 금속질화막(132)이 TaN으로 이루어지고 상기 캡핑층(134)이 질화알루미늄으로 이루어진 경우, 상기 도핑된 금속질화막(132a)은 Al 및 N으로 도핑된 TaN막이 된다.
도 2i를 참조하면, NMOS 영역에는 상기 금속질화막(132)이 노출되고 PMOS 영역에는 상기 캡핑층(134)이 노출되어 있는 상태에서 상기 금속질화막(132) 및 캡핑층(134) 위에 각각 폴리실리콘을 증착하여 비도전성 폴리실리콘층(138)을 소정 두께로 형성한다. 예를 들면, 상기 비도전성 폴리실리콘층(138)은 약 1000 ∼ 1500Å의 두께로 형성될 수 있다.
도 2j를 참조하면, 상기 비도전성 폴리실리콘층(138)에 대하여 PMOS 영역에서는 p형 불순물(146), 예를 들면 붕소(B)로 도핑하고 NMOS 영역에서는 n형 불순물(148), 예를 들면 인(P) 또는 비소(As)로 도핑하여 NMOS 영역 및 PMOS 영역에 각각 도전성 폴리실리콘층(138a, 138b)을 형성한다.
그 결과, PMOS 영역에는 상기 도핑된 금속 질화막(132a), 캡핑층(134) 및 도전성 폴리실리콘층(138a)으로 이루어지는 제1 게이트 전극용 적층 구조가 얻어지고, NMOS 영역에는 상기 금속질화막(132) 및 도전성 폴리실리콘층(138b)으로 이루어지는 제2 게이트 전극용 적층 구조가 얻어진다.
도 2k를 참조하면, 상기 제1 게이트 전극용 적층 구조 및 제2 게이트 전극용 적층 구조와, 이들 아래의 상기 제1 게이트 절연막(120A) 및 제2 게이트 절연막(120B)을 각각 패터닝하여, PMOS 영역에는 p형 채널 영역(102) 위에 PMOS 트랜지스터 형성를 위한 제1 게이트 절연막(120A) 및 제1 게이트(130A)로 이루어지는 제1 게이트 적층 구조(150A)를 형성하고, NMOS 영역에는 n형 채널 영역(104) 위에 NMOS 트랜지스터 형성을 위한 제1 게이트 절연막(120B) 및 제2 게이트(130B)로 이루어지는 제2 게이트 적층 구조(150B)를 형성한다. 여기서, 상기 제1 게이트 적층 구조(150A)의 제1 게이트(130A)는 상기 도핑된 금속 질화막(132a), 캡핑층(134) 및 도전성 폴리실리콘층(138a)으로 이루어지고, 상기 제2 게이트 적층 구조(150B)의 제2 게이트(130B)는 상기 금속질화막(132) 및 도전성 폴리실리콘층(138b)으로 이루어진다. 이와 같이, 채널 타입에 따라 서로 다른 게이트 적층 구조를 가지는 이종의 메탈 게이트 구조를 채용함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 서로 다른 일함수를 가지는 게이트 전극을 구비한 CMOS 트랜지스터를 얻을 수 있다.
또한, 상기 제1 게이트 적층 구조(150A) 및 제2 게이트 적층 구조(150B)에서 상기 제1 게이트 절연막(120A)과 도전성 폴리실리콘층(138a)과의 사이, 그리고 상기 제2 게이트 절연막(120B)과 도전성 폴리실리콘층(138b)과의 사이에는 각각 제1 게이트(130A)를 구성하는 도핑된 금속질화막(132a) 및 제2 게이트(130B)를 구성하는 금속질화막(132)이 삽입되어 있다. 따라서, 특히 PMOS 영역에서는 상기 도전성 폴리실리콘층(138a)으로부터 붕소(B)와 같은 불순물이 제1 게이트 절연막(120A)으로 침투되는 것이 상기 도핑된 금속질화막(132a)에 의해 방지됨으로써 게이트 디플리션(gate depletion)에 따른 문제를 해결할 수 있다.
도 3a 내지 도 3h는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 3a 내지 도 3h에 있어서, 도 2a 내지 도 2k에서와 동일한 참조 부호는 동일 부재를 나타낸다.
도 3a를 참조하면, 도 2a 내지 도 2d를 참조하여 설명한 바와 같은 방법으로 반도체 기판(100)상의 PMOS 영역에 제1 게이트 절연막(120A), 금속질화막(132) 및 캡핑층(134)을 형성하고, NMOS 영역에 제2 게이트 절연막(120B), 금속질화막(132) 및 캡핑층(134)을 형성한다.
그 후, PMOS 영역 및 NMOS 영역에서 상기 캡핑층(134) 위에 하드마스크층(236)을 형성한다.
상기 하드마스크층(236)은 실리콘 산화막으로 이루어질 수 있다. 상기 하드마스크층(236)을 형성하기 위하여 비교적 저온 증착 공정의 적용이 가능한 ALD 공정을 이용하는 것이 바람직하다.
도 3b를 참조하면, 상기 하드마스크층(236)이 형성된 반도체 기판(100)상에 NMOS 영역에서 상기 하드마스크층(236)을 노출시키도록 상기 PMOS 영역에서만 상기 하드마스크층(236)을 덮는 포토레지스트 패턴(242)을 형성한다. 그 후, 상기 포토레지스트 패턴(242)을 식각 마스크로 하여 NMOS 영역에서 노출되어 있는 상기 하드마스크층(236) 및 그 아래의 캡핑층(134)을 불소(F)를 함유하는 세정액, 바람직하게는 HF를 함유하는 세정액으로 습식 식각하여 제거한다. 상기 세정액으로서 예를 들면 200:1 또는 500:1로 희석된 묽은 HF 수용액을 사용할 수 있다. NMOS 영역에서 상기 하드마스크층(236) 및 캡핑층(134)이 제거된 후 상기 반도체 기판(100)의 NMOS 영역에서는 상기 금속질화막(132)이 노출된다.
도 3c를 참조하면, 상기 포토레지스트 패턴(242)을 애싱 및 스트립 공정을 이용하여 제거한다. 그 결과, 상기 반도체 기판(100)의 NMOS 영역에서는 상기 금속질화막(132)이 노출되고, PMOS 영역에서는 상기 캡핑층(134)을 덮고 있는 하드마스 크층(236)이 노출된다.
도 3d를 참조하면, 도 2h를 참조하여 설명한 바와 같은 방법으로, 상기 NMOS 영역에는 상기 금속질화막(132)이 노출되고 PMOS 영역에는 상기 하드마스크층(236)이 노출되어 있는 결과물을 열처리(144)한다. 그 결과, PMOS 영역에 있는 상기 금속질화막(132)이 상기 캡핑층(134)에 포함되어 있던 금속으로 도핑되어 도핑된 금속질화막(132a)이 얻어진다.
도 3e를 참조하면, 상기 도핑된 금속질화막(132a)이 형성된 결과물로부터 상기 도핑된 금속질화막(132a) 위에 잔류하는 상기 하드마스크층(236)을 제거한다. 상기 하드마스크층(236)이 실리콘산화막으로 이루어진 경우, 상기 하드마스크층(236)을 제거하기 위하여 F를 함유하는 세정액, 예를 들면 HF를 함유하는 세정액으로 습식 식각할 수 있다. 상기 세정액으로서 예를 들면 200:1 또는 500:1로 희석된 묽은 HF 수용액을 사용할 수 있다. 이 때, 상기 캡핑층(134)이 Al2O3막으로 이루어진 경우, 상기 Al2O3막은 F를 함유하는 세정액에 의해 제거될 수 있으므로 상기 하드마스크층(236)의 제거와 동시에 상기 캡핑층(134)도 제거될 수 있다. 도 3e에는 상기 하드마스크층(236)의 제거시 상기 하드마스크층(236)과 상기 캡핑층(134)이 모두 제거되어 PMOS 영역에서 상기 도핑된 금속질화막(132a)이 노출되어 있는 경우를 예시하였다.
도 3f를 참조하면, 도 2i를 참조하여 설명한 바와 같은 방법으로, NMOS 영역에는 상기 금속질화막(132)이 노출되고 PMOS 영역에는 상기 도핑된 금속질화 막(132a)이 노출되어 있는 상태에서 상기 금속질화막(132) 및 도핑된 금속질화막(132a) 위에 각각 폴리실리콘을 증착하여 비도전성 폴리실리콘층(138)을 형성한다.
도 3g를 참조하면, 도 2j를 참조하여 설명한 바와 같은 방법으로, 상기 비도전성 폴리실리콘층(138)에 대하여 PMOS 영역에서는 p형 불순물(146), 예를 들면 붕소(B)로 도핑하고 NMOS 영역에서는 n형 불순물(148), 예를 들면 인(P) 또는 비소(As)로 도핑하여 NMOS 영역 및 PMOS 영역에 각각 도전성 폴리실리콘층(138a, 138b)을 형성한다.
그 결과, PMOS 영역에는 상기 도핑된 금속 질화막(132a) 및 도전성 폴리실리콘층(138a)으로 이루어지는 제1 게이트 전극용 적층 구조가 얻어지고, NMOS 영역에는 상기 금속질화막(132) 및 도전성 폴리실리콘층(138b)으로 이루어지는 제2 게이트 전극용 적층 구조가 얻어진다.
도 3h를 참조하면, 도 2k를 참조하여 설명한 바와 같은 방법으로, 상기 제1 게이트 전극용 적층 구조 및 제2 게이트 전극용 전극 구조와, 이들 아래의 상기 제1 게이트 절연막(120A) 및 제2 게이트 절연막(120B)을 각각 패터닝하여, PMOS 영역에는 p형 채널 영역(102) 위에 PMOS 트랜지스터 형성를 위한 제1 게이트 절연막(120A) 및 제1 게이트(230A)로 이루어지는 제1 게이트 적층 구조(250A)를 형성하고, NMOS 영역에는 n형 채널 영역(104) 위에 NMOS 트랜지스터 형성을 위한 제1 게이트 절연막(120B) 및 제2 게이트(230B)로 이루어지는 제2 게이트 적층 구조(250B)를 형성한다. 여기서, 상기 제1 게이트 적층 구조(250A)의 제1 게이트(230A)는 상 기 도핑된 금속 질화막(132a) 및 도전성 폴리실리콘층(138a)으로 이루어지고, 상기 제2 게이트 적층 구조(250B)의 제2 게이트(230B)는 상기 금속질화막(132) 및 도전성 폴리실리콘층(138b)으로 이루어진다. 이와 같이, 채널 타입에 따라 서로 다른 게이트 적층 구조를 가지는 이종의 메탈 게이트 구조를 채용함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 서로 다른 일함수를 가지는 게이트 전극을 구비한 CMOS 트랜지스터를 얻을 수 있다.
또한, 상기 제1 게이트 적층 구조(250A) 및 제2 게이트 적층 구조(250B)에서 상기 제1 게이트 절연막(120A)과 도전성 폴리실리콘층(138a)과의 사이, 그리고 상기 제2 게이트 절연막(120B)과 도전성 폴리실리콘층(138b)과의 사이에는 각각 제1 게이트(230A)를 구성하는 도핑된 금속질화막(132a) 및 제2 게이트(230B)를 구성하는 금속질화막(132)이 삽입되어 있다. 따라서, 특히 PMOS 영역에서는 상기 도전성 폴리실리콘층(138a)으로부터 붕소(B)와 같은 불순물이 제1 게이트 절연막(120A)으로 침투되는 것이 상기 도핑된 금속질화막(132a)에 의해 방지됨으로써 게이트 디플리션에 따른 문제를 해결할 수 있다.
대조예
도 4는 대조예에 따른 반도체 소자에서 폴리실리콘층 단일막으로 이루어지는 게이트(-□-)와 TaN＼폴리실리콘의 적층 구조로 이루어지는 메탈 게이트(-■-)를 구비한 트랜지스터에서 각각 얻어진 C-V 특성을 비교한 결과를 나타낸 그래프이다. 도 4의 평가예에서, 각각의 경우에 게이트 절연막은 HfSiON막으로 형성하였다.
도 4의 결과로부터, 고유전막인 HfSiON으로 이루어지는 게이트 절연막과 폴 리실리콘막층과의 사이에 TaN이 삽입된 MIPS (metal inserted polysilicon) 게이트 구조를 적용한 경우(-■-)에는, 고유전막 위에 폴리실리콘층을 바로 형성한 경우(-□-)에 있어서 발생되는 문제중 하나인 게이트 디플리션 문제를 해결할 수 있다는 것을 알 수 있다.
그러나, 도 4에서 알 수 있는 바와 같이 폴리실리콘층과 고유전막과의 사이에 금속질화막을 삽입시킨 경우에는 일함수가 금속질화막에 맞추어지기 때문에 폴리실리콘층 단일층으로 이루어지는 게이트(-□-)의 경우에 비해 한계전압 (Vth)이 시프트(shift)되는 현상이 관찰된다. 따라서, 폴리실리콘층과 고유전막과의 사이에 금속질화막을 삽입시킨 경우에는 NMOS 트랜지스터 및 PMOS 트랜지스터에서 요구되는 Vth를 맞추기가 어려워진다.
평가예
도 5는 MOS의 채널 타입에 따라 이종의 메탈 게이트 구조를 채용하는 본 발명에 따른 반도체 소자에서, NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 얻어진 C-V 특성을 나타낸 그래프이다.
도 5의 평가를 위하여, NMOS 트랜지스터 및 PMOS 트랜지스터에서 게이트 ㅈ절연막은 SiO2로 동일하게 형성하였다. 게이트 구조로서, NMOS 트랜지스터에서는 TaN막 (40 Å 두께) 및 폴리실리콘층으로 이루어지는 게이트를 형성하고, PMOS 트랜지스터에서는 Al 및 O가 도핑된 TaN막 (40 Å 두께), Al2O3막 (10 Å 두께) 및 폴리실리콘층으로 이루어지는 게이트를 형성하였다.
도 5의 결과에서, NMOS 트랜지스터의 VFB (flatband voltage)는 -0.52 V이었고, PMOS 트랜지스터의 VFB는 -1.17 V이었다.
도 5의 결과로부터, Al2O3막 및 TaN막의 종류에 따른 커패시턴스 (Cp) 값에는 큰 차이를 보이지 않음을 알 수 있다. 따라서, Al2O3막을 TaN막 위에 형성함으로써 발생되는 등가산화막 두께 (Tox)의 증가는 발생하지 않음을 알 수 있다. 또한, 도 5의 그래프에서 볼 수 있는 바와 같이, PMOS 트랜지스터의 경우에는 NMOS 트랜지스터의 경우에 비해 양(positive)의 방향으로 소정량 (약 350 mV) 시프트되어 있음을 알 수 있다. 이는 Al2O3막이 TaN 내부로 확산되어 SiO2막 및 TaN막 내부에 파일업(pile up)되어 페르미 에너지를 피닝(pinning)시키기 때문에 일어나는 현상이다. 따라서, PMOS 트랜지스터에서는 보다 유리한 일함수를 가지게 되거나, 또는 에너지의 피닝이 PMOS 트랜지스터에 적합하게 형성된다.
즉, NMOS 트랜지스터에는 고유전막＼TaN막＼폴리실리콘층의 구조를 형성하고, PMOS 트랜지스터에서는 고유전막＼Al 도핑된 TaN막＼폴리실리콘층의 구조를 형성하여 NMOS 및 PMOS 트랜지스터에서 각각 서로 다른 일함수를 가지는 이종의 메탈 게이트 구조를 형성함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 신뢰성 및 최적의 동작 특성을 제공할 수 있다.
본 발명에 따른 반도체 소자는 고유전막을 트랜지스터의 게이트 절연막으로 채용하는 CMOS 소자를 구성하는 데 있어서 NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서 최적의 Vt를 얻을 수 있도록 하기 위하여 NMOS 트랜지스터 및 PMOS 트랜지스터 각각 독립적으로 이종의 메탈 게이트 전극 구조를 채용한다. 이와 같이 NMOS 트랜지스터 및 PMOS 트랜지스터에서 서로 다른 구조의 메탈 게이트 전극을 구비함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 서로 다른 일함수를 가지는 전극을 형성할 수 있으며, NMOS 트랜지스터 및 PMOS 트랜지스터 각각 목표로 하는 Vt를 용이하게 달성할 수 있다.
또한, 본 발명에 따른 반도체 소자의 제조 방법에서는 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각의 게이트 절연막을 이종의 고유전막으로 형성하는 데 있어서, 게이트를 구성하는 폴리실리콘층과 게이트 절연막과의 사이에 금속질화막을 삽입함으로써 PMOS 영역에서 도판트 침투에 따른 문제를 방지할 수 있는 동시에 NMOS 영역 및 PMOS 영역에서 게이트 디플리션(depletion) 문제를 해결할 수 있다. 또한, 게이트 전극을 구성하는 금속질화막을 상기 금속질화막 구성 물질과는 다른 종류의 금속으로 도핑하고, 또한 상기 도핑용 금속으로서 NMOS 트랜지스터 및 PMOS 트랜지스터에서 채널 타입에 따라 서로 다른 종류의 금속을 사용함으로써 트랜지스터의 채널 타입에 따라 서로 다른 일함수를 가지는 게이트 전극을 구현할 수 있으며, 트랜지스터의 채널 타입에 따라 적절한 Vt를 용이하게 맞출 수 있다. 따라서, 고유전막을 게이트 절연막으로 사용하여 고집적화된 반도체 소자를 제조하는 데 있어서 게이트 절연막의 신뢰성을 확보할 수 있으며, NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서 정상적인 Vt를 확보함으로써 최적의 동작 특성을 제공할 수 있는 반도체 소자를 제공할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (50)

  1. 반도체 기판에 형성된 채널 영역과,
    상기 채널 영역 위에 형성된 고유전막을 포함하는 게이트 절연막과,
    상기 게이트 절연막 위에 형성되고, 제1 금속의 질화물로 이루어지고 상기 제1 금속과는 다른 종류인 제2 금속으로 도핑되어 상기 제1 금속층 및 상기 제2 금속층을 포함하는 도핑된 금속질화막과, 상기 도핑된 금속질화막 위에 형성된 도전성 폴리실리콘층을 포함하는 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트는 상기 도핑된 금속질화막과 상기 도전성 폴리실리콘층과의 사이에 개재되어 있는 금속함유 캡핑층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 금속함유 캡핑층은 금속, 금속산화물 또는 금속질화물로 이루어지는 것을 특징으로 하는 반도체 소자.
  4. 제2항에 있어서, 상기 금속함유 캡핑층은 산화알루미늄 또는 질화알루미늄으로 이루어지는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 게이트 절연막은
    상기 채널 영역의 바로 위에 형성되고 제1 유전상수를 가지는 저유전막으로 이루어지는 인터페이스층과,
    상기 인터페이스층 위에 형성되고 상기 제1 유전상수보다 더 큰 제2 유전상수를 가지는 상기 고유전막을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 및 실리케이트막 중에서 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서,
    상기 고유전막은 HfO2 및 Al2O3 중에서 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 도핑된 금속 질화막은 Al로 도핑된 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서,
    상기 도핑된 금속질화막은 Al로 이루어지는 제1 원소와, O 및 N 중에서 선택되는 적어도 하나의 제2 원소로 도핑된 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서,
    상기 도핑된 금속질화막은 La 계열의 원소로 도핑된 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  11. 제1항에 있어서,
    상기 도핑된 금속질화막은 La 계열의 제1 원소와, O 및 N 중에서 선택되는 적어도 하나의 제2 원소로 도핑된 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  12. 반도체 기판에 형성된 제1 도전형 채널 영역과, 상기 제1 도전형 채널 영역 위에 형성된 제1 고유전막을 포함하는 제1 게이트 절연막과, 상기 제1 게이트 절연막 위에 형성되고 서로 다른 종류인 제1 금속 및 제2 금속을 포함하는 제1 금속질화막과 제1 도전성 폴리실리콘층을 포함하는 제1 게이트를 가지는 제1 MOS 트랜지스터와,
    상기 반도체 기판에 형성된 제2 도전형 채널 영역과, 상기 제2 도전형 채널 영역 위에 형성된 제2 고유전막을 포함하는 제2 게이트 절연막과, 상기 제2 게이트 절연막 위에 형성되고 상기 제1 금속질화막과는 다른 조성을 가지는 제2 금속질화막 및 제2 도전성 폴리실리콘층을 포함하는 제2 게이트를 가지는 제2 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서,
    상기 제1 MOS 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 MOS 트랜지스터는 NMOS 트랜지스터이고,
    상기 제1 게이트 절연막 및 제2 게이트 절연막은 상호 동일한 구조를 가지는 것을 특징으로 하는 반도체 소자.
  14. 제12항에 있어서,
    상기 제1 게이트 절연막 및 제2 게이트 절연막은 각각
    상기 제1 도전형 및 제2 도전형 채널 영역의 바로 위에 형성되고 제1 유전상수를 가지는 저유전막으로 이루어지는 인터페이스층과,
    상기 인터페이스층 위에 형성되고 상기 제1 유전상수보다 더 큰 제2 유전상수를 가지는 상기 제1 및 제2 고유전막을 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제14항에 있어서,
    상기 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 및 실리케이트막 중에서 선택되는 어느 하나로 이루어지고,
    상기 제1 및 제2 고유전막은 HfO2 및 Al2O3 중에서 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자.
  16. 제12항에 있어서,
    상기 제1 MOS 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 MOS 트랜지스터는 NMOS 트랜지스터이고,
    상기 제1 금속질화막은 Al로 이루어지는 제1 원소와, O 및 N 중에서 선택되는 적어도 하나의 제2 원소로 도핑된 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  17. 제16항에 있어서,
    상기 제1 게이트는 상기 제1 금속질화막과 상기 제1 도전성 폴리실리콘층과의 사이에 개재되어 있는 금속함유 캡핑층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제17항에 있어서,
    상기 금속함유 캡핑층은 금속, 금속산화물 또는 금속질화물로 이루어지는 것을 특징으로 하는 반도체 소자.
  19. 제17항에 있어서,
    상기 금속함유 캡핑층은 산화알루미늄 또는 질화알루미늄으로 이루어지는 것을 특징으로 하는 반도체 소자.
  20. 제16항에 있어서,
    상기 제2 금속질화막은 도핑되지 않은 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  21. 제16항에 있어서,
    상기 제2 금속질화막은 La 계열의 원소로 도핑된 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  22. 제12항에 있어서,
    상기 제1 MOS 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 MOS 트랜지스터는 NMOS 트랜지스터이고,
    상기 제2 금속질화막은 La 계열의 원소로 도핑된 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  23. 제22항에 있어서,
    상기 제1 금속질화막은 Al로 이루어지는 제1 원소와, O 및 N 중에서 선택되는 적어도 하나의 제2 원소로 도핑된 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  24. 삭제
  25. 제23항에 있어서,
    상기 제1 게이트는 상기 제1 금속질화막과 상기 도전성 폴리실리콘층과의 사이에 개재되어 있는 금속함유 캡핑층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  26. 제25항에 있어서,
    상기 금속함유 캡핑층은 금속층, 금속산화물 또는 금속질화물로 이루어지는 것을 특징으로 하는 반도체 소자.
  27. 제25항에 있어서,
    상기 금속함유 캡핑층은 산화알루미늄 또는 질화알루미늄으로 이루어지는 것을 특징으로 하는 반도체 소자.
  28. 반도체 기판상에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막 위에 제1 금속을 포함하는 금속질화막을 형성하는 단계와,
    상기 제1 금속과는 다른 성분의 제2 금속을 포함하는 캡핑층을 상기 금속질화막위에 형성하는 단계와,
    상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하여 상기 금속질화막을 상기 제2 금속으로 도핑하여 도핑된 금속질화막을 형성하는 단계와,
    상기 도핑된 금속질화막 위에 도전성 폴리실리콘층을 형성하여 상기 도핑된 금속질화막 및 상기 도전성 폴리실리콘층을 포함하는 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 제28항에 있어서,
    상기 금속 질화막은 TaN으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제28항에 있어서,
    상기 제2 금속은 Al 또는 La 계열의 금속인 것을 특징으로 하는 반도체 소자의 제조 방법.
  31. 제28항에 있어서,
    상기 캡핑층은 Al2O3막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  32. 제28항에 있어서,
    상기 도핑된 금속질화막을 형성하기 위하여 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 750 ∼ 950 ℃의 온도하에서 열처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  33. 제32항에 있어서,
    상기 열처리는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기 하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  34. 제28항에 있어서,
    상기 도핑된 금속질화막을 형성한 후 상기 도전성 폴리실리콘층을 형성하기 전에 상기 도핑된 금속질화막 위에 남아 있는 상기 캡핑층을 제거하여 상기 도핑된 금속질화막을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  35. 제28항에 있어서,
    상기 게이트 절연막을 형성하는 단계는
    상기 반도체 기판상에 제1 유전상수를 가지는 저유전막으로 이루어지는 인터페이스층을 형성하는 단계와,
    상기 인터페이스층 위에 상기 제1 유전상수보다 더 큰 제2 유전상수를 가지는 고유전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  36. 제35항에 있어서,
    상기 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 및 실리케이트막 중에서 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  37. 제35항에 있어서,
    상기 고유전막은 HfO2막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  38. 제1 도전형 채널을 가지는 제1 MOS 영역과 제1 도전형과 반대인 제2 도전형 채널을 가지는 제2 MOS 영역을 가지는 반도체 기판을 준비하는 단계와,
    상기 제1 MOS 영역 및 제2 MOS 영역에 각각 제1 게이트 절연막 및 제2 게이트 절연막을 형성하는 단계와,
    상기 제1 게이트 절연막 및 제2 게이트 절연막 위에 각각 제1 금속을 포함하는 금속질화막을 형성하는 단계와,
    상기 제1 MOS 영역 및 제2 MOS 영역중 상기 제1 MOS 영역에만 선택적으로 상기 제1 금속과는 다른 성분의 제2 금속을 포함하는 캡핑층을 상기 제1 게이트 절연막 위에 형성하는 단계와,
    상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하여 상기 제1 MOS 영역에서만 상기 금속질화막을 상기 제2 금속으로 도핑하여 도핑된 금속질화막을 형성하는 단계와,
    상기 제1 MOS 영역에 있는 상기 도핑된 금속질화막 위와 상기 제2 MOS 영역에 있는 상기 금속질화막 위에 각각 도전성 폴리실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  39. 제38항에 있어서,
    상기 제1 게이트 절연막 및 제2 게이트 절연막은 각각 동일한 구조를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  40. 제38항에 있어서,
    상기 제1 MOS 영역에만 선택적으로 상기 캡핑층을 형성하는 단계는
    상기 제1 MOS 영역 및 제2 MOS 영역에서 각각 상기 금속질화막 위에 상기 캡핑층을 형성하는 단계와,
    상기 캡핑층을 어닐링하는 단계와,
    상기 제1 MOS 영역에만 상기 어닐링된 캡핑층이 남도록 상기 제2 MOS 영역에서 상기 어닐링된 캡핑층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  41. 제40항에 있어서,
    상기 도핑된 금속질화막을 형성하기 위하여 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하는 단계에서의 상기 열처리는 상기 캡핑층을 어닐링하는 단계에서의 어닐링 온도 및 어닐링 시간 보다 더 높은 온도에서 더 긴 시간 동안 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  42. 제41항에 있어서,
    상기 도핑된 금속질화막을 형성하기 위하여 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하는 단계에서, 상기 열처리는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기 하에서 750 ∼ 950 ℃의 온도로 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  43. 제41항에 있어서,
    상기 캡핑층을 어닐링하는 단계에서, 상기 어닐링은 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기 하에서 550 ∼ 750 ℃의 온도로 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  44. 제40항에 있어서,
    상기 제2 MOS 영역에서 상기 어닐링된 캡핑층을 제거하기 위하여 상기 제1 MOS 영역에 있는 상기 어닐링된 캡핑층을 포토레지스트 패턴으로 덮은 상태에서 상기 제2 MOS 영역에서 노출되어 있는 상기 어닐링된 캡핑층을 습식 식각 방법에 의하여 제거하는 단계와,
    상기 제1 MOS 영역에 남아 있는 상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  45. 제44항에 있어서,
    상기 제2 MOS 영역에서 상기 어닐링된 캡핑층을 제거하기 위하여 HF를 함유하는 세정액을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  46. 제40항에 있어서,
    상기 제2 MOS 영역에서 상기 어닐링된 캡핑층을 제거하기 위하여 상기 제1 MOS 영역에 있는 상기 어닐링된 캡핑층을 하드마스크층 및 포토레지스트 패턴으로 덮은 상태에서 상기 제2 MOS 영역에서 노출되어 있는 상기 어닐링된 캡핑층을 습식 식각 방법에 의하여 제거하는 단계와,
    상기 제1 MOS 영역에 남아 있는 상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  47. 제46항에 있어서,
    상기 하드마스크층은 ALD (atomic layer deposition) 공정에 의해 형성된 실리콘 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  48. 제46항에 있어서,
    상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하는 단계는 상기 제1 MOS 영역에 상기 하드마스크층이 남아 있는 상태에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  49. 제48항에 있어서,
    상기 도핑된 금속질화막이 형성된 후, 상기 도핑된 금속질화막 위에 잔류하는 캡핑층과 상기 하드 마스크층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  50. 제49항에 있어서,
    상기 도핑된 금속질화막 위에 잔류하는 캡핑층과 상기 하드 마스크층을 제거하기 위하여 HF를 함유하는 세정액을 사용하는 습식 식각 방법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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