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KR100833942B1 - A lead frame, a semiconductor package having the lead frame, and a lead frame manufacturing method - Google Patents

A lead frame, a semiconductor package having the lead frame, and a lead frame manufacturing method Download PDF

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KR100833942B1
KR100833942B1 KR1020020040395A KR20020040395A KR100833942B1 KR 100833942 B1 KR100833942 B1 KR 100833942B1 KR 1020020040395 A KR1020020040395 A KR 1020020040395A KR 20020040395 A KR20020040395 A KR 20020040395A KR 100833942 B1 KR100833942 B1 KR 100833942B1
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base metal
semiconductor package
semiconductor chip
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신동일
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삼성테크윈 주식회사
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Abstract

본 발명에 따르면, 베이스 메탈과; 상기 베이스 메탈의 표면에 도포된 실란 코팅층;을 구비한 리이드 프레임을 제공한다. 또한 본 발명에 따르면, 베이스 메탈과, 상기 베이스 메탈의 표면에 도포된 실란 코팅층을 구비한 리이드 프레임; 상기 리이드 프레임에 대하여 지지되고 와이어 본딩된 반도체 칩; 및, 상기 리이드 프레임의 일부와 상기 반도체 칩을 감싸는 에폭시 수지 몰딩으로 형성된 엔캡슐레이션;을 구비하는 반도체 팩키지가 제공된다. 또한 본 발명에 따르면, 리이드 프레임 소재를 소정의 패턴을 가진 리이드 프레임으로 형성하는 단계; 및, 상기 리이드 프레임의 표면에 실란 코팅층을 형성하는 단계;를 구비하는 리이드 프레임의 제조 방법이 제공된다.According to the present invention, there is provided a semiconductor device comprising: a base metal; And a silane coating layer applied to the surface of the base metal. According to the present invention, there is also provided a semiconductor device comprising: a lead frame having a base metal and a silane coating layer applied to a surface of the base metal; A semiconductor chip supported and wire-bonded to the lead frame; And an encapsulation formed of a part of the lead frame and an epoxy resin molding surrounding the semiconductor chip. According to another aspect of the present invention, there is provided a method of manufacturing a lead frame, comprising: forming a lead frame material into a lead frame having a predetermined pattern; And forming a silane coating layer on the surface of the lead frame.

Description

리이드 프레임과 그것을 구비한 반도체 팩키지 및, 리이드 프레임 제조 방법{Lead frame, semi-conductor package therewith and method for manufacturing the lead frame}[0001] The present invention relates to a lead frame, a semiconductor package having the lead frame, and a method of manufacturing a lead frame,

도 1 에 도시된 것은 종래 기술에 따른 반도체 팩키지의 단면도이다.1 is a cross-sectional view of a conventional semiconductor package.

도 2 에 도시된 것은 종래 기술에 따른 다른 반도체 팩키지의 단면도이다.2 is a cross-sectional view of another semiconductor package according to the prior art.

도 3 에 도시된 것은 본 발명에 따른 리이드 프레임과 반도체 칩에 대한 개략적인 분해 사시도.3 is a schematic exploded perspective view of a lead frame and a semiconductor chip according to the present invention.

도 4는 도 3 에 도시된 리이드 프레임에 대한 단면도.Fig. 4 is a sectional view of the lead frame shown in Fig. 3; Fig.

< 도면의 주요 부분에 대한 간단한 설명 >BRIEF DESCRIPTION OF THE DRAWINGS FIG.

본 발명은 리이드 프레임과, 그것을 구비한 반도체 팩키지 및, 리이드 프레임 제조 방법에 것으로서, 보다 상세하게는 리이드 프레임의 적어도 일 표면에 실란 코팅을 함으로써 에폭시 수지 몰딩과의 접착력이 향상되는 리이드 프레임과 그것을 구비한 반도체 팩키지 및, 리이드 프레임의 제조 방법에 관한 것이다.The present invention relates to a lead frame, a semiconductor package having the lead frame, and a method of manufacturing the lead frame. More particularly, the present invention relates to a lead frame having improved adhesion to an epoxy resin molding by performing silane coating on at least one surface of the lead frame, A semiconductor package, and a method of manufacturing a lead frame.

통상적으로 반도체 팩키지는 반도체 칩을 리이드 프레임의 패드상에 배치하 고, 반도체 칩의 전극과 리이드 프레임의 이너 리이드를 본딩 와이어로 와이어 본딩시킨후에, 에폭시 수지 몰딩으로써 상기 패드와 리이드 프레임과 반도체 칩을 엔캡슐레이션시킴으로써 형성된다. 다른 예에서는 리이드 프레임에 패드가 없이 반도체 칩이 리이드 프레임의 리이드의 상부나 또는 하부에 직접적으로 탑재되는 LOC(lead on chip) 또는 COL(chip on lead) 형태의 반도체 팩키지가 제작되기도 한다.In general, a semiconductor package is formed by placing a semiconductor chip on a pad of a lead frame, wire-bonding the electrode of the semiconductor chip and the inner surface of the lead frame with a bonding wire, Encapsulation. In another example, a semiconductor package in the form of a lead on chip (LOC) or a chip on lead (COL) in which the semiconductor chip is directly mounted on the top or bottom of the lead of the lead frame without a pad in the lead frame.

도 1 에 도시된 것은 종래 기술에 따른 반도체 팩키지의 단면도로서, 이것은 일본의 특허 공개 공보 소 59-21047 호에 개시된 것이다. 1 is a cross-sectional view of a semiconductor package according to the prior art, which is disclosed in Japanese Patent Laid-Open Publication No. 59-21047.

도면을 참조하면, 패드(11)의 상부 표면에 반도체 칩(12)이 탑재되고, 리이드(13)는 다운셋 가공되어 있다. 리이드(13)의 저면(13a)은 엔캡슐레이션(15)의 저면으로 노출되어 회로 기판상의 접속 단자(미도시)와 접속될 수 있다. 리이드(13)의 상단과 반도체 칩의 전극 사이에는 본딩 와이어(16)가 연결되어 있다. 패드(11)는 리이드(12)의 상단보다 낮은 위치에 놓이게 된다. 도 1 에 도시된 예는 리이드(12)가 다운셋 가공된 예의 전형이다.Referring to the drawings, the semiconductor chip 12 is mounted on the upper surface of the pad 11, and the lead 13 is down-set. The bottom surface 13a of the lead 13 is exposed to the bottom surface of the encapsulation 15 and can be connected to a connection terminal (not shown) on the circuit board. A bonding wire 16 is connected between the upper end of the lead 13 and the electrode of the semiconductor chip. The pad 11 is placed at a position lower than the upper end of the lead 12. [ The example shown in Fig. 1 is a typical of the example in which the lead 12 is downsacked.

도 2 에 도시된 것은 종래 기술에 따른 반도체 팩키지의 다른 예로서, 이것은 LOC 형태의 반도체 팩키지에 대한 일 예이다. 2 shows another example of a semiconductor package according to the prior art, which is an example of a semiconductor package in the form of an LOC.

도면을 참조하면, 반도체 칩(22)은 리이드(21)의 저면에 부착되어 있다. 반도체 칩(22)의 전극과 리이드(21)의 일 단부는 본딩 와이어(24)를 통해서 와이어 본딩되어 있다. 상기 반도체 칩(22)과 본딩 와이어(24)와 리이드(21)의 일부는 엔캡슐레이션(23)에 의해서 몰딩되어 있다. Referring to the drawings, the semiconductor chip 22 is attached to the bottom surface of the lead 21. [ The electrode of the semiconductor chip 22 and one end of the lead 21 are wire-bonded through a bonding wire 24. A part of the semiconductor chip 22, the bonding wire 24 and the lead 21 is molded by the encapsulation 23.                         

도 1 및, 도 2 에 도시된 바와 같은 통상적인 반도체 팩키지에 있어서 엔캡슐레이션(23)으로서 사용되는 에폭시 수지 몰딩과 반도체 칩 사이 또는 에폭시 수지 몰딩과 리이드 프레임 사이의 접합의 신뢰성이 보장되어야 한다. 즉, 엔캡슐레이션(23)을 형성한 이후에 반도체 칩의 표면 또는 리이드 프레임의 패드나 리이드의 표면으로부터 에폭시 수지 몰딩이 이탈되는 디라미네이션(delamination) 현상이 억제되어야 하는 것이다. 그러나 이러한 문제점을 해결할 수 있는 확실한 해결책이 제시되지 않았다.The reliability of the junction between the epoxy resin molding used as the encapsulation 23 and the semiconductor chip or between the epoxy resin molding and the lead frame in a typical semiconductor package as shown in Figs. 1 and 2 should be assured. That is, after the encapsulation 23 is formed, the delamination phenomenon in which the epoxy resin molding is detached from the surface of the semiconductor chip or the surface of the pad or the lead of the lead frame must be suppressed. However, there is no clear solution to this problem.

미국 특허 제 5,227,661 호, 제 5,313,102 호 및, 제 5,583,372 호에는 LOC 형 반도체 팩키지에서 반도체 칩의 일 표면에 코팅을 함으로써 디라미네이션 현상을 방지하는 기술이 개시되어 있다. 그러나 이들 종래 기술에서는 단지 반도체 팩키지의 구성품들중 반도체 칩과 에폭시 수지 몰딩 사이의 이탈 현상을 방지할 수 있을 뿐이며, 리이드의 표면으로부터 에폭시 수지 몰딩이 이탈하는 것에 관해서는 고려되지 않았다.U.S. Patent Nos. 5,227,661, 5,313,102, and 5,583,372 disclose techniques for preventing delamination by coating one surface of a semiconductor chip in a LOC type semiconductor package. However, in these prior arts, only the deviation of the semiconductor chip from the epoxy resin molding among the components of the semiconductor package can be prevented, and no consideration has been given to the detachment of the epoxy resin molding from the surface of the lead.

미국 특허 제 5,449,951 호에는 리이드 프레임의 표면에 코팅을 함으로써 리이드 프레임과 에폭시 수지 몰딩 사이의 이탈을 방지하는 기술이 개시되어 있다. 여기에서 디라미네이션을 방지하기 위해 사용되는 코팅 물질은 Zn 및, Cr 인데, 이러한 코팅 물질은 현재 적용되는 새로운 반도체 팩키지 제조 공정에 있어 적합하지 않다는 문제점을 가진다. U.S. Patent No. 5,449,951 discloses a technique for preventing separation between a lead frame and an epoxy resin molding by coating the surface of the lead frame. Here, the coating materials used to prevent delamination are Zn and Cr, which have a problem in that they are not suitable for a new semiconductor package manufacturing process currently applied.

현재의 반도체 팩키지 제조 공정에서는 특히 높은 신뢰성을 요구하고 있으며, 반도체 팩키지 몰딩 후에는 여러가지 열처리 과정을 통해서 리드 프레임과 몰 드 물이 열적인 환경에 노출이 된다. 예를 들면, 일반적으로 몰딩후에는 섭씨 175 도에서 4 시간 정도 경화시키고, 섭씨 85 도와 상대 습도 85% 에서 168 시간 노출시킨 다음, PCB 에 실장하는 환경을 가상하여 섭씨 260 도를 적용하여 디라미네이션을 관찰하여 반도체 완성 패키지의 신뢰성을 보게 된다. 이때 상기와 같은 환경에서 리이드 프레임의 표면에 코팅된 Zn 및, Cr 재료는 열처리 과정을 통해 변질되며, 따라서 리이드 프레임에서 기본적으로 필요로 하는 와이어 본딩성 및, 납땜성이 저하되는 문제점이 있다. 즉, 열로 인한 Zn 및, Cr 과 리이드 프레임의 표면상의 도금된 도금층과 원소재 사이의 부반응 등으로 인해서 와이어 본딩성 및, 납땜성 및 몰드성 등이 저하되는 것이다.In the present semiconductor package manufacturing process, particularly high reliability is required. After the semiconductor package molding, the lead frame and the mold are exposed to the thermal environment through various heat treatment processes. For example, after molding, it is generally cured at 175 degrees Celsius for about 4 hours, exposed at a temperature of 85 degrees Celsius and 85 percent relative humidity for 168 hours, then delaminated by applying 260 degrees Celsius to the PCB And observes the reliability of the semiconductor finished package. At this time, the Zn and Cr materials coated on the surface of the lead frame in the above-described environment are deteriorated through the heat treatment process, and thus wire bonding property and solderability, which are basically required in the lead frame, deteriorate. That is, wire bondability, solderability, moldability, and the like are deteriorated due to Zn due to heat and side reactions between Cr and the plated layer on the surface of the lead frame and the raw material.

본 발명은 위와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 리이드 프레임과 에폭시 수지 몰딩 사이의 접합력을 향상시킬 수 있으며 열처리 과정을 통해서도 리이드 프레임의 기본적인 특성을 열화시키지 않는 코팅층을 구비한 리이드 프레임을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been conceived in order to solve the above problems, and it is an object of the present invention to provide a method of manufacturing a semiconductor device, which has a coating layer which can improve a bonding force between a lead frame and an epoxy resin molding, To provide a lead frame.

본 발명의 다른 목적은 리이드 프레임과 에폭시 수지 몰딩 사이의 접합력이 향상된 반도체 팩키지를 제공하는 것이다.Another object of the present invention is to provide a semiconductor package having improved bonding strength between a lead frame and an epoxy resin molding.

본 발명의 다른 목적은 리이드 프레임과 에폭시 수지 몰딩 사이의 접합력이 향상된 리이드 프레임의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a lead frame with improved bonding strength between a lead frame and an epoxy resin molding.

상기 목적을 달성하기 위하여, 본 발명에 따르면, 베이스 메탈과; 상기 베이 스 메탈의 표면에 도포된 실란 코팅층;을 구비한 리이드 프레임을 제공한다.In order to achieve the above object, according to the present invention, there is provided a semiconductor device comprising: a base metal; And a silane coating layer applied to the surface of the base metal.

또한 본 발명에 따르면, 베이스 메탈과, 상기 베이스 메탈의 표면에 도포된 실란 코팅층을 구비한 리이드 프레임; 상기 리이드 프레임에 대하여 지지되고 와이어 본딩된 반도체 칩; 및, 상기 리이드 프레임의 일부와 상기 반도체 칩을 감싸는 에폭시 수지 몰딩으로 형성된 엔캡슐레이션;을 구비하는 반도체 팩키지가 제공된다.According to the present invention, there is also provided a semiconductor device comprising: a lead frame having a base metal and a silane coating layer applied to a surface of the base metal; A semiconductor chip supported and wire-bonded to the lead frame; And an encapsulation formed of a part of the lead frame and an epoxy resin molding surrounding the semiconductor chip.

또한 본 발명에 따르면, 리이드 프레임 소재를 소정의 패턴을 가진 리이드 프레임으로 형성하는 단계; 및, 상기 리이드 프레임의 표면에 실란 코팅층을 형성하는 단계;를 구비하는 리이드 프레임의 제조 방법이 제공된다.According to another aspect of the present invention, there is provided a method of manufacturing a lead frame, comprising: forming a lead frame material into a lead frame having a predetermined pattern; And forming a silane coating layer on the surface of the lead frame.

이하, 본 발명을 첨부된 도면에 도시된 일 실시예를 참고로 보다 상세히 설명하기로 한다.BRIEF DESCRIPTION OF THE DRAWINGS The invention will be described in more detail with reference to an embodiment shown in the accompanying drawings.

도 3 에 도시된 것은 본 발명에 따른 리이드 프레임의 일 실시예와 그 위에 배치된 반도체 팩키지에 대한 분해 사시도이다. 도 3 에 도시된 리이드 프레임은 리이드와 패드가 구비된 형태의 것이지만, 본 발명은 이러한 형태의 리이드 프레임에만 제한되는 것은 아니며, 다른 형태의 리이드 프레임, 예를 들면 LOC 형이나 COL 형의 리이드 프레임 및, 다른 모든 형태의 것에도 적용될 수 있다.3 is an exploded perspective view of an embodiment of a lead frame according to the present invention and a semiconductor package disposed thereon. Although the lead frame shown in Fig. 3 is of a type provided with a lead and a pad, the present invention is not limited to the lead frame of this type, but may be applied to other types of lead frames, for example lead frames of LOC type or COL type, , But it can be applied to all other types.

도 3 을 참조하면, 리이드 프레임은 반도체 칩(35)이 그 위에 탑재되는 패드(31)와, 상기 패드(31)의 모서리로부터 연장된 타이바(33)와, 상기 패드(31)의 주변에서 방사상으로 연장된 다수의 리이드(32)를 구비한다. 리이드(32)들의 단부는 지지부(34)에 연결되어 있고, 상기 타이바(33)의 단부가 상기 지지부(34)에 연 결됨으로써 상기 패드(31)와 리이드(32)들이 일체로 유지된다. 반도체 칩(35)은 상기 패드(31)의 상부 표면에 탑재되고, 본딩 와이어(미도시)를 상기 반도체 칩(35)의 전극과 리이드(32)의 일 단부와 연결시키게 된다. 공지된 바와 같이, 반도체 팩키지 제조 공정에서는 상기 반도체 칩(34)과 패드(31)와 리이드(32)의 일부를 에폭시 몰딩 수지로 몰딩하게 되고, 이후에 지지부(34)를 제거하는 공정이 수행된다.3, the lead frame includes a pad 31 on which the semiconductor chip 35 is mounted, a tie bar 33 extending from the edge of the pad 31, And has a plurality of radially extending leads (32). The ends of the leads 32 are connected to the supporting portion 34 and the end of the tie bar 33 is connected to the supporting portion 34 so that the pad 31 and the leads 32 are integrally held. The semiconductor chip 35 is mounted on the upper surface of the pad 31 and connects a bonding wire (not shown) with the electrode of the semiconductor chip 35 and one end of the lead 32. As is well known, in the semiconductor package manufacturing process, a part of the semiconductor chip 34, the pad 31 and the lead 32 is molded with an epoxy molding resin, and then the process of removing the support portion 34 is performed .

본 발명의 특징에 따르면, 상기 리이드 프레임(30)의 일 표면에는 실란(silane) 재료에 의한 코팅 층이 형성된다. 즉, A 로 표시된 원에서 확대되어 도시된 바와 같이, 리이드 프레임의 베이스 메탈(41)의 일 표면에는 도금층(42)과, 실란 코팅층(43)이 차례로 적층된다.According to an aspect of the present invention, a coating layer of a silane material is formed on one surface of the lead frame 30. That is, as shown in an enlarged circle in the circle indicated by A, a plating layer 42 and a silane coating layer 43 are stacked in order on one surface of the base metal 41 of the lead frame.

도금층(42)은 당해 분야에서 공지된 그 어떤 것이라도 적용될 수 있으며, 리이드 프레임의 와이어 본딩성과 납땜성을 향상시킬 수 있는 그 어떤 것일 수 있다. 예를 들면 PPF 도금이 적용될 수 있는데, 이것은 전류 파형 변조 정류기를 이용하여 팔라듐 또는 팔라듐 합금을 도금한 것이다.
다른 예를 들면 도금층(42)이 귀금속 보호층일 수 있다. 즉, 리이드 프레임의 베이스 메탈(41)의 일 표면에는 도금층(42)으로서의 귀금속 보호층과, 실란 코팅층(43)이 차례로 적층된다. 따라서, 베이스 메탈(41)과 실란 코팅층(43) 사이에 귀금속 보호층이 구비된다. 상기 귀금속 보호층은 니켈, 팔라듐이 순차적으로 적층되고 그 적층된 상부에 팔라듐을 포함하는 금합금 도금층이 형성된 것일 수 있다. The plated layer 42 may be any of those known in the art and may be anything that can improve the wire bonding and solderability of the lead frame. For example, PPF plating can be applied, which is plated with palladium or palladium alloy using a current waveform modulation rectifier.
Alternatively, the plating layer 42 may be a noble metal protecting layer. That is, on one surface of the base metal 41 of the lead frame, a noble metal protective layer as a plating layer 42 and a silane coating layer 43 are stacked in this order. Therefore, a noble metal protecting layer is provided between the base metal 41 and the silane coating layer 43. [ The noble metal protection layer may be formed by sequentially depositing nickel and palladium, and forming a gold alloy plated layer containing palladium on the stacked layers.

실란은 수소화규소의 한 계열로서 SinH2n+2 의 분자식을 가진다. 이것은 수소를 알킬기, 할로겐, 수산기등으로 치환한 유도체로 만들어지며, 유기 규소 화합물의 모체로서 중요한 것이다. 실란은 금속과 비금속 사이의 접착력을 동시에 향상시킬 수 있으며, 따라서 리이드 프레임과 에폭시 수지 몰딩 사이의 접착력을 향상시킬 수 있다. Silane is a family of silicon hydrides and has the molecular formula Si n H 2n + 2 . This is made of a derivative in which hydrogen is replaced with an alkyl group, a halogen, a hydroxyl group, or the like, and is important as a matrix of an organosilicon compound. The silane can simultaneously improve the adhesion between the metal and the non-metal, and thus the adhesion between the lead frame and the epoxy resin molding can be improved.

도 4 에 도시된 것은 도 3 에 도시된 리이드 프레임의 일부에 대한 단면도를 도시한 것이다. 4 shows a cross-sectional view of a portion of the lead frame shown in Fig.                     

도면을 참조하면, 베이스 메탈(41)의 하부 표면에 차례로 도금층(42) 및, 실란 코팅층(43)이 형성되는 것을 알 수 있다. 실란 코팅층(43)은 리이드 프레임의 일부 또는 전체 표면상에 형성될 수 있다. Referring to the drawing, it can be seen that the plating layer 42 and the silane coating layer 43 are sequentially formed on the lower surface of the base metal 41. The silane coating layer 43 may be formed on a part or entire surface of the lead frame.

위에 설명된 바와 같이 실란 코팅층(43)을 구비한 리이드 프레임은 반도체 팩키지 제조 과정에서 수행되는 그 어떠한 공정을 거치더라도 리이드 프레임이 기본적으로 구비하여야하는 와이어 본딩성 및, 납땜성이 저하되지 않는다. 즉, 위에서 설명한 바와 같이 반도체 팩키지의 몰딩 이후에 거치는 열처리 과정을 거치더라도 실란 코팅층의 변질이 발생되지 않으며, 또한 리이드 프레임의 베이스 메탈 또는 도금층과 실란 코팅층 사이의 상호 작용에 의해서 와이어 본딩성이나 납땜성이 저하되지 않는 것이다.As described above, the lead frame having the silane coating layer 43 does not deteriorate the wire-bonding property and the solderability that the lead frame should have basically, even if the lead frame is subjected to any process performed in the process of manufacturing the semiconductor package. That is, even if the heat treatment process is performed after the molding of the semiconductor package as described above, no deterioration of the silane coating layer is caused. Also, due to the interaction between the base metal or the plating layer and the silane coating layer of the lead frame, wire bonding property and solderability .

본 발명에 따른 리이드 프레임은 그 표면에 실란 코팅층이 형성됨으로써, 리이드 프레임을 엔캡슐레이션 시켰을때 리이드 프레임과 에폭시 수지 몰딩 사이의 접착력이 견고하게 유지될 수 있다는 장점이 있다. 또한 반도체 팩키지를 완성한 이후에 소정의 열처리 과정을 거친다할지라도 와이어 본딩성 및, 납땜성등이 저하되지 않는다는 장점을 가진다.Since the silane coating layer is formed on the surface of the lead frame according to the present invention, the adhesion between the lead frame and the epoxy resin molding can be firmly maintained when the lead frame is encapsulated. In addition, even if the semiconductor package is subjected to a predetermined heat treatment process after completion of the semiconductor package, the wire bonding property and the solderability are not deteriorated.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예지적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이 다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation and that those skilled in the art will understand that various modifications and equivalent arrangements may be made therein. It will be possible. Accordingly, the true scope of protection of the present invention should be determined only by the appended claims.

Claims (6)

삭제delete 삭제delete 삭제delete 베이스 메탈과, 상기 베이스 메탈의 표면상에 도포된 실란 코팅층을 구비한 리이드 프레임;A lead frame having a base metal and a silane coating layer applied on the surface of the base metal; 상기 리이드 프레임에 대하여 전기적으로 연결된 반도체 칩; 및,A semiconductor chip electrically connected to the lead frame; And 상기 리이드 프레임의 내측 일부와 상기 반도체 칩을 감싸는 에폭시 수지 몰딩으로 형성된 엔캡슐레이션;을 구비하는 반도체 팩키지.And an encapsulation formed by an inner portion of the lead frame and an epoxy resin molding surrounding the semiconductor chip. 제 4 항에 있어서,5. The method of claim 4, 상기 베이스 메탈과 그 상면에 도포된 실란 코팅층 사이에 도금된 적어도 하나의 귀금속 보호층을 더 구비하는 것을 특징으로 하는 반도체 팩키지.Further comprising at least one noble metal protective layer plated between the base metal and the silane coating layer applied to the top surface of the base metal. 제 5 항에 있어서,6. The method of claim 5, 상기 귀금속 보호층은 니켈, 팔라듐이 순차적으로 적층되며 그 적층된 상층에 팔라듐을 포함하는 금합금 도금층으로 형성된 것을 특징으로 하는 반도체 팩키지.Wherein the noble metal protecting layer is formed of a gold alloy plated layer containing palladium on the upper layer of nickel and palladium sequentially stacked.
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