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KR100833186B1 - 증폭 회로, 및 증폭 회로의 바이어스 전압 발생 방법 - Google Patents

증폭 회로, 및 증폭 회로의 바이어스 전압 발생 방법 Download PDF

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KR100833186B1
KR100833186B1 KR1020060101558A KR20060101558A KR100833186B1 KR 100833186 B1 KR100833186 B1 KR 100833186B1 KR 1020060101558 A KR1020060101558 A KR 1020060101558A KR 20060101558 A KR20060101558 A KR 20060101558A KR 100833186 B1 KR100833186 B1 KR 100833186B1
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bias
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손영수
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삼성전자주식회사
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Abstract

차동 증폭 회로는 입력 전압에 응답하여 턴-온 또는 턴-오프되고, 차동 증폭기 및 바이어스 회로를 포함한다. 바이어스 회로는 차동 증폭기가 턴-온될 때 차동 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 제1 바이어스 전압을 공급하고, 차동 증폭기가 턴-오프될 때 차동 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 공급한다.

Description

증폭 회로, 및 증폭 회로의 바이어스 전압 발생 방법{Amplifier circuit, and method of generating a bias voltage of amplifier circuit}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 기술에 따른 차동 증폭 회로(100)를 설명하는 회로도이다.
도 2는 도 1의 바이어스 노드(NB)에서 발생되는 바이어스 전압의 시간에 따른 변화를 설명하는 도면이다.
도 3은 본 발명의 실시예에 따른 차동 증폭 회로(200)를 설명하는 회로도이다.
도 4는 도 3의 바이어스 노드(NB)에서 발생되는 바이어스 전압의 시간에 따른 변화를 설명하는 도면이다.
도 5는 본 발명에 따른 도 3의 바이어스 노드(NB)에서의 전압 변화에 대한 시뮬레이션 결과 및 종래 기술에 따른 도 1의 바이어스 노드(NB)에서의 전압 변화에 대한 시뮬레이션 결과를 설명하는 도면이다.
도 6a는 종래 기술에 따른 도 1에 도시된 출력 전압(VOUT) 변화에 대한 시뮬레이션 결과를 설명하는 도면이다.
도 6b는 본 발명에 따른 도 3에 도시된 출력 전압(VOUT) 변화에 대한 시뮬레 이션 결과를 설명하는 도면이다.
도 7은 본 발명의 다른 실시예에 따른 차동 증폭 회로(300)를 설명하는 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 싱글 엔디드 증폭 회로(400)를 설명하는 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 싱글 엔디드 증폭 회로(500)를 설명하는 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명>
215: 제1 엔모스 트랜지스터 220: 제2 엔모스 트랜지스터
310: 제1 피모스 트랜지스터 315: 제2 피모스 트랜지스터
415: 제1 엔모스 트랜지스터 420: 제2 엔모스 트랜지스터
510: 제1 피모스 트랜지스터 515: 제2 피모스 트랜지스터
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는, 증폭 회로, 및 증폭 회로의 바이어스 전압 발생 방법에 관한 것이다.
디램(DRAM)과 같은 반도체 메모리 장치에서는 차동 증폭 회로(differential amplifier circuit)가 널리 사용된다. 차동 증폭 회로는 두 개의 입력 단자들(input terminals)에 입력되는 전압들의 차이만을 증폭하며, 두 개의 입력 단자 들에 공통으로 입력되는 전압은 차동 증폭 회로의 출력 전압에 영향을 주지 못한다.
도 1은 종래의 기술에 따른 차동 증폭 회로(100)를 설명하는 회로도이다. 도 1을 참조하면, 차동 증폭 회로(100)는, 바이어스 회로(또는 바이어스 전압 발생 회로(bias voltage generating circuit)) 및 차동 증폭기(differential amplifier)를 포함한다. 차동 증폭 회로(100)는, 예를 들어, 반도체 메모리 장치의 데이터 출력 드라이버(data output driver)일 수 있다.
상기 바이어스 회로는, 전류원(current source)(105), 다이오드(diode) 구조를 가지는 엔모스(NMOS) 트랜지스터(110), 및 바이어스 노드(bias node)(NB)에서 발생되는 바이어스 전압의 잡음(noise)을 방지하는 바이어스 커패시터(bias capacitor)(CB)를 포함한다.
엔모스 트랜지스터(110)는 전압원(voltage source)의 역할을 수행한다. 전류원(105)의 일단(a terminal)은 전원 전압(VDD)에 연결되고, 엔모스 트랜지스터(110)의 소스(source)는 접지 전압(VSS)에 연결되고, 바이어스 커패시터(CB)의 일단은 접지 전압(VSS)에 연결된다.
상기 차동 증폭기는, 전원 전압(VDD)에 연결된 부하 저항들(load resistors)(R1, R2), 제1 입력 전압(VIN1) 및 제2 입력 전압(VIN2)이 각각 입력되는 입력 엔모스 트랜지스터들(115, 120), 및 접지 전압(VSS)에 연결된 소스(source)를 가지는 바이어스 트랜지스터(125)를 포함한다. 바이어스 트랜지스터(125)는 엔모스 트랜지스터이며, 전류원 트랜지스터(current source transistor) 의 역할(또는 기능)을 수행한다.
상기 바이어스 회로는 바이어스 노드(NB)를 통해 상기 차동 증폭기의 바이어스 트랜지스터(125)의 게이트(gate)에 일정한 바이어스 전압(constant bias voltage)을 제공(또는 공급)한다.
상기 차동 증폭기는 제1 입력 전압(VIN1)과 제2 입력 전압(VIN2)과의 차이(difference)에 대응하는 전압을 증폭하여 출력 노드(output node)(NO)를 통해 출력 전압(VOUT)을 발생한다. 차동 증폭기의 입력 트랜지스터들(115, 120)에 각각 입력되는 제1 및 제2 입력 전압들(VIN1, VIN2)의 레벨(level)은 전원 전압(VDD)과 접지 전압(VSS) 사이에서 스윙(swing)할 수 있다.
차동 증폭 회로(100)의 턴-온 동작(turn-on operation)(또는 활성화 동작(activation operation))이 다음과 같이 설명된다.
바이어스 트랜지스터(125)는, 바이어스 노드(NB)에서 발생되는 바이어스 전압에 응답하여, 공통 노드(common node)(NC)의 전압을 접지 전압(VSS)으로 풀-다운(pull-down)시킨다. 제1 입력 전압(VIN1)이 하이 레벨(high level)(예를 들어, 전원 전압(VDD))로 활성화(activation)되고 제2 입력 전압(VIN2)이 로우 레벨(low level)(예를 들어, 접지 전압(VSS))일 때, 제1 입력 트랜지스터(115)는 턴-온되어 차동 증폭 회로(100)는 턴-온 동작을 수행한다. 턴-온된 제1 입력 트랜지스터(115)에 의해 출력 노드(NO)의 전압인 출력 전압(VOUT)은 로우 레벨이 된다. 한편, 차동 증폭 회로(100)의 턴-오프(turn-off) 동작은, 제1 입력 전압(VIN1) 및 제2 입력 전압(VIN2)이 모두 로우 레벨(예를 들어, 접지 전압(VSS))일 때, 수행된다.
제1 입력 트랜지스터(115)가 턴-온될 때 공통 노드(NC)에 부하 저항(R1)을 통해 전류가 공급되므로, 공통 노드(NC)의 전압은 접지 전압(VSS) 보다 높은 전압이 될 수 있다. 상기 공통 노드(NC)의 전압은 공통 노드(NC)와 바이어스 노드(NB) 사이의 기생 커플링 커패시턴스(parasitic coupling capacitance)(CC)에 의해 바이어스 노드(NB)의 전압을 상승시킬 수 있다. 상기 바이어스 노드(NB)의 전압 상승량에 대응하는 잡음은 바이어스 킥-백 노이즈(bias kick-back noise)(또는 킥-백 노이즈)라고 한다. 상기 킥-백 노이즈에 의해 바이어스 트랜지스터(125)가 강하게(strongly) 턴-온되므로, 바이어스 트랜지스터(125)를 통해 큰 전류가 흐를 수 있다. 따라서, 상기 차동 증폭 회로(100)에서 전력 소비가 증가할 수 있다. 또한, 상기 킥-백 노이즈는 바이어스 노드(NB)의 전압에 영향을 미치는 것에 의해 출력 전압(VOUT)의 스윙 폭(swing range)의 변화와 같은 잡음을 발생시킬 수 있다.
도 2는 도 1의 바이어스 노드(NB)에서 발생되는 바이어스 전압의 시간에 따른 변화를 설명하는 도면이다. 즉, 도 2는 차동 증폭 회로(100)의 턴-오프 동작 및 턴-온 동작에서의 바이어스 노드(NB)의 전압 변화를 지시(indication)한다.
도 1 및 도 2를 참조하면, 제1 입력 트랜지스터(115)가 턴-온되는 시간(TON)에서 상기 바이어스 전압이 커플링 커패시턴스에 의해 일정한 바이어스 전압의 레벨(VB1)로부터 VB1 보다 높은 전압으로 상승된다. 상기 바이어스 전압의 전압 상승량에 대응하는 잡음은 상기 킥-백 노이즈를 지시한다.
상기 킥-백 노이즈를 감소시키기 위해, 종래의 기술에서는 다음과 같은 방법이 사용되었다. 첫 번째 방법은 도 1의 전류원(105)의 전류량을 증가시켜 도 1의 엔모스 트랜지스터(110)를 통해 흐르는 전류량을 증가시키는 것이고, 두 번째 방법은 도 1의 바이어스 커패시터(CB)의 크기를 증가시키는 것이고, 세 번째 방법은 도 1의 바이어스 노드(NB)에 발생되는 커플링 커패시턴스와 반대되는 극성(polarity)을 가지는 커플링 커패시턴스(즉, 역(counter) 커플링 커패시턴스)를 바이어스 노드(NB)에 인가(또는 제공)하는 방법이 있다. 그러나, 첫 번째 방법은 전력 소비를 증가시킬 수 있고, 두 번째 방법은 차동 증폭 회로의 면적(area)을 증가시킬 수 있다. 그리고, 세 번째 방법은 바이어스 노드(NB)에 인가되는 역 커플링 커패시턴스를 생성하기 위한 회로가 필요하므로 차동 증폭 회로의 면적을 증가시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 킥-백 노이즈를 감소시킬 수 있는 증폭 회로, 및 증폭 회로의 바이어스 전압 발생 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 차동 증폭 회로는, 입력 전압에 응답하여 턴-온 또는 턴-오프되는 차동 증폭 회로에 관한 것으로서, 차동 증폭기; 및 상기 차동 증폭기가 턴-온될 때 상기 차동 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 제1 바이어스 전압을 공급하고, 상기 차동 증폭기가 턴-오프될 때 상기 차동 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 상기 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 공급하는 바이어스 회로를 구비하는 것을 특징으로 한다.
상기 바이어스 회로는, 상기 풀-다운 트랜지스터의 게이트에 연결된 바이어 스 노드에 전류를 공급하는 전류원; 상기 바이어스 노드에 연결된 드레인 및 게이트를 포함하는 제1 엔모스 트랜지스터; 상기 제1 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 차동 증폭기가 턴-오프될 때 하이 레벨로 활성화되는 바이어스 제어 신호가 입력되는 게이트, 및 접지 전압에 연결된 소스를 포함하는 제2 엔모스 트랜지스터; 및 상기 바이어스 노드에 연결된 드레인 및 게이트와, 상기 접지 전압에 연결된 소스를 포함하는 제3 엔모스 트랜지스터를 구비한다.
상기 바이어스 회로는, 상기 바이어스 노드에 연결된 일단과, 상기 접지 전압에 연결된 다른 일단을 포함하는 바이어스 커패시터를 더 구비한다.
상기 바이어스 회로는, 전원 전압에 연결된 소스와, 바이어스 전압에 연결된 게이트를 포함하는 제1 피모스 트랜지스터; 상기 제1 피모스 트랜지스터의 드레인에 연결된 소스와, 상기 차동 증폭기가 턴-오프될 때 하이 레벨로 활성화되는 바이어스 제어 신호가 입력되는 게이트를 포함하는 제2 피모스 트랜지스터; 상기 전원 전압에 연결된 소스, 상기 바이어스 전압에 연결된 게이트, 및 상기 제2 피모스 트랜지스터의 드레인과 상기 풀-다운 트랜지스터의 게이트에 연결된 드레인을 포함하는 제3 피모스 트랜지스터; 및 상기 풀-다운 트랜지스터의 게이트에 연결된 바이어스 노드에 연결된 드레인 및 게이트와, 접지 전압에 연결된 소스를 포함하는 엔모스 트랜지스터를 구비한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 일면에 따른 차동 증폭 회로는, 제1 입력 전압 및 제2 입력 전압을 각각 수신하는 제1 및 제2 입력 트랜지스터들; 상기 제1 및 제2 입력 트랜지스터들과 제1 전원 사이에 연결되는 제1 및 제2 부하 저항들; 상기 제1 및 제2 입력 트랜지스터들 및 제2 전원 사이에 연결되고, 상기 제1 입력 트랜지스터 및 상기 제1 부하 저항에 풀-다운 전류를 제공하는 풀-다운 트랜지스터; 및 상기 제1 입력 전압이 활성화되고 상기 제2 입력 전압이 비활성화될 때 상기 풀-다운 트랜지스터의 게이트에 제1 바이어스 전압을 공급하고, 상기 제1 입력 전압이 비활성화되고 상기 제2 입력 전압이 비활성화될 때 상기 풀-다운 트랜지스터의 게이트에 상기 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 공급하는 바이어스 회로를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 싱글 엔디드 증폭 회로는, 입력 전압에 응답하여 턴-온 또는 턴-오프되는 싱글 엔디드 증폭 회로에 관한 것으로서, 싱글 엔디드 증폭기; 및 상기 싱글 엔디드 증폭기가 턴-온될 때 상기 싱글 엔디드 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 제1 바이어스 전압을 공급하고, 상기 싱글 엔디드 증폭기가 턴-오프될 때 상기 싱글 엔디드 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 상기 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 공급하는 바이어스 회로를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 일면에 따른 싱글 엔디드 증폭 회로는, 입력 전압을 수신하는 입력 트랜지스터; 상기 입력 트랜지스터 및 제1 전원 사이에 연결되는 부하 저항; 상기 입력 트랜지스터 및 제2 전원 사이에 연결되고, 상기 입력 트랜지스터 및 상기 부하 저항에 풀-다운 전류를 제공하는 풀-다운 트랜지스터; 및 상기 입력 전압이 활성화될 때 상기 풀-다운 트랜지스터의 게이트에 제1 바이어스 전압을 공급하고, 상기 입력 전압이 비활성화될 때 상기 풀 -다운 트랜지스터의 게이트에 상기 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 공급하는 바이어스 회로를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 차동 증폭 회로의 바이어스 전압 발생 방법은, 입력 전압에 응답하여 턴-온 또는 턴-오프되는 차동 증폭 회로의 바이어스 전압 발생 방법에 관한 것으로서, 상기 차동 증폭 회로에 포함된 차동 증폭기가 턴-온될 때 상기 차동 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 제공되는 제1 바이어스 전압을 발생하는 단계; 및 상기 차동 증폭기가 턴-오프될 때 상기 차동 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 제공되고 상기 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 발생하는 단계를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 싱글 엔디드 증폭 회로의 바이어스 전압 발생 방법은, 입력 전압에 응답하여 턴-온 또는 턴-오프되는 싱글 엔디드 증폭 회로의 바이어스 전압 발생 방법에 관한 것으로서, 상기 싱글 엔디드 증폭 회로에 포함된 싱글 엔디드 증폭기가 턴-온될 때 상기 싱글 엔디드 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 제공되는 제1 바이어스 전압을 발생하는 단계; 및 상기 싱글 엔디드 증폭기가 턴-오프될 때 상기 싱글 엔디드 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 제공되고 상기 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 발생하는 단계를 구비하는 것을 특징으로 한다.
이러한 본 발명에 따른 증폭 회로 및 증폭 회로의 바이어스 전압 발생 방법은 증폭기가 턴-오프될 때의 바이어스 전압을 증폭기가 턴-온될 때의 바이어스 전 압 보다 낮게 설정할 수 있으므로, 킥-백 노이즈에 의해 발생되는 풀-다운 트랜지스터를 통해 흐르는 전류의 전류량을 감소시킬 수 있다. 그 결과, 본 발명의 증폭 회로 및 증폭 회로의 바이어스 전압 발생 방법은 전력 소비를 감소시킬 수 있다. 또한, 본 발명에 따른 증폭 회로 및 증폭 회로의 바이어스 전압 발생 방법은 증폭기가 턴-오프될 때의 바이어스 전압을 증폭기가 턴-온될 때의 바이어스 전압 보다 낮게 설정할 수 있으므로, 바이어스 노드의 전압에 대한 킥-백 노이즈의 영향을 감소시킬 수 있다. 그 결과, 증폭기가 턴-온될 때의 바이어스 노드의 전압이 일정하게 유지될 수 있으므로, 출력 전압의 스윙 폭의 변화와 같은 잡음이 감소될 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 차동 증폭 회로(200)를 설명하는 회로도이다. 도 3을 참조하면, 차동 증폭 회로(200)는, 바이어스 회로(또는 바이어스 전압 발생 회로)(205) 및 차동 증폭기(230)를 구비한다. 차동 증폭 회로(200)는, 예를 들어, 반도체 메모리 장치의 데이터 출력 드라이버일 수 있다.
바이어스 회로(205)는, 전류원(210), 제1 엔모스 트랜지스터(215), 제2 엔모 스 트랜지스터(220), 제3 엔모스 트랜지스터(225), 및 바이어스 커패시터(CB)를 포함한다.
전류원(210)은 전원 전압(VDD)에 연결된 일단을 포함하고, 바이어스 노드(NB)에 전류를 공급한다. 바이어스 노드(NB)는 차동 증폭기(230)의 풀-다운 트랜지스터(245)의 게이트에 연결된다.
제1 엔모스 트랜지스터(215)는 다이오드 구조를 가지고, 전압원 트랜지스터의 역할을 수행한다. 제1 엔모스 트랜지스터(215)는 바이어스 노드(NB)에 연결된 드레인(drain) 및 게이트를 포함한다.
제2 엔모스 트랜지스터(220)는 스위치(switch) 트랜지스터의 역할을 수행한다. 제2 엔모스 트랜지스터(220)는, 제1 엔모스 트랜지스터(215)의 소스에 연결된 드레인, 외부로부터 제공되는 바이어스 제어 신호(AOFF)가 입력되는 게이트, 및 접지 전압(VSS)에 연결된 소스를 포함한다. 바이어스 제어 신호(AOFF)는, 차동 증폭 회로(200)(또는 차동 증폭기(230))가 턴-오프될 때 하이 레벨로 활성화되고 차동 증폭 회로(200)(또는 차동 증폭기(230))가 턴-온될 때 로우 레벨로 비활성화될 수 있다.
제3 엔모스 트랜지스터(225)는 다이오드 구조를 가지고, 전압원 트랜지스터의 역할을 수행한다. 제3 엔모스 트랜지스터(225)는, 바이어스 노드(NB)에 연결된 드레인 및 게이트와, 접지 전압(VSS)에 연결된 소스를 포함한다.
바이어스 커패시터(CB)는 바이어스 노드(NB)에서 발생되는 바이어스 전압의 잡음을 방지하는 역할을 수행한다. 바이어스 커패시터(CB)의 일단은 바이어스 노 드(NB)에 연결되고, 바이어스 커패시터(CB)의 다른 일단은 접지 전압(VSS)에 연결된다.
차동 증폭기(230)는, 제1 및 제2 부하 저항들(R1, R2), 제1 입력 전압(VIN1) 및 제2 입력 전압(VIN2)을 각각 수신하는 제1 및 제2 입력 트랜지스터들(235, 240), 및 공통 노드(NC)를 통해 제1 및 제2 입력 트랜지스터들(235, 240)에 연결된 풀-다운 트랜지스터(245)를 구비한다. 제1 및 제2 입력 트랜지스터들(235, 240) 각각은, 예를 들어, 엔모스 트랜지스터일 수 있다.
제1 및 제2 부하 저항들(R1, R2)은 제1 전원인 전원 전압(VDD)과 제1 및 제2 입력 트랜지스터들(235, 240) 사이에 연결된다.
풀-다운 트랜지스터(245)는 제1 및 제2 입력 트랜지스터들(235, 240)과 제2 전원인 접지 전압(VSS) 사이에 연결되고, 제1 입력 트랜지스터(235) 및 제1 부하 저항(R1)에 풀-다운 전류를 제공한다. 풀-다운 트랜지스터(245)는 바이어스 트랜지스터로서 엔모스 트랜지스터일 수 있으며, 전류원 트랜지스터의 역할을 수행한다.
바이어스 회로(205)는 차동 증폭기(230)(또는 차동 증폭 회로(200))가 턴-온될 때 차동 증폭기(230)에 포함된 풀-다운 트랜지스터(245)의 게이트에 일정한(constant) 제1 바이어스 전압을 바이어스 노드(NB)를 통해 공급하고, 차동 증폭기(230)(또는 차동 증폭 회로(200))가 턴-오프될 때 차동 증폭기(230)의 풀-다운 트랜지스터(245)의 게이트에 상기 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 바이어스 노드(NB)를 통해 공급한다. 상기 제1 바이어스 전압은 차동 증폭 회로(200)가 턴-온 동작을 정상적으로 수행하기 위해 필요한 전압으로서 도 1 및 도 2에 대한 종래 기술의 설명에서 언급한 VB1과 동일한 크기의 전압이다.
차동 증폭기(230)는 제1 입력 전압(VIN1)과 제2 입력 전압(VIN2)과의 차이(difference)에 대응하는 전압을 증폭하여 출력 노드(NO)를 통해 출력 전압(VOUT)을 발생한다. 차동 증폭기(230)의 입력 트랜지스터들(235, 240)에 각각 입력되는 입력 전압들(VIN1, VIN2)의 레벨(level)은 전원 전압(VDD)과 접지 전압(VSS) 사이에서 스윙(swing)할 수 있다.
차동 증폭 회로(200)의 턴-오프 동작(또는 비활성화(deactivation) 동작)이 다음과 같이 설명된다. 차동 증폭 회로(200)의 턴-오프 동작은 제1 입력 전압(VIN1)의 레벨이 로우 레벨(예를 들어, 접지 전압(VSS))로 비활성화되고 제2 입력 전압(VIN2)의 레벨이 로우 레벨(예를 들어, 접지 전압(VSS))로 비활성화되는 경우에 대응한다. 차동 증폭 회로(200)가 턴-오프 동작을 수행할 때, 출력 전압(VOUT)의 레벨은 하이 레벨이 된다.
제1 입력 전압(VIN1)의 레벨이 로우 레벨이므로, 바이어스 회로(205)의 제2 엔모스 트랜지스터(220)는 하이 레벨인 바이어스 제어 신호(AOFF)에 응답하여 턴-온된다. 따라서, 제1 엔모스 트랜지스터(215) 및 제3 엔모스 트랜지스터(225) 모두를 통해 바이어스 노드(NB)로부터 접지 전압(VSS)으로 풀-다운 전류가 흐르므로, 차동 증폭 회로(200)가 턴-오프될 때의 바이어스 노드(NB)의 전압인 제2 바이어스 전압은 차동 증폭 회로(200)가 턴-온된 후의 바이어스 노드(NB)의 전압인 제1 바이어스 전압 보다 작다.
차동 증폭 회로(200)의 턴-온 동작(또는 활성화 동작)이 다음과 같이 설명된 다. 차동 증폭 회로(200)의 턴-온 동작은 제1 입력 전압(VIN1)의 레벨이 로우 레벨(예를 들어, 접지 전압(VSS))로부터 하이 레벨(예를 들어, 전원 전압(VDD))로 활성화되고 제2 입력 전압(VIN2)의 레벨이 로우 레벨(예를 들어, 접지 전압(VSS))로 비활성화되는 경우에 대응한다. 차동 증폭 회로(200)가 턴-온 동작을 수행할 때, 하이 레벨인 제1 입력 전압(VIN1)에 의해 제1 입력 트랜지스터(235)가 턴-온되므로, 출력 노드(NO)에서의 출력 전압(VOUT)은 로우 레벨이 된다.
제1 입력 전압(VIN1)의 레벨이 로우 레벨로부터 하이 레벨로 천이(transition)하므로, 바이어스 회로(205)의 제2 엔모스 트랜지스터(220)는 로우 레벨인 바이어스 제어 신호(AOFF)에 응답하여 턴-오프된다. 따라서, 제1 엔모스 트랜지스터(215)를 통해 전류가 흐르지 않고, 제3 엔모스 트랜지스터(225)를 통해서만 바이어스 노드(NB)로부터 접지 전압(VSS)으로 풀-다운 전류가 흐른다. 그 결과, 차동 증폭 회로(200)가 턴-온된 후의 바이어스 노드(NB)의 전압은 상기 제1 바이어스 전압이 된다.
차동 증폭 회로(200)의 턴-온 동작 중 초기 동작(initial operation)(즉, 제1 입력 전압(VIN1)의 레벨이 로우 레벨에서 하이 레벨로 천이하는 동안에서의 동작)이 다음과 같이 설명된다. 풀-다운 트랜지스터(245)는, 상기 제2 바이어스 전압에 응답하여, 공통 노드(NC)의 전압을 접지 전압(VSS)으로 풀-다운시킨다. 이 때, 하이 레벨인 제1 입력 전압(VIN1)에 의해 제1 입력 트랜지스터(235)가 턴-온되어 공통 노드(NC)에 제1 부하 저항(R1)을 통해 전류가 공급되므로, 공통 노드(NC)의 전압은 접지 전압(VSS) 보다 높은 전압이 될 수 있다. 상기 공통 노드(NC)의 전압 은 공통 노드(NC)와 바이어스 노드(NB) 사이의 기생 커플링 커패시턴스(CC)에 의해 바이어스 노드(NB)의 전압을 상승시킬 수 있다. 그러나, 차동 증폭 회로(200)의 초기 턴-온 동작에서 바이어스 노드(NB)의 전압은 상대적으로 작은 제2 바이어스 전압으로 설정(setting)되어 있으므로, 상기 기생 커플링 커패시턴스(CC)에 의한 킥-백 노이즈가 발생되더라도 바이어스 노드(NB)의 전압은 상기 제1 바이어스 전압 보다 높은 전압으로 상승하지 않을 수 있다. 즉, 바이어스 노드(NB)의 전압에 대한 킥-백 노이즈의 영향이 감소될 수 있다. 따라서, 종래 기술에 따른 차동 증폭 회로와는 달리 킥-백 노이즈에 의해 풀-다운 트랜지스터(245)를 통해 큰 전류가 흐르지 않는다.
따라서, 본 발명에 따른 차동 증폭 회로(200)는 차동 증폭기가 턴-오프될 때의 바이어스 전압을 차동 증폭기가 턴-온될 때의 바이어스 전압 보다 낮게 설정할 수 있으므로, 킥-백 노이즈에 의해 발생되는 풀-다운 트랜지스터를 통해 흐르는 전류의 전류량을 감소시킬 수 있다. 그 결과, 본 발명의 차동 증폭 회로는 전력 소비를 감소시킬 수 있다. 또한, 본 발명에 따른 차동 증폭 회로(200)는 차동 증폭기가 턴-오프될 때의 바이어스 전압을 차동 증폭기가 턴-온될 때의 바이어스 전압 보다 낮게 설정할 수 있으므로, 바이어스 노드의 전압에 대한 킥-백 노이즈의 영향을 감소시킬 수 있다. 그 결과, 차동 증폭기가 턴-온될 때의 바이어스 노드의 전압이 일정하게 유지될 수 있으므로, 출력 전압(VOUT)의 스윙 폭의 변화와 같은 잡음이 감소될 수 있다.
도 4는 도 3의 바이어스 노드(NB)에서 발생되는 바이어스 전압의 시간에 따 른 변화를 설명하는 도면이다. 즉, 도 4는 차동 증폭 회로(200)의 턴-오프 동작 및 턴-온 동작에서의 바이어스 노드(NB)의 전압 변화를 지시한다.
도 3 및 도 4를 참조하면, 제1 입력 트랜지스터(235)가 턴-오프되는 시간(TOFF)에서 바이어스 노드(NB)의 전압은 상기 제1 바이어스 전압(VB1)으로부터 상기 제2 바이어스 전압(VB2)을 향해 하강하기 시작한다. 그리고, 제1 입력 트랜지스터(235)가 턴-온되는 시간(TON)에서 바이어스 노드(NB)의 전압은 킥-백 노이즈에 의해 영향을 받지만 상기 제1 바이어스 전압(VB1) 보다 높은 전압으로 상승하지 않고, 상기 제2 바이어스 전압(VB2)으로부터 상기 제1 바이어스 전압(VB1)을 향해 상승하기 시작한다.
도 5는 본 발명에 따른 도 3의 바이어스 노드(NB)에서의 전압 변화에 대한 시뮬레이션 결과(simulation result) 및 종래 기술에 따른 도 1의 바이어스 노드(NB)에서의 전압 변화에 대한 시뮬레이션 결과를 설명하는 도면이다.
도 5를 참조하면, "A"로 지시된 선은 종래 기술에 따른 도 1의 바이어스 노드(NB)에서의 전압 변화를 지시하고, "B"로 지시된 선은 본 발명에 따른 도 3의 바이어스 노드(NB)에서의 전압 변화를 지시한다. 도 5에서의 바이어스 노드(NB)의 전압은 전원 전압(VDD)이 1.2[volt]인 경우에서의 전압이다.
"A" 선을 참조하면, 종래 기술에 따른 도 1의 바이어스 노드(NB)에서의 전압은 킥-백 노이즈에 의해 소정의 전압 레벨로 상승한 후 일정한 전압 레벨로 하강한다. 그러나, "B" 선을 참조하면, 본 발명에 따른 도 3의 바이어스 노드(NB)에서의 전압은 도 3의 차동 증폭 회로가 턴-온되기 전에 미리 바이어스 노드(NB)의 전압이 하강되어 있으므로, 도 3의 차동 증폭 회로가 턴-온되는 것에 의해 킥-백 노이즈가 발생하더라도 바이어스 노드(NB)의 전압은 일정한 전압 레벨을 유지할 수 있다.
도 6a는 종래 기술에 따른 도 1에 도시된 출력 전압(VOUT) 변화에 대한 시뮬레이션 결과를 설명하는 도면이고, 도 6b는 본 발명에 따른 도 3에 도시된 출력 전압(VOUT) 변화에 대한 시뮬레이션 결과를 설명하는 도면이다. 도 6a 및 도 6b에서의 출력 전압은 전원 전압(VDD)이 1.2[volt]인 경우에서의 전압이다.
도 6a를 참조하면, 도 5의 "A" 선과 같은 바이어스 노드에서의 잡음에 의해 출력 전압(VOUT)의 스윙 폭이 일정하지 않고 출력 전압(VOUT)에 잡음이 발생한다. 그러나, 도 6b를 참조하면, 도 5의 "B"선과 같이 바이어스 노드에서의 전압이 일정하므로, 출력 전압(VOUT)의 스윙 폭은 일정하고 출력 전압(VOUT)에 잡음이 발생하지 않는다.
도 7은 본 발명의 다른 실시예에 따른 차동 증폭 회로(300)를 설명하는 회로도이다. 도 7을 참조하면, 차동 증폭 회로(300)는, 바이어스 회로(또는 바이어스 전압 발생 회로)(305) 및 차동 증폭기(330)를 구비한다. 차동 증폭 회로(300)는, 예를 들어, 반도체 메모리 장치의 데이터 출력 드라이버일 수 있다.
바이어스 회로(305)는, 제1 피모스(PMOS) 트랜지스터(310), 제2 피모스 트랜지스터(315), 제3 피모스 트랜지스터(320), 엔모스 트랜지스터(325), 및 바이어스 커패시터(CB)를 포함한다.
제1 피모스 트랜지스터(310)는 전류원 트랜지스터의 역할을 수행한다. 제1 피모스 트랜지스터(310)는, 전원 전압(VDD)에 연결된 소스와, 바이어스 전압(VB)에 연결된 게이트를 포함한다.
제2 피모스 트랜지스터(315)는 스위치 트랜지스터의 역할을 수행한다. 제2 피모스 트랜지스터(315)는, 제1 피모스 트랜지스터(310)의 드레인에 연결된 소스와, 외부로부터 제공되는 바이어스 제어 신호(AOFF)가 입력되는 게이트를 포함한다. 바이어스 제어 신호(AOFF)는, 차동 증폭 회로(300)(또는 차동 증폭기(330))가 턴-오프될 때 하이 레벨로 활성화되고 차동 증폭 회로(300)(또는 차동 증폭기(330))가 턴-온될 때 로우 레벨로 비활성화될 수 있다.
제3 피모스 트랜지스터(320)는 전류원 트랜지스터의 역할을 수행한다. 제3 피모스 트랜지스터(320)는, 전원 전압(VDD)에 연결된 소스, 바이어스 전압(VB)에 연결된 게이트, 및 제2 피모스 트랜지스터(315)의 드레인과 차동 증폭기(330)의 풀-다운 트랜지스터(345)의 게이트에 연결된 드레인을 포함한다.
엔모스 트랜지스터(325)는 다이오드 구조를 가지고, 전압원 트랜지스터의 역할을 수행한다. 엔모스 트랜지스터(325)는, 바이어스 노드(NB)에 연결된 드레인 및 게이트와, 접지 전압(VSS)에 연결된 소스를 포함한다. 바이어스 노드(NB)는 풀-다운 트랜지스터(345)의 게이트에 연결된다.
바이어스 커패시터(CB)는 바이어스 노드(NB)에서 발생되는 바이어스 전압의 잡음을 방지하는 역할을 수행한다. 바이어스 커패시터(CB)의 일단은 바이어스 노드(NB)에 연결되고, 바이어스 커패시터(CB)의 다른 일단은 접지 전압(VSS)에 연결된다.
차동 증폭기(330)는, 제1 및 제2 부하 저항들(R1, R2), 제1 입력 전압(VIN1) 및 제2 입력 전압(VIN2)을 각각 수신하는 제1 및 제2 입력 트랜지스터들(335, 340), 및 공통 노드(NC)를 통해 제1 및 제2 입력 트랜지스터들(335, 340)에 연결된 풀-다운 트랜지스터(345)를 구비한다. 제1 및 제2 입력 트랜지스터들(335, 340) 각각은, 예를 들어, 엔모스 트랜지스터일 수 있다.
제1 및 제2 부하 저항들(R1, R2)은 제1 전원인 전원 전압(VDD)과 제1 및 제2 입력 트랜지스터들(335, 340) 사이에 연결된다.
풀-다운 트랜지스터(345)는 제1 및 제2 입력 트랜지스터들(335, 340)과 제2 전원인 접지 전압(VSS) 사이에 연결되고, 제1 입력 트랜지스터(335) 및 제1 부하 저항(R1)에 풀-다운 전류를 제공한다. 풀-다운 트랜지스터(345)는 바이어스 트랜지스터로서 엔모스 트랜지스터일 수 있으며, 전류원 트랜지스터의 역할을 수행한다.
바이어스 회로(305)는 차동 증폭기(330)(또는 차동 증폭 회로(300))가 턴-온될 때 차동 증폭기(330)에 포함된 풀-다운 트랜지스터(345)의 게이트에 일정한 제1 바이어스 전압을 바이어스 노드(NB)를 통해 공급하고, 차동 증폭기(330)(또는 차동 증폭 회로(300))가 턴-오프될 때 차동 증폭기(330)의 풀-다운 트랜지스터(345)의 게이트에 상기 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 바이어스 노드(NB)를 통해 공급한다. 상기 제1 바이어스 전압은 차동 증폭 회로(300)가 턴-온 동작을 정상적으로 수행하기 위해 필요한 전압으로서 도 1 및 도 2에 대한 종래 기술의 설명에서 언급한 VB1과 동일한 크기의 전압이다.
차동 증폭기(330)는 제1 입력 전압(VIN1)과 제2 입력 전압(VIN2)과의 차이에 대응하는 전압을 증폭하여 출력 노드(NO)를 통해 출력 전압(VOUT)을 발생한다. 차 동 증폭기(330)의 입력 트랜지스터들(335, 340)에 각각 입력되는 입력 전압들(VIN1, VIN2)의 레벨(level)은 전원 전압(VDD)과 접지 전압(VSS) 사이에서 스윙(swing)할 수 있다.
차동 증폭 회로(300)의 턴-오프 동작이 다음과 같이 설명된다. 차동 증폭 회로(300)의 턴-오프 동작은 제1 입력 전압(VIN1)의 레벨이 로우 레벨(예를 들어, 접지 전압(VSS))로 비활성화되고 제2 입력 전압(VIN2)의 레벨이 로우 레벨(예를 들어, 접지 전압(VSS))로 비활성화되는 경우에 대응한다. 차동 증폭 회로(300)가 턴-오프 동작을 수행할 때, 출력 전압(VOUT)의 레벨은 하이 레벨이 된다.
제1 입력 전압(VIN1)의 레벨이 로우 레벨이므로, 바이어스 회로(305)의 제2 피모스 트랜지스터(315)는 하이 레벨인 바이어스 제어 신호(AOFF)에 응답하여 턴-오프된다. 따라서, 제1 피모스 트랜지스터(310)를 통해 전류가 흐르지 않고, 제3 피모스 트랜지스터(320)를 통해서만 바이어스 노드(NB)로 전류가 흐른다. 그 결과, 차동 증폭 회로(300)가 턴-오프될 때의 바이어스 노드(NB)의 전압인 제2 바이어스 전압은 차동 증폭 회로(300)가 턴-온된 후의 바이어스 노드(NB)의 전압인 제1 바이어스 전압 보다 작다.
차동 증폭 회로(300)의 턴-온 동작이 다음과 같이 설명된다. 차동 증폭 회로(300)의 턴-온 동작은 제1 입력 전압(VIN1)의 레벨이 로우 레벨(예를 들어, 접지 전압(VSS))로부터 하이 레벨(예를 들어, 전원 전압(VDD))로 활성화되고 제2 입력 전압(VIN2)의 레벨이 로우 레벨(예를 들어, 접지 전압(VSS))로 비활성화되는 경우에 대응한다. 차동 증폭 회로(300)가 턴-온 동작을 수행할 때, 하이 레벨인 제1 입 력 전압(VIN1)에 의해 제1 입력 트랜지스터(335)가 턴-온되므로, 출력 노드(NO)에서의 출력 전압(VOUT)은 로우 레벨이 된다.
제1 입력 전압(VIN1)의 레벨이 로우 레벨로부터 하이 레벨로 천이하므로, 바이어스 회로(305)의 제2 피모스 트랜지스터(315)는 로우 레벨인 바이어스 제어 신호(AOFF)에 응답하여 턴-온된다. 따라서, 제1 피모스 트랜지스터(310) 및 제3 피모스 트랜지스터(320) 모두를 통해서 바이어스 노드(NB)로 전류가 흐르므로, 차동 증폭 회로(300)가 턴-온된 후의 바이어스 노드(NB)의 전압은 상기 제1 바이어스 전압이 된다.
차동 증폭 회로(300)의 턴-온 동작 중 초기 동작(즉, 제1 입력 전압(VIN1)의 레벨이 로우 레벨에서 하이 레벨로 천이하는 동안에서의 동작)이 다음과 같이 설명된다. 풀-다운 트랜지스터(345)는, 상기 제2 바이어스 전압에 응답하여, 공통 노드(NC)의 전압을 접지 전압(VSS)으로 풀-다운시킨다. 이 때, 하이 레벨인 제1 입력 전압(VIN1)에 의해 제1 입력 트랜지스터(335)가 턴-온되어 공통 노드(NC)에 제1 부하 저항(R1)을 통해 전류가 공급되므로, 공통 노드(NC)의 전압은 접지 전압(VSS) 보다 높은 전압이 될 수 있다. 상기 공통 노드(NC)의 전압은 공통 노드(NC)와 바이어스 노드(NB) 사이의 기생 커플링 커패시턴스(CC)에 의해 바이어스 노드(NB)의 전압을 상승시킬 수 있다. 그러나, 차동 증폭 회로(300)의 초기 턴-온 동작에서 바이어스 노드(NB)의 전압은 상대적으로 작은 제2 바이어스 전압으로 설정되어 있으므로, 상기 기생 커플링 커패시턴스(CC)에 의한 킥-백 노이즈가 발생되더라도 바이어스 노드(NB)의 전압은 상기 제1 바이어스 전압 보다 높은 전압으로 상승하지 않을 수 있다. 즉, 바이어스 노드(NB)의 전압에 대한 킥-백 노이즈의 영향이 감소될 수 있다. 따라서, 종래 기술에 따른 차동 증폭 회로와는 달리 킥-백 노이즈에 의해 풀-다운 트랜지스터(345)를 통해 큰 전류가 흐르지 않는다.
따라서, 본 발명에 따른 차동 증폭 회로(300)는 차동 증폭기가 턴-오프될 때의 바이어스 전압을 차동 증폭기가 턴-온될 때의 바이어스 전압 보다 낮게 설정할 수 있으므로, 킥-백 노이즈에 의해 발생되는 풀-다운 트랜지스터를 통해 흐르는 전류의 전류량을 감소시킬 수 있다. 그 결과, 본 발명의 차동 증폭 회로는 전력 소비를 감소시킬 수 있다. 또한, 본 발명에 따른 차동 증폭 회로(300)는 차동 증폭기가 턴-오프될 때의 바이어스 전압을 차동 증폭기가 턴-온될 때의 바이어스 전압 보다 낮게 설정할 수 있으므로, 바이어스 노드의 전압에 대한 킥-백 노이즈의 영향을 감소시킬 수 있다. 그 결과, 차동 증폭기가 턴-온될 때의 바이어스 노드의 전압이 일정하게 유지될 수 있으므로, 출력 전압(VOUT)의 스윙 폭의 변화와 같은 잡음이 감소될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 싱글 엔디드(single ended) 증폭 회로(400)를 설명하는 회로도이다. 도 8을 참조하면, 싱글 엔디드 증폭 회로(400)는, 바이어스 회로(또는 바이어스 전압 발생 회로)(405) 및 싱글 엔디드 증폭기(430)를 구비한다. 싱글 엔디드 증폭 회로(400)는, 예를 들어, 반도체 메모리 장치의 데이터 출력 드라이버일 수 있다.
바이어스 회로(405)는, 전류원(410), 제1 엔모스 트랜지스터(415), 제2 엔모스 트랜지스터(420), 제3 엔모스 트랜지스터(425), 및 바이어스 커패시터(CB)를 포 함한다.
전류원(410)은 전원 전압(VDD)에 연결된 일단을 포함하고, 바이어스 노드(NB)에 전류를 공급한다. 바이어스 노드(NB)는 싱글 엔디드 증폭기(430)의 풀-다운 트랜지스터(440)의 게이트에 연결된다.
제1 엔모스 트랜지스터(415)는 다이오드 구조를 가지고, 전압원 트랜지스터의 역할을 수행한다. 제1 엔모스 트랜지스터(415)는 바이어스 노드(NB)에 연결된 드레인 및 게이트를 포함한다.
제2 엔모스 트랜지스터(420)는 스위치 트랜지스터의 역할을 수행한다. 제2 엔모스 트랜지스터(420)는, 제1 엔모스 트랜지스터(415)의 소스에 연결된 드레인, 외부로부터 제공되는 바이어스 제어 신호(AOFF)가 입력되는 게이트, 및 접지 전압(VSS)에 연결된 소스를 포함한다. 바이어스 제어 신호(AOFF)는, 싱글 엔디드 증폭 회로(400)(또는 싱글 엔디드 증폭기(430))가 턴-오프될 때 하이 레벨로 활성화되고 싱글 엔디드 증폭 회로(400)(또는 싱글 엔디드 증폭기(430))가 턴-온될 때 로우 레벨로 비활성화될 수 있다.
제3 엔모스 트랜지스터(425)는 다이오드 구조를 가지고, 전압원 트랜지스터의 역할을 수행한다. 제3 엔모스 트랜지스터(425)는, 바이어스 노드(NB)에 연결된 드레인 및 게이트와, 접지 전압(VSS)에 연결된 소스를 포함한다.
바이어스 커패시터(CB)는 바이어스 노드(NB)에서 발생되는 바이어스 전압의 잡음을 방지하는 역할을 수행한다. 바이어스 커패시터(CB)의 일단은 바이어스 노드(NB)에 연결되고, 바이어스 커패시터(CB)의 다른 일단은 접지 전압(VSS)에 연결 된다.
싱글 엔디드 증폭기(430)는, 부하 저항(R), 입력 전압(VIN)을 수신하는 입력 트랜지스터(435), 및 풀-다운 노드(NP)를 통해 입력 트랜지스터(435)에 연결된 풀-다운 트랜지스터(440)를 구비한다. 입력 트랜지스터(435)는, 예를 들어, 엔모스 트랜지스터일 수 있다.
부하 저항(R)은 제1 전원인 전원 전압(VDD)과 입력 트랜지스터(435) 사이에 연결된다.
풀-다운 트랜지스터(440)는 입력 트랜지스터(435)와 제2 전원인 접지 전압(VSS) 사이에 연결되고, 입력 트랜지스터(435) 및 부하 저항(R)에 풀-다운 전류를 제공한다. 풀-다운 트랜지스터(440)는 바이어스 트랜지스터로서 엔모스 트랜지스터일 수 있으며, 전류원 트랜지스터의 역할을 수행한다.
바이어스 회로(405)는 싱글 엔디드 증폭기(430)(또는 싱글 엔디드 증폭 회로(400))가 턴-온될 때 싱글 엔디드 증폭기(430)에 포함된 풀-다운 트랜지스터(440)의 게이트에 일정한 제1 바이어스 전압을 바이어스 노드(NB)를 통해 공급하고, 싱글 엔디드 증폭기(430)(또는 싱글 엔디드 증폭 회로(400))가 턴-오프될 때 싱글 엔디드 증폭기(430)의 풀-다운 트랜지스터(440)의 게이트에 상기 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 바이어스 노드(NB)를 통해 공급한다. 상기 제1 바이어스 전압은 싱글 엔디드 증폭 회로(400)가 턴-온 동작을 정상적으로 수행하기 위해 필요한 전압으로서 도 1 및 도 2에 대한 종래 기술의 설명에서 언급한 VB1과 동일한 크기의 전압이다.
싱글 엔디드 증폭기(430)는 입력 전압(VIN)에 대응하는 전압을 증폭하여 출력 노드(NO)를 통해 출력 전압(VOUT)을 발생한다. 싱글 엔디드 증폭기(430)의 입력 트랜지스터(435)에 입력되는 입력 전압(VIN)의 레벨(level)은 전원 전압(VDD)과 접지 전압(VSS) 사이에서 스윙(swing)할 수 있다.
싱글 엔디드 증폭 회로(400)의 턴-오프 동작이 다음과 같이 설명된다. 싱글 엔디드 증폭 회로(400)의 턴-오프 동작은 입력 전압(VIN)의 레벨이 로우 레벨(예를 들어, 접지 전압(VSS))로 비활성화되는 경우에 대응한다. 싱글 엔디드 증폭 회로(400)가 턴-오프 동작을 수행할 때, 출력 전압(VOUT)의 레벨은 하이 레벨이 된다.
입력 전압(VIN)의 레벨이 로우 레벨이므로, 바이어스 회로(405)의 제2 엔모스 트랜지스터(420)는 하이 레벨인 바이어스 제어 신호(AOFF)에 응답하여 턴-온된다. 따라서, 제1 엔모스 트랜지스터(415) 및 제3 엔모스 트랜지스터(425) 모두를 통해 바이어스 노드(NB)로부터 접지 전압(VSS)으로 풀-다운 전류가 흐르므로, 싱글 엔디드 증폭 회로(400)가 턴-오프될 때의 바이어스 노드(NB)의 전압인 제2 바이어스 전압은 싱글 엔디드 증폭 회로(400)가 턴-온된 후의 바이어스 노드(NB)의 전압인 제1 바이어스 전압 보다 작다.
싱글 엔디드 증폭 회로(400)의 턴-온 동작이 다음과 같이 설명된다. 싱글 엔디드 증폭 회로(400)의 턴-온 동작은 입력 전압(VIN)의 레벨이 로우 레벨(예를 들어, 접지 전압(VSS))로부터 하이 레벨(예를 들어, 전원 전압(VDD))로 활성화되는 경우에 대응한다. 싱글 엔디드 증폭 회로(400)가 턴-온 동작을 수행할 때, 하이 레 벨인 입력 전압(VIN)에 의해 제1 입력 트랜지스터(435)가 턴-온되므로, 출력 노드(NO)에서의 출력 전압(VOUT)은 로우 레벨이 된다.
입력 전압(VIN)의 레벨이 로우 레벨로부터 하이 레벨로 천이하므로, 바이어스 회로(405)의 제2 엔모스 트랜지스터(420)는 로우 레벨인 바이어스 제어 신호(AOFF)에 응답하여 턴-오프된다. 따라서, 제1 엔모스 트랜지스터(415)를 통해 전류가 흐르지 않고, 제3 엔모스 트랜지스터(425)를 통해서만 바이어스 노드(NB)로부터 접지 전압(VSS)으로 풀-다운 전류가 흐른다. 그 결과, 싱글 엔디드 증폭 회로(400)가 턴-온된 후의 바이어스 노드(NB)의 전압은 상기 제1 바이어스 전압이 된다.
싱글 엔디드 증폭 회로(400)의 턴-온 동작 중 초기 동작(즉, 입력 전압(VIN)의 레벨이 로우 레벨에서 하이 레벨로 천이하는 동안에서의 동작)이 다음과 같이 설명된다. 풀-다운 트랜지스터(440)는, 상기 제2 바이어스 전압에 응답하여, 풀-다운 노드(NP)의 전압을 접지 전압(VSS)으로 풀-다운시킨다. 이 때, 하이 레벨인 제1입력 전압(VIN1)에 의해 입력 트랜지스터(435)가 턴-온되어 풀-다운 노드(NP)에 부하 저항(R)을 통해 전류가 공급되므로, 풀-다운 노드(NP)의 전압은 접지 전압(VSS) 보다 높은 전압이 될 수 있다. 상기 풀-다운 노드(NP)의 전압은 풀-다운 노드(NP)와 바이어스 노드(NB) 사이의 기생 커플링 커패시턴스(CC)에 의해 바이어스 노드(NB)의 전압을 상승시킬 수 있다. 그러나, 싱글 엔디드 증폭 회로(400)의 초기 턴-온 동작에서 바이어스 노드(NB)의 전압은 상대적으로 작은 제2 바이어스 전압으로 설정되어 있으므로, 상기 기생 커플링 커패시턴스(CC)에 의한 킥-백 노이즈가 발생되더라도 바이어스 노드(NB)의 전압은 상기 제1 바이어스 전압 보다 높은 전압으로 상승하지 않을 수 있다. 즉, 바이어스 노드(NB)의 전압에 대한 킥-백 노이즈의 영향이 감소될 수 있다. 따라서, 킥-백 노이즈에 의해 풀-다운 트랜지스터(440)를 통해 큰 전류가 흐르지 않는다.
따라서, 본 발명에 따른 싱글 엔디드 증폭 회로(400)는 싱글 엔디드 증폭기가 턴-오프될 때의 바이어스 전압을 싱글 엔디드 증폭기가 턴-온될 때의 바이어스 전압 보다 낮게 설정할 수 있으므로, 킥-백 노이즈에 의해 발생되는 풀-다운 트랜지스터를 통해 흐르는 전류의 전류량을 감소시킬 수 있다. 그 결과, 본 발명의 싱글 엔디드 증폭 회로는 전력 소비를 감소시킬 수 있다. 또한, 본 발명에 따른 싱글 엔디드 증폭 회로(400)는 싱글 엔디드 증폭기가 턴-오프될 때의 바이어스 전압을 싱글 엔디드 증폭기가 턴-온될 때의 바이어스 전압 보다 낮게 설정할 수 있으므로, 바이어스 노드의 전압에 대한 킥-백 노이즈의 영향을 감소시킬 수 있다. 그 결과, 싱글 엔디드 증폭기가 턴-온될 때의 바이어스 노드의 전압이 일정하게 유지될 수 있으므로, 출력 전압(VOUT)의 스윙 폭의 변화와 같은 잡음이 감소될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 싱글 엔디드 증폭 회로(500)를 설명하는 회로도이다. 도 9를 참조하면, 싱글 엔디드 증폭 회로(500)는, 바이어스 회로(또는 바이어스 전압 발생 회로)(505) 및 싱글 엔디드 증폭기(530)를 구비한다. 싱글 엔디드 증폭 회로(500)는, 예를 들어, 반도체 메모리 장치의 데이터 출력 드라이버일 수 있다.
바이어스 회로(505)는, 제1 피모스 트랜지스터(510), 제2 피모스 트랜지스 터(515), 제3 피모스 트랜지스터(520), 엔모스 트랜지스터(525), 및 바이어스 커패시터(CB)를 포함한다.
제1 피모스 트랜지스터(510)는 전류원 트랜지스터의 역할을 수행한다. 제1 피모스 트랜지스터(510)는, 전원 전압(VDD)에 연결된 소스와, 바이어스 전압(VB)에 연결된 게이트를 포함한다.
제2 피모스 트랜지스터(515)는 스위치 트랜지스터의 역할을 수행한다. 제2 피모스 트랜지스터(515)는, 제1 피모스 트랜지스터(510)의 드레인에 연결된 소스와, 외부로부터 제공되는 바이어스 제어 신호(AOFF)가 입력되는 게이트를 포함한다. 바이어스 제어 신호(AOFF)는, 싱글 엔디드 증폭 회로(500)(또는 싱글 엔디드 증폭기(530))가 턴-오프될 때 하이 레벨로 활성화되고 싱글 엔디드 증폭 회로(500)(또는 싱글 엔디드 증폭기(530))가 턴-온될 때 로우 레벨로 비활성화될 수 있다.
제3 피모스 트랜지스터(520)는 전류원 트랜지스터의 역할을 수행한다. 제5 피모스 트랜지스터(520)는, 전원 전압(VDD)에 연결된 소스, 바이어스 전압(VB)에 연결된 게이트, 및 제2 피모스 트랜지스터(515)의 드레인과 싱글 엔디드 증폭기(530)의 풀-다운 트랜지스터(540)의 게이트에 연결된 드레인을 포함한다.
엔모스 트랜지스터(525)는 다이오드 구조를 가지고, 전압원 트랜지스터의 역할을 수행한다. 엔모스 트랜지스터(525)는, 바이어스 노드(NB)에 연결된 드레인 및 게이트와, 접지 전압(VSS)에 연결된 소스를 포함한다. 바이어스 노드(NB)는 풀-다운 트랜지스터(540)의 게이트에 연결된다.
바이어스 커패시터(CB)는 바이어스 노드(NB)에서 발생되는 바이어스 전압의 잡음을 방지하는 역할을 수행한다. 바이어스 커패시터(CB)의 일단은 바이어스 노드(NB)에 연결되고, 바이어스 커패시터(CB)의 다른 일단은 접지 전압(VSS)에 연결된다.
싱글 엔디드 증폭기(530)는, 부하 저항(R), 입력 전압(VIN)을 수신하는 입력 트랜지스터(535), 및 풀-다운 노드(NP)를 통해 입력 트랜지스터(535)에 연결된 풀-다운 트랜지스터(540)를 구비한다. 입력 트랜지스터(535)는, 예를 들어, 엔모스 트랜지스터일 수 있다.
부하 저항(R)은 제1 전원인 전원 전압(VDD)과 입력 트랜지스터(535) 사이에 연결된다.
풀-다운 트랜지스터(540)는 입력 트랜지스터(535)와 제2 전원인 접지 전압(VSS) 사이에 연결되고, 입력 트랜지스터(535) 및 부하 저항(R)에 풀-다운 전류를 제공한다. 풀-다운 트랜지스터(540)는 바이어스 트랜지스터로서 엔모스 트랜지스터일 수 있으며, 전류원 트랜지스터의 역할을 수행한다.
바이어스 회로(505)는 싱글 엔디드 증폭기(530)(또는 싱글 엔디드 증폭 회로(500))가 턴-온될 때 싱글 엔디드 증폭기(530)에 포함된 풀-다운 트랜지스터(540)의 게이트에 일정한 제1 바이어스 전압을 바이어스 노드(NB)를 통해 공급하고, 싱글 엔디드 증폭기(530)(또는 싱글 엔디드 증폭 회로(500))가 턴-오프될 때 싱글 엔디드 증폭기(530)의 풀-다운 트랜지스터(540)의 게이트에 상기 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 바이어스 노드(NB)를 통해 공급한다. 상기 제1 바이어스 전압은 싱글 엔디드 증폭 회로(500)가 턴-온 동작을 정상적으로 수행하기 위해 필요한 전압으로서 도 1 및 도 2에 대한 종래 기술의 설명에서 언급한 VB1과 동일한 크기의 전압이다.
싱글 엔디드 증폭기(530)는 입력 전압(VIN)에 대응하는 전압을 증폭하여 출력 노드(NO)를 통해 출력 전압(VOUT)을 발생한다. 싱글 엔디드 증폭기(530)의 입력 트랜지스터(535)에 입력되는 입력 전압(VIN)의 레벨(level)은 전원 전압(VDD)과 접지 전압(VSS) 사이에서 스윙(swing)할 수 있다.
싱글 엔디드 증폭 회로(500)의 턴-오프 동작이 다음과 같이 설명된다. 싱글 엔디드 증폭 회로(500)의 턴-오프 동작은 입력 전압(VIN)의 레벨이 로우 레벨(예를 들어, 접지 전압(VSS))로 비활성화되는 경우에 대응한다. 싱글 엔디드 증폭 회로(500)가 턴-오프 동작을 수행할 때, 출력 전압(VOUT)의 레벨은 하이 레벨이 된다.
입력 전압(VIN)의 레벨이 로우 레벨이므로, 바이어스 회로(505)의 제2 피모스 트랜지스터(515)는 하이 레벨인 바이어스 제어 신호(AOFF)에 응답하여 턴-오프된다. 따라서, 제1 피모스 트랜지스터(500)를 통해 전류가 흐르지 않고, 제3 피모스 트랜지스터(520)를 통해서만 바이어스 노드(NB)로 전류가 흐른다. 그 결과, 싱글 엔디드 증폭 회로(500)가 턴-오프될 때의 바이어스 노드(NB)의 전압인 제2 바이어스 전압은 싱글 엔디드 증폭 회로(500)가 턴-온된 후의 바이어스 노드(NB)의 전압인 제1 바이어스 전압 보다 작다.
싱글 엔디드 증폭 회로(500)의 턴-온 동작이 다음과 같이 설명된다. 싱글 엔 디드 증폭 회로(500)의 턴-온 동작은 입력 전압(VIN)의 레벨이 로우 레벨(예를 들어, 접지 전압(VSS))로부터 하이 레벨(예를 들어, 전원 전압(VDD))로 활성화되는 경우에 대응한다. 싱글 엔디드 증폭 회로(500)가 턴-온 동작을 수행할 때, 하이 레벨인 입력 전압(VIN)에 의해 입력 트랜지스터(535)가 턴-온되므로, 출력 노드(NO)에서의 출력 전압(VOUT)은 로우 레벨이 된다.
입력 전압(VIN)의 레벨이 로우 레벨로부터 하이 레벨로 천이하므로, 바이어스 회로(505)의 제2 피모스 트랜지스터(515)는 로우 레벨인 바이어스 제어 신호(AOFF)에 응답하여 턴-온된다. 따라서, 제1 피모스 트랜지스터(510) 및 제3 피모스 트랜지스터(520) 모두를 통해서 바이어스 노드(NB)로 전류가 흐르므로, 싱글 엔디드 증폭 회로(500)가 턴-온된 후의 바이어스 노드(NB)의 전압은 상기 제1 바이어스 전압이 된다.
싱글 엔디드 증폭 회로(500)의 턴-온 동작 중 초기 동작(즉, 입력 전압(VIN)의 레벨이 로우 레벨에서 하이 레벨로 천이하는 동안에서의 동작)이 다음과 같이 설명된다. 풀-다운 트랜지스터(540)는, 상기 제2 바이어스 전압에 응답하여, 풀-다운 노드(NP)의 전압을 접지 전압(VSS)으로 풀-다운시킨다. 이 때, 하이 레벨인 입력 전압(VIN)에 의해 입력 트랜지스터(535)가 턴-온되어 풀-다운 노드(NP)에 부하 저항(R)을 통해 전류가 공급되므로, 풀-다운 노드(NP)의 전압은 접지 전압(VSS) 보다 높은 전압이 될 수 있다. 상기 풀-다운 노드(NP)의 전압은 풀-다운 노드(NP)와 바이어스 노드(NB) 사이의 기생 커플링 커패시턴스(CC)에 의해 바이어스 노드(NB)의 전압을 상승시킬 수 있다. 그러나, 싱글 엔디드 증폭 회로(500)의 초기 턴-온 동작에서 바이어스 노드(NB)의 전압은 상대적으로 작은 제2 바이어스 전압으로 설정되어 있으므로, 상기 기생 커플링 커패시턴스(CC)에 의한 킥-백 노이즈가 발생되더라도 바이어스 노드(NB)의 전압은 상기 제1 바이어스 전압 보다 높은 전압으로 상승하지 않을 수 있다. 즉, 바이어스 노드(NB)의 전압에 대한 킥-백 노이즈의 영향이 감소될 수 있다. 따라서, 킥-백 노이즈에 의해 풀-다운 트랜지스터(540)를 통해 큰 전류가 흐르지 않는다.
따라서, 본 발명에 따른 싱글 엔디드 증폭 회로(500)는 싱글 엔디드 증폭기가 턴-오프될 때의 바이어스 전압을 싱글 엔디드 증폭기가 턴-온될 때의 바이어스 전압 보다 낮게 설정할 수 있으므로, 킥-백 노이즈에 의해 발생되는 풀-다운 트랜지스터를 통해 흐르는 전류의 전류량을 감소시킬 수 있다. 그 결과, 본 발명의 싱글 엔디드 증폭 회로는 전력 소비를 감소시킬 수 있다. 또한, 본 발명에 따른 싱글 엔디드 증폭 회로(500)는 싱글 엔디드 증폭기가 턴-오프될 때의 바이어스 전압을 싱글 엔디드 증폭기가 턴-온될 때의 바이어스 전압 보다 낮게 설정할 수 있으므로, 바이어스 노드의 전압에 대한 킥-백 노이즈의 영향을 감소시킬 수 있다. 그 결과, 싱글 엔디드 증폭기가 턴-온될 때의 바이어스 노드의 전압이 일정하게 유지될 수 있으므로, 출력 전압(VOUT)의 스윙 폭의 변화와 같은 잡음이 감소될 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부 터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 증폭 회로 및 증폭 회로의 바이어스 전압 발생 방법은 증폭기가 턴-오프될 때의 바이어스 전압을 증폭기가 턴-온될 때의 바이어스 전압 보다 낮게 설정할 수 있으므로, 킥-백 노이즈에 의해 발생되는 풀-다운 트랜지스터를 통해 흐르는 전류의 전류량을 감소시킬 수 있다. 그 결과, 본 발명의 증폭 회로 및 증폭 회로의 바이어스 전압 발생 방법은 전력 소비를 감소시킬 수 있다. 또한, 본 발명에 따른 증폭 회로 및 증폭 회로의 바이어스 전압 발생 방법은 증폭기가 턴-오프될 때의 바이어스 전압을 증폭기가 턴-온될 때의 바이어스 전압 보다 낮게 설정할 수 있으므로, 바이어스 노드의 전압에 대한 킥-백 노이즈의 영향을 감소시킬 수 있다. 그 결과, 증폭기가 턴-온될 때의 바이어스 노드의 전압이 일정하게 유지될 수 있으므로, 출력 전압의 스윙 폭의 변화와 같은 잡음이 감소될 수 있다.

Claims (20)

  1. 입력 전압에 응답하여 턴-온 또는 턴-오프되는 차동 증폭 회로에 있어서,
    차동 증폭기; 및
    상기 차동 증폭기가 턴-온될 때 상기 차동 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 제1 바이어스 전압을 공급하고, 상기 차동 증폭기가 턴-오프될 때 상기 차동 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 상기 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 공급하는 바이어스 회로를 구비하는 것을 특징으로 하는 차동 증폭 회로.
  2. 제1항에 있어서, 상기 바이어스 회로는,
    상기 풀-다운 트랜지스터의 게이트에 연결된 바이어스 노드에 전류를 공급하는 전류원;
    상기 바이어스 노드에 연결된 드레인 및 게이트를 포함하는 제1 엔모스 트랜지스터;
    상기 제1 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 차동 증폭기가 턴-오프될 때 하이 레벨로 활성화되는 바이어스 제어 신호가 입력되는 게이트, 및 접지 전압에 연결된 소스를 포함하는 제2 엔모스 트랜지스터; 및
    상기 바이어스 노드에 연결된 드레인 및 게이트와, 상기 접지 전압에 연결된 소스를 포함하는 제3 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 차동 증폭 회로.
  3. 제2항에 있어서, 상기 바이어스 회로는,
    상기 바이어스 노드에 연결된 일단과, 상기 접지 전압에 연결된 다른 일단을 포함하는 바이어스 커패시터를 더 구비하는 것을 특징으로 하는 차동 증폭 회로.
  4. 제1항에 있어서, 상기 바이어스 회로는,
    전원 전압에 연결된 소스와, 바이어스 전압에 연결된 게이트를 포함하는 제1 피모스 트랜지스터;
    상기 제1 피모스 트랜지스터의 드레인에 연결된 소스와, 상기 차동 증폭기가 턴-오프될 때 하이 레벨로 활성화되는 바이어스 제어 신호가 입력되는 게이트를 포함하는 제2 피모스 트랜지스터;
    상기 전원 전압에 연결된 소스, 상기 바이어스 전압에 연결된 게이트, 및 상기 제2 피모스 트랜지스터의 드레인과 상기 풀-다운 트랜지스터의 게이트에 연결된 드레인을 포함하는 제3 피모스 트랜지스터; 및
    상기 풀-다운 트랜지스터의 게이트에 연결된 바이어스 노드에 연결된 드레인 및 게이트와, 접지 전압에 연결된 소스를 포함하는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 차동 증폭 회로.
  5. 제4항에 있어서, 상기 바이어스 회로는,
    상기 바이어스 노드에 연결된 일단과, 상기 접지 전압에 연결된 다른 일단을 포함하는 바이어스 커패시터를 더 구비하는 것을 특징으로 하는 차동 증폭 회로.
  6. 제1항에 있어서, 상기 차동 증폭기는,
    상기 차동 증폭기가 턴-온될 때 활성화되는 제1 입력 전압과, 상기 차동 증폭기가 턴-온될 때 비활성화되는 제2 입력 전압을 각각 수신하는 입력 트랜지스터들을 더 포함하며,
    상기 입력 트랜지스터들은 공통 노드를 통해 상기 풀-다운 트랜지스터에 연결되는 것을 특징으로 하는 차동 증폭 회로.
  7. 제1항에 있어서, 상기 풀-다운 트랜지스터는,
    상기 차동 증폭기가 턴-온될 때 상기 차동 증폭기의 출력 전압을 로우 레벨로 풀-다운하는 것을 특징으로 하는 차동 증폭 회로.
  8. 제1 입력 전압 및 제2 입력 전압을 각각 수신하는 제1 및 제2 입력 트랜지스터들;
    상기 제1 및 제2 입력 트랜지스터들과 제1 전원 사이에 연결되는 제1 및 제2 부하 저항들;
    상기 제1 및 제2 입력 트랜지스터들 및 제2 전원 사이에 연결되고, 상기 제1 입력 트랜지스터 및 상기 제1 부하 저항에 풀-다운 전류를 제공하는 풀-다운 트랜 지스터; 및
    상기 제1 입력 전압이 활성화되고 상기 제2 입력 전압이 비활성화될 때 상기 풀-다운 트랜지스터의 게이트에 제1 바이어스 전압을 공급하고, 상기 제1 입력 전압이 비활성화되고 상기 제2 입력 전압이 비활성화될 때 상기 풀-다운 트랜지스터의 게이트에 상기 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 공급하는 바이어스 회로를 구비하는 것을 특징으로 하는 차동 증폭 회로.
  9. 제8항에 있어서,
    상기 제1 전원은 전압 전압이고, 상기 제2 전원은 접지 전압인 것을 특징으로 하는 차동 증폭 회로.
  10. 입력 전압에 응답하여 턴-온 또는 턴-오프되는 싱글 엔디드 증폭 회로에 있어서,
    싱글 엔디드 증폭기; 및
    상기 싱글 엔디드 증폭기가 턴-온될 때 상기 싱글 엔디드 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 제1 바이어스 전압을 공급하고, 상기 싱글 엔디드 증폭기가 턴-오프될 때 상기 싱글 엔디드 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 상기 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 공급하는 바이어스 회로를 구비하는 것을 특징으로 하는 싱글 엔디드 증폭 회로.
  11. 제10항에 있어서, 상기 바이어스 회로는,
    상기 풀-다운 트랜지스터의 게이트에 연결된 바이어스 노드에 전류를 공급하는 전류원;
    상기 바이어스 노드에 연결된 드레인 및 게이트를 포함하는 제1 엔모스 트랜지스터;
    상기 제1 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 싱글 엔디드 증폭기가 턴-오프될 때 하이 레벨로 활성화되는 바이어스 제어 신호가 입력되는 게이트, 및 접지 전압에 연결된 소스를 포함하는 제2 엔모스 트랜지스터; 및
    상기 바이어스 노드에 연결된 드레인 및 게이트와, 상기 접지 전압에 연결된 소스를 포함하는 제3 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 싱글 엔디드 증폭 회로.
  12. 제11항에 있어서, 상기 바이어스 회로는,
    상기 바이어스 노드에 연결된 일단과, 상기 접지 전압에 연결된 다른 일단을 포함하는 바이어스 커패시터를 더 구비하는 것을 특징으로 하는 싱글 엔디드 증폭 회로.
  13. 제10항에 있어서, 상기 바이어스 회로는,
    전원 전압에 연결된 소스와, 바이어스 전압에 연결된 게이트를 포함하는 제1 피모스 트랜지스터;
    상기 제1 피모스 트랜지스터의 드레인에 연결된 소스와, 상기 싱글 엔디드 증폭기가 턴-오프될 때 하이 레벨로 활성화되는 바이어스 제어 신호가 입력되는 게이트를 포함하는 제2 피모스 트랜지스터;
    상기 전원 전압에 연결된 소스, 상기 바이어스 전압에 연결된 게이트, 및 상기 제2 피모스 트랜지스터의 드레인과 상기 풀-다운 트랜지스터의 게이트에 연결된 드레인을 포함하는 제3 피모스 트랜지스터; 및
    상기 풀-다운 트랜지스터의 게이트에 연결된 바이어스 노드에 연결된 드레인 및 게이트와, 접지 전압에 연결된 소스를 포함하는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 싱글 엔디드 증폭 회로.
  14. 제13항에 있어서, 상기 바이어스 회로는,
    상기 바이어스 노드에 연결된 일단과, 상기 접지 전압에 연결된 다른 일단을 포함하는 바이어스 커패시터를 더 구비하는 것을 특징으로 하는 싱글 엔디드 증폭 회로.
  15. 제10항에 있어서, 상기 싱글 엔디드 증폭기는,
    상기 싱글 엔디드 증폭기가 턴-온될 때 활성화되는 상기 입력 전압을 수신하는 입력 트랜지스터를 더 포함하며,
    상기 입력 트랜지스터는 풀-다운 노드를 통해 상기 풀-다운 트랜지스터에 연결되는 것을 특징으로 하는 싱글 엔디드 증폭 회로.
  16. 제10항에 있어서, 상기 풀-다운 트랜지스터는,
    상기 싱글 엔디드 증폭기가 턴-온될 때 상기 싱글 엔디드 증폭기의 출력 전압을 로우 레벨로 풀-다운하는 것을 특징으로 하는 싱글 엔디드 증폭 회로.
  17. 입력 전압을 수신하는 입력 트랜지스터;
    상기 입력 트랜지스터 및 제1 전원 사이에 연결되는 부하 저항;
    상기 입력 트랜지스터 및 제2 전원 사이에 연결되고, 상기 입력 트랜지스터 및 상기 부하 저항에 풀-다운 전류를 제공하는 풀-다운 트랜지스터; 및
    상기 입력 전압이 활성화될 때 상기 풀-다운 트랜지스터의 게이트에 제1 바이어스 전압을 공급하고, 상기 입력 전압이 비활성화될 때 상기 풀-다운 트랜지스터의 게이트에 상기 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 공급하는 바이어스 회로를 구비하는 것을 특징으로 하는 싱글 엔디드 증폭 회로.
  18. 제17항에 있어서,
    상기 제1 전원은 전압 전압이고, 상기 제2 전원은 접지 전압인 것을 특징으로 하는 싱글 엔디드 증폭 회로.
  19. 입력 전압에 응답하여 턴-온 또는 턴-오프되는 차동 증폭 회로의 바이어스 전압 발생 방법에 있어서,
    상기 차동 증폭 회로에 포함된 차동 증폭기가 턴-온될 때 상기 차동 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 제공되는 제1 바이어스 전압을 발생하는 단계; 및
    상기 차동 증폭기가 턴-오프될 때 상기 차동 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 제공되고 상기 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 발생하는 단계를 구비하는 것을 특징으로 하는 차동 증폭 회로의 바이어스 전압 발생 방법.
  20. 입력 전압에 응답하여 턴-온 또는 턴-오프되는 싱글 엔디드 증폭 회로의 바이어스 전압 발생 방법에 있어서,
    상기 싱글 엔디드 증폭 회로에 포함된 싱글 엔디드 증폭기가 턴-온될 때 상기 싱글 엔디드 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 제공되는 제1 바이어스 전압을 발생하는 단계; 및
    상기 싱글 엔디드 증폭기가 턴-오프될 때 상기 싱글 엔디드 증폭기에 포함된 풀-다운 트랜지스터의 게이트에 제공되고 상기 제1 바이어스 전압 보다 작은 제2 바이어스 전압을 발생하는 단계를 구비하는 것을 특징으로 하는 싱글 엔디드 증폭 회로의 바이어스 전압 발생 방법.
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