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KR100826976B1 - 플래나 스택 패키지 - Google Patents

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KR100826976B1
KR100826976B1 KR1020060095082A KR20060095082A KR100826976B1 KR 100826976 B1 KR100826976 B1 KR 100826976B1 KR 1020060095082 A KR1020060095082 A KR 1020060095082A KR 20060095082 A KR20060095082 A KR 20060095082A KR 100826976 B1 KR100826976 B1 KR 100826976B1
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황찬기
이승호
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주식회사 하이닉스반도체
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Abstract

본 발명은 플래나 스택 패키지(Planar stack package)를 개시한다. 개시된 본 발명의 플래나 스택 패키지는, 칩 탑재 판과 상기 칩 탑재 판의 양측에 배치되고 리드를 포함하는 리드프레임과, 상기 리드프레임의 칩 탑재 판 상면 및 하면 각각에 이격해서 부착된 한 쌍씩의 반도체칩과, 상기 각 반도체칩의 상면에 금속와이어의 처짐을 방지하도록 부착된 스페이서 테입과, 상기 각 반도체칩과 리드프레임의 리드간을 전기적으로 연결하는 금속와이어와, 상기 반도체칩들과 금속와이어들을 포함한 리드의 일부분을 포함한 공간적 영역을 밀봉하는 봉지제를 포함하며, 상기 금속와이어는 상기 반도체칩과 이에 인접하여 위치한 쪽의 상기 리드프레임의 리드를 연결하도록 형성된 것을 특징으로 한다.

Description

플래나 스택 패키지{Planar stack package}
도 1은 본 발명의 실시예에 따른 플래나 스택 패키지를 도시한 단면도.
도 2는 본 발명의 다른 실시예에 따른 플래나 스택 패키지를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1a ~ 1d : 제1 ~ 제4반도체칩 2a ~ 2d : 제1 ~ 제4금속와이어
3, 24 : 다이탑재판 4, 26, 29 : 제1, 제2 및 제3접착제
5 : 스페이서테입 6, 27 : 리드
7, 23 : 봉지제 9, 28 : 리드프레임
21a ~ 21h : 제5 ~ 제12반도체칩 22a ~ 22h : 제5 ~ 제12금속와이어
본 발명은 플래나 스택 패키지에 관한 것으로, 보다 상세하게는, 적어도 한 쌍의 반도체칩을 이격되게 배치시켜 구성한 플래나 스택 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다.
고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(stack) 기술이 제안되었다.
상기와 같은 스택기술은 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기·전자 제품의 소형화되는 추세와 더불어 그에 따른 반도체 패키지의 높이의 한계가 있다.
따라서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 적층 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다.
여기서, 상기 멀티 칩 패키지는, 통상, 여러개의 반도체 칩들을 기판 상에 단순 나열하여 패키징하는 방법과 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법이 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 여러개의 반도체칩을 기판 상에 단순 나열하여 구성하는 스택 패키지는 배치되는 반도체칩의 갯수가 증가할수록 상기 반도체칩이 외부회로와의 전기적 연결을 위하여 본딩되는 금속와이어의 연결되는 이격거리가 증가하게 되므로, 긴 와이어 본딩에 의한 와이어 처짐 현상 및 쇼트, 그리고 그에 따른 불량이 발생되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 와이어본딩의 처짐 및 그에 따른 결함 발생을 방지한 플래나 스택 패키지를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 칩 탑재 판과 상기 칩 탑재 판의 양측에 배치되고 리드를 포함하는 리드프레임; 상기 리드프레임의 칩 탑재 판 상면 및 하면 각각에 이격해서 부착된 한 쌍씩의 반도체칩; 상기 각 반도체칩의 상면에 금속와이어의 처짐을 방지하도록 부착된 스페이서 테입; 상기 각 반도체칩과 리드프레임의 리드간을 전기적으로 연결하는 금속와이어; 및 상기 반도체칩들과 금속와이어들을 포함한 리드의 일부분을 포함한 공간적 영역을 밀봉하는 봉지제;를 포함하며, 상기 금속와이어는 상기 반도체칩과 이에 인접하여 위치한 쪽의 상기 리드프레임의 리드를 연결하도록 형성된 것을 특징으로 한다.
상기 각 반도체칩 상에 부착된 추가 반도체칩 및 상기 추가 반도체칩과 리드간을 전기적으로 연결시키고 추가 금속와이어를 더 포함한다.
상기 각 반도체칩들은 접착제를 매개로 하여 부착되는 것을 특징으로 한다.
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삭제
삭제
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적인 원리를 간략하게 설명하면, 본 발명은 반도체 패키지들을 스택함에 있어서, 적어도 2개 이상의 반도체 패키지들을 칩 탑재 판칩 탑재 판 상면 및 하면에 각각 이격해서 평면상에 배치시킨 후, 상기 반도체칩들과 리드를 금속와이어로 전기적으로 연결시에 상기 금속와이어의 형상을 상기 리드의 한 쪽 방향으로만 향하게 전기적으로 연결시켜 플래나 스택 패키지를 구성한다.
이 경우, 본 발명의 플래나 스택 패키지는 다이 탑재 판을 이용하여 반도체칩들을 평면상에 배치시키고, 전기적 연결시에 상기 반도체칩들 상에 스페이서 테입을 부착하여 상기 리드의 한 쪽 방향으로만 와이어본딩함으로서, 플래나 스택 패키지를 구성할 수 있으며, 와이어의 처짐으로 인한 오류의 발생을 방지할 수 있다.
자세하게, 도 1은 본 발명의 실시예에 다른 플래나 스택 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본 발명의 플래나 스택 패키지는 칩 탑재 판을 갖는 리드프레임에 적어도 2개 이상, 예컨대, 4개의 반도체칩들이 상기 리드프레임의 상면 및 하면에 각각 2개씩 이격 배치된 구조이다.
즉, 칩 탑재 판(3)과 상기 칩 탑재 판(3)의 양측에 이격 배치된 리드(6)를 포함하는 리드프레임(9)의 상기 칩 탑재 판(3) 상면에 제1반도체칩(1a)과 제2반도체칩(1b) 각각 접착제(4)를 매개로 하여 이격 배치된다.
상기 제1 및 제2반도체칩(1a, 1b)은 상기 칩 탑재 판(3)의 양측에 이격 배치된 각 리드(6)와 제1 및 제2금속와이어(2a, 2b)에 의해 전기적으로 연결된다.
이 때, 상기 제1 및 제2금속와이어는(2a, 2b)는 상기 칩 탑재 판(3) 양측에 배치된 각 리드(6)를 향하도록 한 쪽 방향으로만 연결시켜 형성한다.
여기서, 상기 제1 및 제2반도체칩(1a, 1b)의 상면에는 상기 리드(6)와 전기적 연결된 제1 및 제2금속와이어(2a, 2b)의 처짐 방지를 위하여 스페이서 테입(5)이 부착된다. 이 경우, 상기와 같이 금속와이어의 처짐을 방지함으로서, 반도체칩과 금속와이어 또는 금속와이어간의 오류 발생을 방지할 수 있다.
또한, 상기 리드프레임(9) 칩 탑재 판(3) 하면에는 제3 및 제4반도체칩(1c, 1d)이 제1접착제(4)를 매개로 하여 이격 배치된다.
아울러, 상기 제3 및 제4반도체칩(1c, 1d)은 상기 칩 탑재 판(3) 상면에 배치된 상기 제1 및 제2반도체칩(1a, 1b)과 마찬가지로 상기 칩 탑재 판(3) 각 양측에 이격 배치된 리드(6)와 제3 및 제4금속와이어(2c, 2d)에 의해 전기적으로 연결되며, 상기 제3 및 제4반도체칩(1c, 1d)의 상면에는 제3 및 제4금속와이어(2c, 2d)의 처짐 방지를 위하여 스페이서 테입(5)이 부착된다.
상기 칩 탑재 판(3) 상면 및 하면에 각각 배치된 제1, 제2, 제3 및 제4반도체칩(1a, 1b, 1c, 1d)과, 상기 제1, 제2, 제3 및 제4반도체칩(1a, 1b, 1c, 1d)과 상기 리드프레임(9)의 리드(6)간을 전기적으로 연결시켜주는 제1, 제2, 제3 및 제4금속와이어(2a, 2b, 2c, 2d)를 포함하는 공간적 영역을 에폭시와 같은 봉지제(7)로 밀봉하여 플래나 스택 패키지를 구성한다.
이와 같이 본 발명의 플래나 스택 패키지는 칩 탑재 판이 구비된 리드프레임의 상면 및 하면을 이용하여 패키지들을 평면상에 스택되는 형태로 배치하고, 다층으로 반도체칩들을 스택하여 구성하는 종래의 스택 패키지에 비하여, 각 반도체칩들을 다층으로 스택하지 않고도 평면상에 배치시켜 스택 패키지를 구성할 수 있다.
또한, 각 반도체칩과 리드간을 전기적으로 연결함에 있어서 상기 반도체칩 상면에 스페이서 테입을 부착하고, 각 리드의 한 쪽 방향으로만 금속와이어의 형태를 구성하여 연결함으로서, 긴 와이어본딩에 의한 와이어 처짐 현상을 방지할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 플래나 스택 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다,
도시된 바와 같이, 칩 탑재 판을 갖는 리드프레임에 적어도 2개 이상, 예컨대 8개의 반도체칩들이 상기 리드프레임의 상면 및 하면에 각 2개씩 층을 이룬 한 쌍의 반도체칩들이 4개 이격 배치된 구조이다.
자세하게는, 칩 탑재 판(24)과 상기 칩 탑재 판(24)의 양측에 이격 배치된 리드(27)를 포함하는 리드프레임(28)의 상기 칩 탑재 판(24) 상면에 제5반도체칩(21a)과 제6반도체칩(21b) 각각 제2접착제(26)를 매개로 하여 이격 배치된다.
이 때, 상기 제5반도체칩(21a) 상에는 제9반도체칩(21e)이 배치되고 상기 제 6반도체칩(21b) 상에는 제10반도체칩(21f)이 제3접착제(29)를 매개로 하여 각각 배치된다.
먼저, 상기 제5 및 제9반도체칩(21a, 21e)은 상기 칩 탑재 판(24)의 양측에 이격 배치된 각 리드(27)와 제5 및 제9금속와이어(22a, 22e)에 의해 전기적으로 연결된다.
이 때, 상기 제5 및 제9금속와이어(22a, 22e)는 본 발명의 실시예와 마찬가지로 상기 칩 탑재 판(24) 양측에 배치된 각 리드(27)를 향하도록 한 쪽 방향으로만 연결시켜 형성한다.
또한, 상기 제6 및 제10반도체칩(21b, 21f)과, 상기 칩 탑재 판(24)의 양측에 이격 배치된 각 리드(27)간을 전기적으로 연결시켜주는 제6 및 제10금속와이어(22b, 22f)도 상기 제5 및 제9금속와이어(22a, 22e)와 마찬가지로 상기 리드(27)를 향하도록 한 쪽 방향으로만 연결시켜 형성한다.
아울러, 상기 제7, 제8, 제11 및 제12반도체칩(21c, 21d, 21g, 21h)은 상기 칩 탑재 판(3) 상면에 배치된 상기 제5, 제6, 제9 및 제10반도체칩(21a, 21b, 21e, 21f)과 마찬가지로 상기 칩 탑재 판(24) 각 양측에 이격 배치된 리드(27)와 제7, 제8, 제11 및 제12금속와이어(22c, 22d, 22g, 22h)에 의해 전기적으로 연결된다.
그 이외의 나머지 구성요소들은 전술한 본 발명의 실시예의 그것과 동일하며, 여기서는 그 설명을 생략하도록 한다.
전술한 바와 같이, 본 발명은 리드프레임의 칩 탑재 판을 이용하여 반도체칩들을 평면상에 배치함으로써 다층 적층의 스택 패키지가 아닌 플래나 타입의 스택 패키지를 구성할 수 있다.
또한, 반도체칩들과 리드간을 금속와이어로 연결시 상기 반도체칩들 상에 스페이서 테입을 부착하고 한 쪽 방향으로만 연결을 함으로써, 상기 금속와이어의 처짐에 따른 오류의 발생을 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리드프레임의 칩 탑재 판 상에 각 반도체칩들을 평면으로 배치시키고 상기 반도체칩과 리드간을 전기적으로 연결시키는 금속와이어를 한 쪽 방향으로만 연결시켜 구성함으로써, 플래나 방식의 스택 패키지로 구성할 수 있다.
또한, 본 발명은 상기 반도체칩들 상에 스페이서 테입을 부착함으로써, 반도체칩과 와이어 및 와이어간의 오류의 발생을 방지할 수 있다.

Claims (5)

  1. 칩 탑재 판과 상기 칩 탑재 판의 양측에 배치되고 리드를 포함하는 리드프레임;
    상기 리드프레임의 칩 탑재 판 상면 및 하면 각각에 이격해서 부착된 한 쌍씩의 반도체칩;
    상기 각 반도체칩의 상면에 금속와이어의 처짐을 방지하도록 부착된 스페이서 테입;
    상기 각 반도체칩과 리드프레임의 리드간을 전기적으로 연결하는 금속와이어; 및
    상기 반도체칩들과 금속와이어들을 포함한 리드의 일부분을 포함한 공간적 영역을 밀봉하는 봉지제;를 포함하며,
    상기 금속와이어는 상기 반도체칩과 이에 인접하여 위치한 쪽의 상기 리드프레임의 리드를 연결하도록 형성된 것을 특징으로 하는 플래나 스택 패키지.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 각 반도체칩 상에 부착된 추가 반도체칩 및 상기 추가 반도체칩과 리드간을 전기적으로 연결시키고 추가 금속와이어를 더 포함하는 것을 특징으로 하는 플래나 스택 패키지.
  5. 제 1 항에 있어서,
    상기 각 반도체칩들은 접착제를 매개로 하여 부착되는 것을 특징으로 하는 플래나 스택 패키지.
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