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KR100826497B1 - 전력 소모를 줄이기 위한 반도체 메모리 장치의 입출력센스 앰프 회로 - Google Patents

전력 소모를 줄이기 위한 반도체 메모리 장치의 입출력센스 앰프 회로 Download PDF

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KR100826497B1
KR100826497B1 KR1020070006737A KR20070006737A KR100826497B1 KR 100826497 B1 KR100826497 B1 KR 100826497B1 KR 1020070006737 A KR1020070006737 A KR 1020070006737A KR 20070006737 A KR20070006737 A KR 20070006737A KR 100826497 B1 KR100826497 B1 KR 100826497B1
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South Korea
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signal
amplifier circuit
circuit
control signal
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서승영
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삼성전자주식회사
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Abstract

전력 소모를 줄이기 위한 반도체 메모리 장치의 입출력 센스 앰프가 개시된다. 상기 입출력 센스 앰프는 제1 제어신호에 응답하여 입출력 라인 쌍의 전류 차를 감지하고 증폭하여 전압 신호를 출력하는 전류 증폭 회로; 제2 제어신호에 응답하여 상기 전류 증폭 회로의 출력 신호의 전압차를 감지하여 증폭하는 전압 증폭 회로; 상기 제2 제어신호에 응답하여 상기 전압 증폭 회로의 출력 신호를 래치하여 제1 출력신호를 출력하는 제1래치 회로; 제3 제어 신호에 응답하여 상기 전류 증폭 회로의 출력 신호를 래치하여 제2 출력 신호를 출력하는 제2래치 회로; 및 상기 제1 출력신호 및 상기 제2 출력신호를 수신하여 논리 연산하고, 상기 연산 결과를 출력하기 위한 출력 회로를 구비한다.
센스 앰프, 감지 증폭기

Description

전력 소모를 줄이기 위한 반도체 메모리 장치의 입출력 센스 앰프 회로{Input/Output sense amplifier of circuit semiconductor memory device for reducing power consumption}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 반도체 메모리 장치의 개략적인 구성도이다.
도 2는 도 1에 도시된 메모리 셀 어레이의 개략적인 구성도이다.
도 3은 도 1에 도시된 입출력 센스 앰프의 개략적인 구성도이다.
도 4는 도 3에 도시된 본 발명에 따른 입출력 센스 앰프의 상세 회로도이다.
도 5는 본 발명에 따른 효과를 비교하기 위한 일반적인 입출력 센스 앰프 회로의 회로도이다.
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 전력 소모를 줄일 수 있는 반도체 메모리 장치의 입출력 센스 앰프 회로에 관한 것이다.
반도체 메모리 장치는 기술의 발전으로 그 사이즈가 점차 증가하고 있다. 그 에 따라 상기 반도체 메모리 장치의 데이터를 입출력하기 위한 데이터 라인의 길이도 점차 증가하고 있다. 따라서, 저항의 증가로 상기 반도체 메모리 장치의 전력 소모에 관한 문제는 점차 증가하고 있다.
일반적인 반도체 메모리 장치의 리드 동작시 메모리 셀 어레이로부터 출력되는 신호는 데이터 입출력 라인의 거리에 따라 많은 손실이 발생한다.
따라서, 상기 반도체 메모리 장치는 입출력 센스 앰프 회로를 구비하여 상기 메모리 셀 어레이로부터 출력되는 데이터 신호를 증폭하여 상기 메모리 반도체 장치 외부로 출력한다.
일반적으로 하나의 메모리 셀은 한 쌍의 비트라인 쌍이 접속되고, 상기 메모리 셀의 저장된 데이터 신호를 비트 라인 센스 앰프를 통하여 증폭하여 출력한다. 그런데, 상기 비트 라인 센스 앰프의 출력신호의 레벨은 매우 작기 때문에 입출력 데이터 라인의 종단에 구비된 입출력 센스 앰프 회로를 통하여 한번 더 증폭하여 출력한다.
결국, 상기 입출력 센스 앰프 회로에서의 전력 소모는 상기 반도체 메모리 장치에서 많은 부분을 차지하게 된다. 따라서, 상기 입출력 센스 앰프 회로에서 전력 소모를 줄일 수 있는 방법이 요구된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 장치의 데이타 리드시 메모리 셀의 입출력 센스 앰프로부터의 거리에 따라 입출력 센스 앰프 회로의 동작 모드를 선택적으로 변경하여 불필요한 전력 소모를 줄일 수 있는 입출 력 센스 앰프 회로 및 입출력 센스 앰프 회로의 동작 방법을 제공하는 데 있다.
본 발명에 따른 입출력 센스 앰프 회로는 제1 제어신호에 응답하여 입출력 라인 쌍의 전류 차를 감지하고 증폭하여 전압 신호를 출력하는 전류 증폭 회로; 제2 제어신호에 응답하여 상기 전류 증폭 회로의 출력 신호의 전압차를 감지하여 증폭하는 전압 증폭 회로; 상기 제2 제어신호에 응답하여 상기 전압 증폭 회로의 출력 신호를 래치하여 제1 출력신호를 출력하는 제1래치 회로; 제3 제어 신호에 응답하여 상기 전류 증폭 회로의 출력 신호를 래치하여 제2 출력 신호를 출력하는 제2래치 회로; 및 상기 제1 출력신호 및 상기 제2 출력신호를 수신하여 논리 연산하고, 상기 연산 결과를 출력하기 위한 출력 회로를 구비한다.
상기 전압 증폭 회로는 전류 미러형 전압 증폭 회로이다. 상기 제1래치 회로 및 상기 제2래치 회로는 각각 크로스 커플형 래치 회로이다.
상기 제2제어 신호 및 상기 제3제어신호는 로우 어드레스 신호에 기초하여 선택적으로 인에이블된다. 상기 제2제어 신호는 제1 로우 어드레스 신호에 기초하여 생성된 제어신호이다. 상기 제1 로우 어드레스 신호는 복수의 워드라인들이 적어도 두개의 그룹으로 분류될 때, 상기 입출력 센스 앰프 회로로부터 상대적으로 먼 그룹의 워드라인들을 어드레싱 하기 위한 신호이다.
상기 제3제어 신호는 제2 로우 어드레스 신호에 기초하여 생성된 제어신호이다. 상기 제2로우 어드레스 신호는 복수의 워드라인들이 적어도 두개의 그룹으로 분류될 때, 상기 입출력 센스 앰프 회로로부터 상대적으로 가까운 그룹의 워드라인 들을 어드레싱 하기 위한 신호이다.
상기 출력회로는 상기 제1출력 신호 및 상기 제2출력 신호를 논리곱하여 출력한다. 상기 제1래치 회로 및 상기 제2래치 회로는 제1 전압 레벨로 프리 차징된다. 상기 제1 출력신호 및 상기 제2 출력신호는 CMOS 전압 레벨로 스윙하는 신호이다.
본 발명에 따른 반도체 메모리 장치는 데이터를 저장하는 메모리 셀 어레이; 및 입출력 라인 쌍을 통하여 수신되는 상기 데이터 신호를 증폭하기 위한 입출력 센스 앰프를 구비하며, 상기 입출력 센스 앰프는 제1 제어신호에 응답하여 상기 입출력 라인 쌍의 전류 차를 감지하고 증폭하여 전압 신호를 출력하는 전류 증폭 회로; 제2 제어신호에 응답하여 상기 전류 증폭 회로의 출력 신호의 전압차를 감지하여 증폭하는 전압 증폭 회로; 상기 제2 제어신호에 응답하여 상기 전압 증폭 회로의 출력 신호를 래치하여 제1 출력신호를 출력하는 제1래치 회로; 제3 제어 신호에 응답하여 상기 전류 증폭 회로의 출력 신호를 래치하여 제2 출력 신호를 출력하는 제2래치 회로; 및 상기 제1 출력신호 및 상기 제2 출력신호를 수신하여 논리 연산하고, 상기 연산 결과를 출력하기 위한 출력 회로를 구비한다.
본 발명에 따른 센스 앰프 회로의 동작 방법은 전류 증폭 회로가 제1 제어신호에 응답하여 입출력 라인쌍의 전류 차를 감지하고 증폭하여 전압레벨로서 출력하는 단계; 전압 증폭 회로가 제2 제어신호에 응답하여 전류 증폭 회로의 출력 신호의 전압차를 감지하여 증폭하고, 제1 래치 회로가 상기 제2 제어 신호에 응답하여 상기 전압 증폭 회로의 출력 신호에 기초하여 제1 출력신호를 출력하는 단계; 제2 래치 회로가 제3 제어 신호에 응답하여 상기 전류 증폭회로의 출력 신호에 기초하여 제2 출력신호를 출력하는 단계; 및 출력 회로가 상기 제1 출력신호 및 상기 제2 출력신호를 수신하여 논리곱 연산하고, 상기 연산 결과를 출력하는 단계를 구비한다.
상기 제1출력신호는 상기 제2 제어신호가 디스에이블시 전원 전압 레벨을 유지하고, 상기 제2출력신호는 상기 제3 제어 신호가 디스에이블시 상기 전원 전압 레벨을 유지한다.
상기 제2제어 신호는 제1 로우 어드레스 신호에 기초하여 생성된 제어신호이다. 상기 제1 로우 어드레스 신호는 복수의 워드라인들이 적어도 두개의 그룹으로 분류될 때, 상기 센스 앰프 회로로부터 상대적으로 먼 그룹의 워드라인들을 어드레싱 하기 위한 신호이다.
상기 제3제어 신호는 제2로우 어드레스 신호에 기초하여 생성된 제어신호이다. 상기 제2 로우 어드레스 신호는 복수의 워드라인들이 적어도 두개의 그룹으로 분류될 때, 상기 센스 앰프 회로로부터 상대적으로 가까운 그룹의 워드라인들을 어드레싱 하기 위한 신호이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재번호 를 나타낸다.
도 1은 본 발명에 따른 반도체 메모리 장치의 개략적인 구성도이고, 도 2는 도 1에 도시된 메모리 셀 어레이의 개략적인 구성도이다. 도 1과 도2를 참조하면, 상기 반도체 메모리 장치(100)는 다수의 메모리 셀 어레이(110), 로우 디코더 블락(120), 칼럼 디코더 블락(130), 및 입출력 센스 앰프 회로들(140)을 구비한다.
상기 메모리 셀 어레이(110)는 메모리 셀(111), 비트 라인 센스 증폭 회로(112), 및 칼럼 선택 회로(113)를 구비한다.
상기 메모리 셀(111)은 상기 반도체 메모리 장치(100)의 리드(Read) 동작시 로우 어드레스(Row address) 신호에 기초하여 워드 라인(WL)이 선택되면, 상기 메모리 셀(111)에 저장된 데이터를 출력한다.
상기 비트 라인 센스 증폭 회로(112)는 상기 비트 라인 쌍(BL/BLB)을 통하여 수신되는 상기 메모리 셀(111)의 데이터 신호를 소정의 전압 레벨로 증폭한다.
상기 칼럼 선택 회로(113)는 칼럼 선택 신호(CSL)에 응답하여 상기 비트 라인 센스 증폭기(112)에 의하여 증폭된 데이터 신호를 상기 메모리 셀 어레이(110)의 외부로 출력한다.
상기 로우 디코더 블락(120)은 로우 어드레스 신호를 디코딩하여 워드 라인 선택 신호를 출력함으로써 상기 반도체 메모리 장치(100)의 다수의 워드 라인들 중 어느 하나를 인에이블 시킨다.
상기 칼럼 디코더 블락(130)은 상기 칼럼 어드레스 신호를 디코딩하여 칼럼 선택 신호(CSL)을 출력함으로써 상기 메모리 셀 어레이(110)의 다수의 비트 라인 쌍 중 어느 하나를 선택한다.
상기 입출력 센스 앰프 회로(140)는 메모리 셀 어레이(110)로부터 출력되는 데이터 신호를 로컬 입출력 라인쌍(IO/IOB)과 글로벌 입출력 라인쌍(DIO/DIOB)을 통하여 수신한다.
상기 입출력 센스 앰프 회로(140)는 수신된 데이타 신호를 CMOS 전압 레벨로 변환하여 상기 반도체 메모리 장치(100) 외부로 출력한다.
도 3은 본 발명의 실시예에 따른 입출력 센스 앰프 회로의 개략적인 구성도이고, 도 4는 도 3에 도시된 본 발명의 실시예에 따른 입출력 센스 앰프 회로의 상세 회로도이다. 도 1내지 도 4를 참조하면, 상기 입출력 센스 앰프 회로(140)는 전류 증폭회로(210), 전압 증폭 회로(220), 제1래치 회로(230), 제2래치 회로(240), 및 출력 회로(250)를 구비한다.
상기 전류 증폭회로(210)는 제1 내지 제2 피모스(PMOS) 트랜지스터(P1, P2) 및 제1 내지 제3 엔모스(NMOS) 트랜지스터(N1, N2, 및 N3)를 구비한다. 제1 및 제2 피모스 트랜지스터(P1, P2)는 각각 상기 전류 증폭 회로(210)의 출력 단자(Q1, Q2)에 크로스 되어 접속된다. 즉, 제1 피모스 트랜지스터(P1)의 게이트 단자는 제2노드(Q2)에 접속되고, 제2 트랜지스터(P2)의 게이트 단자는 제1노드(Q1)에 접속된다.
상기 제1 엔모스 트랜지스터(N1)는 제1노드(Q1)와 제3노드(Q3) 사이에 접속되고, 상기 제1 엔모스(N1)의 게이트 단자와 소스 단자는 서로 접속된다. 상기 제2 엔모스 트랜지스터(N2)는 제2노드(Q2)와 제3노드(Q3) 사이에 접속되고, 상기 제2 엔모스의(N2) 게이트 단자와 소스 단자는 서로 접속된다.
상기 제3 엔모스(N3)는 제3노드(Q3)와 접지 단자(Vss) 사이에 접속되고, 제1 제어 신호(CON1)에 응답하여 인에이블된다.
상기 전류 증폭 회로(210)의 동작을 설명하면, 상기 전류 증폭회로(210)는 반도체 메모리 장치(100) 내의 소정의 메모리 셀 어레이(110)로부터 출력되어 전달되는 입출력 라인 쌍(DIO, DIOB)의 전류를 감지한다.
상기 전류 증폭회로(210)는 상기 제1 제어신호(CON1) 응답하여 수신된 상기 입출력 라인 쌍(DIO, DIOB)의 전류를 소정의 전압 레벨로 변환하고 증폭하여 출력한다.
상기 제1제어 신호(CON1)는 상기 반도체 메모리 장치(100)의 리드 명령(Read command)에 기초하여 생성된 제어신호이다.
상기 전압 증폭 회로(220)는 상기 제3 내지 제4 피모스 트랜지스터(P3, P4), 및 제4내지 제6 엔모스 트랜지스터(N4, N5, 및 N6)를 구비한다.
상기 제3 피모스 트랜지스터(P3)는 전원 단자(Vdd)와 제4노드(Q4) 사이에 접속되고, 상기 제4 피모스 트랜지스터(P4)는 상기 전원 단자(Vdd)와 제5노드(Q5) 사이에 접속된다. 상기 제3 피모스 트랜지스터(P4) 및 상기 제4 피모스 트랜지스터(P5)의 게이트 단자들과 상기 제4노드(Q4)는 서로 접속된다.
상기 제4 엔모스 트랜지스터(N4)는 제4 노드(Q4)와 제6 노드(Q6) 사이에 접속되고, 상기 제1노드(Q1)의 출력 전압(V2)에 응답하여 동작한다.
상기 제5 엔모스 트랜지스터(N5)는 제5노드(Q5)와 제6 노드(Q6) 사이에 접속되고, 상기 제2노드(Q2)의 출력 전압(V1)에 응답하여 동작한다.
상기 제6 엔모스 트랜지스터(N6)는 제6노드(Q6)와 접지 전압(Vss) 사이에 접속되고, 제2 제어 신호(CON2)에 응답하여 인에이블된다.
상기 전압 증폭회로(220)의 동작을 설명하면, 상기 전압 증폭회로(220)는 상기 전류 증폭 회로(210)의 출력 전압(V1, V2)을 감지하고, 제2 제어 신호(CON2)에 응답하여 감지된 상기 전류 증폭 회로(210)의 출력 전압(V1, V2)의 차를 증폭하여 출력한다.
상기 전압 증폭 회로(220)는 차동 증폭 회로이고, 전류 미러형 증폭 회로로 구현될 수 있다.
상기 제2제어 신호(CON2)는 제1로우 어드레스 신호 및 리드 명령(Read command)를 기초로 하여 생성된 신호이다. 상기 제1로우 어드레스 신호는 복수의 워드라인들이 적어도 두개의 그룹으로 분류될 때, 상기 입출력 센스 앰프 회로로부터 상대적으로 먼 그룹의 워드라인들을 어드레싱 하기 위한 신호이다.
즉, 상기 제1로우 어드레스 신호는 도 1에 도시된 다수의 워드 라인들 중에서 제1그룹의 워드라인들 중 어느 하나를 선택하기 위한 신호이다.
상기 제1래치 회로(230)는 제5 내지 제6 피모스 트랜지스터(P5, P6) 및 제7 내지 제10 엔모스 트랜지스터(N7, N8, N9, N10, 및 N11)를 구비한다.
상기 제5 피모스 트랜지스터(P5)는 전원 단자(Vdd)와 제7 노드(Q7) 사이에 접속되고, 상기 제6 피모스 트랜지스터(P6)는 상기 전원 단자(Vdd)와 제 8노드(Q8) 사이에 접속된다.
제7 엔모스 트랜지스터(N7) 및 제9 엔모스 트랜지스터는 상기 제7노드(Q7)와 제9 노드 사이(Q9)에 직렬로 접속된다. 제8 엔모스 트랜지스터(N8) 및 제10 엔모스 트랜지스터(N10)는 상기 제8노드(Q8) 및 제9노드(Q9) 사이에 직렬로 접속된다.
상기 제5 피모스 트랜지스터(P5) 및 제7 엔모스 트랜지스터의 게이트 단자는 상기 제8 노드에 접속된다. 상기 제6 피모스 트랜지스터(P6) 및 제8 엔모스 트랜지스터의 게이트 단자는 상기 제8노드(Q8)에 접속된다.
상기 제9 엔모스 트랜지스터(N9)는 상기 제4 노드(Q4)의 출력전압(V4)에 응답하여 동작하고, 상기 제10 엔모스 트랜지스터(N10)는 상기 제5 노드(Q5)의 출력 전압(V3)에 응답하여 동작한다.
상기 제11 엔모스 트랜지스터(N11)는 상기 제9노드(Q9)와 접지 단자(Vss) 사이에 접속되고, 제2제어 신호(CON2)에 응답하여 인에이블된다.
상기 제1래치 회로(230)의 동작을 설명하면, 상기 제1래치 회로(230)는 상기 전압 증폭 회로(220)의 출력 신호(V3, V4)를 감지하여 제2 제어 신호(CON2)에 응답하여 상기 출력 신호의 전압 레벨을 CMOS 전압레벨로 변환하여 출력한다.
상기 제1래치 회로(240)는 프리차지 회로(미도시)를 구비하여 디스에이블 동작시 출력 신호(Vout1)를 소정의 레벨(예컨데, 레벨 High 또는 '1')로 유지한다.
상기 제2 래치 회로(240)는 제7 내지 제8 피모스 트랜지스터(P7, P8) 및 제12 내지 제16 엔모스 트랜지스터(N12, N13, N14, N15, 및 N16)을 구비한다.
상기 제7 피모스 트랜지스터(P7)는 전원 단자(Vdd)와 제10 노드(Q10) 사이에 접속되고, 상기 제8 피모스 트랜지스터(P8)는 상기 전원 단자(Vdd)와 제 11노드(Q11) 사이에 접속된다.
제12 엔모스 트랜지스터(N12) 및 제14 엔모스 트랜지스터는 상기 제10노드(Q10)와 제12 노드 사이(Q12)에 직렬로 접속된다. 제13 엔모스 트랜지스터(N13) 및 제15 엔모스 트랜지스터(N15)는 상기 제11노드(Q11) 및 제12노드(Q12) 사이에 직렬로 접속된다.
상기 제7 피모스 트랜지스터(P7) 및 제12 엔모스 트랜지스터(N12)의 게이트 단자는 상기 제11 노드(Q11)에 접속된다. 상기 제8 피모스 트랜지스터(P8) 및 제13 엔모스 트랜지스터(N13)의 게이트 단자는 상기 제10노드(Q10)에 접속된다.
상기 제12 엔모스 트랜지스터(N12)는 상기 제1 노드(Q1)의 출력전압(V2)에 응답하여 동작하고, 상기 제15 엔모스 트랜지스터(N15)은 상기 제2 노드(Q2)의 출력 전압(V1)에 응답하여 동작한다.
상기 제16 엔모스 트랜지스터(N16)는 상기 제12노드(Q12)와 접지 단자(Vss) 사이에 접속되고, 제3제어 신호(CON3)에 응답하여 인에이블된다.
상기 제2래치 회로(240)의 동작을 설명하면, 상기 제2래치 회로(240)는 상기 전류 증폭 회로(210)의 출력 신호(V1, V2)를 감지하고 제3 제어 신호(CON3)에 응답하여, 상기 전류 증폭 회로(210)의 출력 신호(V1, V2)의 전압 레벨을 CMOS 전압 레벨로 변환하여 출력한다.
상기 제2래치 회로(240)는 프리차지 회로(미도시)를 구비하여 디스에이블 동작시 출력 신호(Vout1)를 소정의 레벨(예컨데, 레벨 High 또는 '1')로 유지한다.
상기 제1래치 회로(230) 및 상기 제2래치 회로(240)는 크로스 커플형 래치 회로로 구현될 수 있다.
상기 제3제어 신호(CON3)는 제2로우 어드레스 신호 및 리드 명령(Read command)을 기초로 하여 생성된 신호이다. 상기 제2로우 어드레스 신호는 복수의 워드라인들이 적어도 두개의 그룹으로 분류될 때, 상기 입출력 센스 앰프 회로로부터 상대적으로 가까운 그룹의 워드라인들을 어드레싱 하기 위한 신호이다.
즉, 상기 제2로우 어드레스 신호는 도 1에 도시된 다수의 워드 라인들 중에서 제2그룹의 워드라인들 중 어느 하나를 선택하기 위한 신호이다.
상기 출력 회로(250)는 상기 제1 래치 회로(230) 및 상기 제2 래치 회로(240)로부터 출력되는 출력 신호(Vout1, Vout2)를 수신하여 논리곱하여 출력하게 된다. 상기 출력 회로(250)는 NAND 게이트(251), 및 인버터(252)를 구비하여 구현될 수 있다.
따라서, 상기 출력 회로(250)는 상기 제1래치 회로(230) 또는 상기 제2래치 회로(240) 중 어느 하나가 동작하여 출력 신호의 레벨이 변하게 되면, 상기 출력 회로(250)는 변환된 값에 기초하여 동작하게 된다.
도 1 내지 도4를 참조하여 본 발명에 따른 입출력 센스 앰프 회로의 동작을 자세히 설명하면, 반도체 메모리 장치(100)가 리드 동작을 하게 되면, 상기 입출력 센스 앰프 회로(140)는 상기 입출력 라인 쌍(DIO/DIOB)을 통하여 상기 반도체 메모리 장치(100)의 메모리 셀 어레이(110)로부터 출력되는 데이터를 수신한다.
상기 수신된 데이터 신호는 전류 증폭 회로(210)를 통하여 수신된 데이터 신호의 전류 차를 감지하여 제1제어 신호(CON1)에 응답하여 소정의 전압 레벨(V1, V2)로 변환하여 출력한다.
상기 제1제어 신호(CON1)는 상기 반도체 메모리 장치(100)의 리드 신호를 상기 제1제어 신호로(CON1)써 사용할 수 있다.
상기 데이터 신호가 소정의 전압 레벨로 변환되어 출력되면 상기 입출력 센스 앰프 회로(140)는 로우 어드레스에 기초하여 발생된 제어 신호들(CON2 또는 CON3)에 응답하여 상기 출력 전압을 한번 더 증폭하여 출력하거나 또는 상기 출력 전압을 바로 래치를 통하여 CMOS 전압 레벨로 변환하여 출력한다.
상기 로우 어드레스가 상기 입출력 센스 앰프 회로로부터 상대적으로 먼 곳의 메모리 셀 어레이의 데이터를 독출하기 위한 제1로우 어드레스 신호일 경우 상기 입출력 센스 앰프 회로(140)는 전압 증폭 회로(220)를 통하여 한번 더 증폭한다.
상기 전압 증폭 회로(220)에 의하여 증폭된 출력 신호는 상기 제1래치 회로(230)로 출력되고, 상기 제2제어 신호(CON2)에 기초하여 CMOS 전압 레벨로 증폭되어 제1출력 신호(Vout1)로써 출력된다.
반면에, 상기 로우 어드레스 주소가 상기 입출력 센스 앰프 회로에서 상대적으로 가까운 곳의 메모리 셀 어레이의 데이터를 독출하기 위한 제2 어드레스 신호일 경우 상기 입출력 센스 앰프 회로(140)는 상기 전압 증폭 회로(220)와 제1래치 회로(230)을 디스에이블하고 제2래치 회로(240)를 인에이블하여 상기 전류 증폭 회로(210)를 통하여 증폭된 출력 전압(V1, V2)을 CMOS 전압 레벨로 변환하여 출력한다.
그리고, 상기 입출력 센스 앰프 회로(140)는 상기 제1래치 회로(230) 또는 상기 제2래치 회로(240)를 통하여 출력되는 제1출력신호(Vout1) 또는 제2출력 신호(Vout2)를 출력 회로(250)를 통하여 논리곱하여 출력하게 된다.
따라서, 상기 반도체 메모리 장치는 로우 어드레스 신호에 기초하여 상기 센스 앰프 회로(140)의 동작을 제어할 수 있게 된다.
즉, 상기 입출력 센스 앰프 회로(140)에 접속된 입출력 데이터 라인 쌍(IO/IOB)의 거리에 기초하여 상기 입출력 센스 앰프 회로(140)의 동작을 제어함으로써 불필요한 전력 소모를 줄일 수 있다.
도 5는 본 발명에 따른 효과를 비교하기 위한 일반적인 입출력 센스 앰프 회로의 회로도이다. 도 5를 참조하면, 일반적인 입출력 센스 앰프 회로(300)는 전류 증폭 회로(310), 전압 증폭 회로(320), 및 래치 회로(330)를 구비한다.
상기 입출력 센스 앰프 회로(300)의 구조 및 동작은 상기 도 4에 도시되어 설명한 바와 동일하므로 설명의 간결성을 위하여 생략하고자 한다.
상기 일반적인 입출력 센스 앰프(300)는 메모리 반도체 장치(100)의 리드 커맨드에 응답하여 발생된 제어 신호(CON)에 응답하여 동작하게 된다. 즉, 상기 전류 증폭 회로(310), 전압 증폭 회로(320), 및 래치 회로(330)가 모두 동작하게 된다.
따라서, 상기 입출력 센스 앰프 회로(300)로부터 가까운 곳의 데이터가 수신될 경우에도 상기 입출력 센스 앰프 회로(300)의 모든 구성 요소가 동작하게 되므로 지속적으로 전력이 소비된다.
반면에 도 4에 도시된 본 발명에 따른 입출력 센스 앰프 회로(140)는 상기 반도체 메모리의 어드레스(Row addres)에 선택적으로 전압 증폭 회로(220), 및 제1 래치 회로(230)가 동작하게 된다. 따라서, 상기 일반적인 입출력 센스 앰프 회로(300)에 비교하여 많은 양의 전력 소모를 방지할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 입출력 센스 앰프 회로 및 입출력 센스 앰프 회로의 동작 방법은 상기 입출력 센스 앰프 회로의 동작 모드를 선택적으로 변경함으로써 상기 입출력 센스 앰프 회로에서의 전력 소모를 줄일 수 있는 효과가 있다.

Claims (18)

  1. 제1 제어신호에 응답하여 입출력 라인 쌍의 전류 차를 감지하고 증폭하여 전압 신호를 출력하는 전류 증폭 회로;
    제2 제어신호에 응답하여 상기 전류 증폭 회로의 출력 신호의 전압차를 감지하여 증폭하는 전압 증폭 회로;
    상기 제2 제어신호에 응답하여 상기 전압 증폭 회로의 출력 신호를 래치하여 제1 출력신호를 출력하는 제1래치 회로;
    제3 제어 신호에 응답하여 상기 전류 증폭 회로의 출력 신호를 래치하여 제2 출력 신호를 출력하는 제2래치 회로; 및
    상기 제1 출력신호 및 상기 제2 출력신호를 수신하여 논리 연산하고, 상기 연산 결과를 출력하기 위한 출력 회로를 구비하는 입출력 센스 앰프 회로.
  2. 제1항에 있어서,
    상기 전압 증폭 회로는 전류 미러형 전압 증폭 회로인 입출력 센스 앰프 회로.
  3. 제1항에 있어서,
    상기 제1래치 회로 및 상기 제2래치 회로는 각각 크로스 커플형 래치 회로인 입출력 센스 앰프 회로.
  4. 제1항에 있어서,
    상기 제2제어 신호 및 상기 제3제어신호는 로우 어드레스 신호에 기초하여 선택적으로 인에이블되는 입출력 센스 앰프.
  5. 제4항에 있어서,
    상기 제2제어 신호는 제1 로우 어드레스 신호에 기초하여 생성된 제어신호인 입출력 센스 앰프 회로.
  6. 제5항에 있어서, 상기 제1 로우 어드레스 신호는,
    복수의 워드라인들이 적어도 두개의 그룹으로 분류될 때, 상기 입출력 센스 앰프 회로로부터 상대적으로 먼 그룹의 워드라인들을 어드레싱 하기 위한 신호들인 입출력 센스 앰프 회로.
  7. 제4항에 있어서,
    상기 제3제어 신호는 제2 로우 어드레스 신호에 기초하여 생성된 제어신호인 입출력 센스 앰프 회로.
  8. 제7항에 있어서, 상기 제2 로우 어드레스 신호는,
    복수의 워드라인들이 적어도 두개의 그룹으로 분류될 때, 상기 입출력 센스 앰프 회로로부터 상대적으로 가까운 그룹의 워드라인들을 어드레싱 하기 위한 신호들인 입출력 센스 앰프 회로.
  9. 제1항에 있어서,
    상기 출력회로는 상기 제1출력 신호 및 상기 제2출력 신호를 논리곱하여 출력하는 입출력 센스 앰프 회로.
  10. 제1항에 있어서,
    상기 제1래치 회로 및 상기 제2래치 회로는 제1 전압 레벨로 프리 차징된 입출력 센스 앰프 회로.
  11. 제1항에 있어서,
    상기 제1 출력신호 및 상기 제2 출력신호는 CMOS 전압 레벨로 스윙하는 신호인 입출력 센스 앰프 회로.
  12. 데이터를 저장하는 메모리 셀 어레이; 및
    입출력 라인 쌍을 통하여 수신되는 상기 데이터 신호를 증폭하기 위한 입출력 센스 앰프를 구비하며,
    상기 입출력 센스 앰프는,
    제1 제어신호에 응답하여 상기 입출력 라인 쌍의 전류 차를 감지하고 증폭하 여 전압 신호를 출력하는 전류 증폭 회로;
    제2 제어신호에 응답하여 상기 전류 증폭 회로의 출력 신호의 전압차를 감지하여 증폭하는 전압 증폭 회로;
    상기 제2 제어신호에 응답하여 상기 전압 증폭 회로의 출력 신호를 래치하여 제1 출력신호를 출력하는 제1래치 회로;
    제3 제어 신호에 응답하여 상기 전류 증폭 회로의 출력 신호를 래치하여 제2 출력 신호를 출력하는 제2래치 회로; 및
    상기 제1 출력신호 및 상기 제2 출력신호를 수신하여 논리 연산하고, 상기 연산 결과를 출력하기 위한 출력 회로를 구비하는 반도체 메모리 장치.
  13. 전류 증폭 회로가 제1 제어신호에 응답하여 입출력 라인쌍의 전류 차를 감지하고 증폭하여 전압레벨로서 출력하는 단계;
    전압 증폭 회로가 제2 제어신호에 응답하여 전류 증폭 회로의 출력 신호의 전압차를 감지하여 증폭하고, 제1 래치 회로가 상기 제2 제어 신호에 응답하여 상기 전압 증폭 회로의 출력 신호에 기초하여 제1 출력신호를 출력하는 단계;
    제2 래치 회로가 제3 제어 신호에 응답하여 상기 전류 증폭회로의 출력 신호에 기초하여 제2 출력신호를 출력하는 단계; 및
    출력 회로가 상기 제1 출력신호 및 상기 제2 출력신호를 수신하여 논리 곱 연산하고, 상기 연산 결과를 출력하는 단계를 구비하는 입출력 센스 앰프 회로의 동작 방법.
  14. 제13항에 있어서,
    상기 제1출력신호는 상기 제2 제어신호가 디스에이블시 전원 전압 레벨을 유지하고, 상기 제2출력신호는 상기 제3 제어 신호가 디스에이블시 상기 전원 전압 레벨을 유지하는 입출력 센스 앰프 회로의 동작 방법.
  15. 제13항에 있어서,
    상기 제2제어 신호는 제1 로우 어드레스 신호에 기초하여 생성된 제어신호인 입출력 센스 앰프 회로의 동작 방법.
  16. 제15항에 있어서, 상기 제1 로우 어드레스 신호는,
    복수의 워드라인들이 적어도 두개의 그룹으로 분류될 때, 상기 센스 앰프 회로로부터 상대적으로 먼 그룹의 워드라인들을 어드레싱 하기 위한 신호들인 입출력 센스 앰프 회로의 동작 방법.
  17. 제13항에 있어서,
    상기 제3제어 신호는 제2로우 어드레스 신호에 기초하여 생성된 제어신호인 입출력 센스 앰프 회로의 동작 방법.
  18. 제17항에 있어서, 상기 제2 로우 어드레스 신호는,
    복수의 워드라인들이 적어도 두개의 그룹으로 분류될 때, 상기 센스 앰프 회로로부터 상대적으로 가까운 그룹의 워드라인들을 어드레싱 하기 위한 신호들인 입출력 센스 앰프 회로의 동작 방법.
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