KR100821618B1 - Inductors Formed in Semiconductor Integrated Circuits - Google Patents
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Abstract
반도체 집적회로에서 형성되는 인덕터에 대해 개시하고 있다. 본 발명의 가장 큰 특징은, 반도체 기판 상의 고주파 집적회로 등에서 사용되는 인덕터의 구성요소인 금속선(Metal Line)을 여러 갈래로 나누어 감아 준다는 것이다. 본 발명에 따르면, 높은 인덕턴스 값 및 높은 Q-인자(Quality factor)를 가지는 이점이 있다.An inductor formed in a semiconductor integrated circuit is disclosed. The biggest feature of the present invention is that a metal line, which is a component of an inductor used in a high frequency integrated circuit or the like on a semiconductor substrate, is divided into several branches. According to the present invention, there is an advantage of having a high inductance value and a high Q-factor.
Description
도 1a는 반도체 기판에 집적하여 형성된 종래의 고주파 집적 회로용 나선형 인덕터의 개략적 구조를 나타내는 도면;1A is a view showing a schematic structure of a conventional spiral inductor for a high frequency integrated circuit formed integrally with a semiconductor substrate;
도 1b는 도 1a의 A-A' 선에 따른 단면도;FIG. 1B is a cross-sectional view taken along the line AA ′ of FIG. 1A;
도 2a는 본 발명의 일 실시예에 따른 인덕터의 구조를 설명하기 위한 도면;2A is a view for explaining the structure of an inductor according to an embodiment of the present invention;
도 2b는 도 2a의 (C)의 B-B' 선에 따른 단면도FIG. 2B is a cross-sectional view taken along the line BB ′ of FIG. 2A (C).
도 3은 도 2a 및 도 2b에 도시된 본 발명의 일 실시예에 따른 인덕터를 약간 변형한 구조를 나타낸 도면;3 is a view showing a slightly modified structure of the inductor according to the embodiment of the present invention shown in Figures 2a and 2b;
도 4는 본 발명의 인덕터에 대한 제1 변형례를 나타낸 도면;4 shows a first modification of the inductor of the present invention;
도 5는 본 발명의 인덕터에 대한 제2 변형례를 나타낸 도면;5 shows a second modification of the inductor of the present invention;
도 6은 본 발명의 다른 실시예에 따른 인덕터들의 구조를 설명하기 위한 도면;6 is a view for explaining the structure of inductors according to another embodiment of the present invention;
도 7은 도 6의 (B)에 도시된 D-D'선에 따른 단면도; 및7 is a cross-sectional view taken along the line D-D 'shown in FIG. 6B; And
도 8은 본 발명에 의한 인덕터의 특성을 확인하기 위하여 컴퓨터 모사(simulation)를 한 결과의 그래프이다.8 is a graph showing the results of computer simulation in order to confirm the characteristics of the inductor according to the present invention.
본 발명은 인덕터에 관한 것으로서, 보다 상세하게는 반도체 기판 상의 고주파 집적회로 등에서 사용되는 인덕터의 구성요소인 금속선(Metal Line)을 여러 갈래로 나누어 감아 줌으로서, 인덕턴스 값을 높일 수 있는 인덕터에 관한 것이다.The present invention relates to an inductor, and more particularly, to an inductor capable of increasing an inductance value by winding a metal line, which is a component of an inductor used in a high frequency integrated circuit on a semiconductor substrate, in several parts. .
무선통신 시스템용 고주파 집적 회로에서 회로의 성능을 가장 저하시키는 소자는 인덕터이다. 일반적인 아날로그 회로에서는 3차원 구조의 나선형 인덕터를 사용한다. 하지만, 고주파 집적 회로에서는 도 1a에서 보인 것과 같이 일반적으로 반도체 기판에 집적하여 형성된 나선형 인덕터를 사용한다. 도 1a를 참조하면, 인덕터의 양단은 단자 1(Port 1)과 단자 2(Port 2)로 표시되어 있다. 하부 금속선(100)은 절연체층(미도시)의 하부에, 상부 금속선(101)은 절연체층(미도시)의 상부에, 각각 형성되어 절연체층(미도시)에 의해 절연되어 있으며, 그들 사이의 연결은 비아 콘택(via contact; 102)에 의해 이루어진다. 단자 1(Port 1)과 단자 2(Port 2)는 상부 금속선(101)과 마찬가지로 절연체층(미도시)의 상부에 형성되는데, 단자 2(Port 2)는 상부 금속선(101)과 직접 연결되나, 단자 1(Port 1)은 비아 콘택(미도시)에 의해 하부 금속선(100)과 연결된다. 도 1a에서 비아 콘택(102)이 하부 금속선(100) 및 상부 금속선(101)의 각각의 폭보다 크게 표시되어 있으나, 이는 하부 금속선(100)과 상부 금속선(101)의 연결을 강조하기 위해 크게 표시한 것일뿐 실제로는 비아 콘택(102)이 하부 금속선(100) 및 상부 금속선(101)의 각각의 폭보다 작 게 형성되어 있다.In a high frequency integrated circuit for a wireless communication system, an inductor is the device that degrades the most performance of the circuit. A typical analog circuit uses a three-dimensional spiral inductor. However, in a high frequency integrated circuit, as shown in FIG. 1A, a spiral inductor formed by integrating a semiconductor substrate is generally used. Referring to FIG. 1A, both ends of the inductor are marked as terminal 1 (Port 1) and terminal 2 (Port 2). The
도 1b는, 도 1에 도시된 구조를 더욱 상세히 나타내기 위한 것으로서, 도 1a의 A-A' 선에 따른 단면도이다. 도 1b를 참조하면, 예컨대 P-형 반도체 기판(10) 상에 제1 절연체층(20)이 형성되어 있고, 제1 절연체층(20) 위에 소정의 폭을 가지는 하부 금속선(100)이 형성되어 있다. 또한, 하부 금속선(100)과 상부 금속선(101)을 연결하는 비아 콘택(102)이 형성된 제2 절연체층(30) 위에 나선형의 형상을 가지는 상부 금속선(101)이 인덕터 코일로서 형성되어 있다. 이러한 구조를 가지는 종래기술의 나선형 인덕터는 아날로그 회로에서 사용되는 3차원 구조에 비하여 인덕턴스 값이 작고, 큰 기생 저항 성분을 가진다는 단점이 있다. 특히 손실이 큰 반도체 기판의 특성에 의하여, 반도체 기판 위에서 형성된 나선형 인덕터는 고주파 회로에서 매우 큰 전력의 손실을 야기한다. FIG. 1B is a cross-sectional view taken along line AA ′ of FIG. 1A to show the structure shown in FIG. 1 in more detail. Referring to FIG. 1B, for example, a
최근, 이렇게 반도체 기판 위에서 형성되는 인덕터의 특성 향상을 위하여 많은 연구가 이루어지고 있다. 대표적인 예가 [John R. Long "SiGe Radio Frequency ICs for Low-Power Portable Communication" Proceeding of the IEEE, vol. 93, no. 9, pp. 1598-1623, Sep. 2005.]의 논문으로 발표되었다. 상기 논문의 내용은 차동 구조의 회로에서 나선형 인덕터를 형성하되 차동 신호를 활용하여 인덕터의 특성을 향상시키는 기법을 제안하였다. 하지만, 상기 논문에서 제안된 나선형 인덕터는 차동 구조의 고주파 회로에만 적용가능하다는 문제점이 있다.Recently, many studies have been made to improve the characteristics of the inductor formed on the semiconductor substrate. A representative example is John R. Long "SiGe Radio Frequency ICs for Low-Power Portable Communication" Proceeding of the IEEE, vol. 93, no. 9, pp. 1598-1623, Sep. 2005.]. In this paper, we propose a technique to form a spiral inductor in a circuit of a differential structure, but improve the characteristics of the inductor by using a differential signal. However, there is a problem that the spiral inductor proposed in the above paper is applicable only to a high frequency circuit having a differential structure.
따라서, 현재 고주파 회로에서는 인덕터를 집적화시키지 않고, OFF-CHIP 형태로 구현하는 경우가 종종 발생한다. 하지만, OFF-CHIP 소자를 사용하게 되는 경 우는 고주파 회로의 단가 상승을 유발하여 회로의 시장 경쟁력을 저하시키는 단점이 있다. Therefore, in the current high frequency circuit, often implemented in OFF-CHIP form without integrating the inductor. However, when the OFF-CHIP device is used, there is a disadvantage in that the unit price of the high frequency circuit is increased to reduce the market competitiveness of the circuit.
한편, 일반적으로 실리콘 기판 위에 형성된 인덕터는, 인덕터에 흐르는 전류에 의하여 자기장이 형성이 되고, 이러한 자기장은 인덕터 아래의 반도체 기판에 기생 전류를 유도한다. 이러한 기생 전류는 맴돌이 전류(Eddy current)라고 한다. 이러한 맴돌이 전류는 인덕터의 전력 손실을 야기시키므로 반도체 집적 회로에서 형성되는 인덕터에는 이러한 전력 손실을 줄일 수 있는 방안이 요구된다.In general, a magnetic field is formed by an inductor formed on a silicon substrate, and the magnetic field induces parasitic currents to the semiconductor substrate under the inductor. This parasitic current is called eddy current. Since the eddy currents cause power loss of the inductor, an inductor formed in a semiconductor integrated circuit requires a method of reducing such power loss.
따라서, 본 발명의 기술적 과제는, 높은 인덕턴스 값 및 높은 Q-인자(Quality factor)를 가지는 인덕터를 제공하는 것이다.Accordingly, the technical problem of the present invention is to provide an inductor having a high inductance value and a high Q-factor.
본 발명의 다른 기술적 과제는, 맴돌이 전류(eddy current)에 의한 인덕터의 전력 손실을 줄일 수 있는 인덕터를 제공하는 것이다.Another technical problem of the present invention is to provide an inductor capable of reducing power loss of an inductor due to eddy currents.
상기한 기술적 과제들을 달성하기 위한 본 발명의 인덕터는, 반도체 집적 회로에서 형성되는 것으로서,The inductor of the present invention for achieving the above technical problem is formed in a semiconductor integrated circuit,
제1 단자 및 제2 단자를 가지며,Has a first terminal and a second terminal,
상기 인덕터를 형성하는 금속선이, 상기 제1 단자 및 제2 단자 사이에서, 적어도 2가닥 이상으로 나뉘어진 형태로 반도체 집적 회로의 동일한 면 상에 형성되 는 것을 특징으로 한다.The metal wire forming the inductor is formed on the same surface of the semiconductor integrated circuit in a form divided into at least two strands between the first terminal and the second terminal.
여기서, 상기 금속선이:Here, the metal wire is:
한 가닥으로 이루어져 감기는 제1 금속선 부분과;A first metal wire portion wound in one strand;
두 가닥으로 이루어져, 상기 두 가닥 중 하나는 상기 제1 금속선 부분의 내측으로 감기고, 상기 두 가닥 중 다른 하나는 상기 제1 금속선 부분의 외측으로 감기는 제2 금속선 부분;A second metal wire portion consisting of two strands, one of the two strands wound inward of the first metal wire portion, and the other of the two strands wound outside of the first metal wire portion;
을 포함하는 것이 바람직하다.It is preferable to include.
본 발명의 인덕터는 더욱 구체적으로,More specifically, the inductor of the present invention,
반도체 기판과;A semiconductor substrate;
상기 반도체 기판 상에 형성된 제1 절연체층과;A first insulator layer formed on the semiconductor substrate;
상기 제1 절연체층 상에 소정의 폭과 길이로 각각 분리되게 형성된 제1 하부 금속선 및 제2 하부 금속선과;A first lower metal wire and a second lower metal wire formed on the first insulator layer to be separated into predetermined widths and lengths, respectively;
상기 제1 하부 금속선 및 제2 하부 금속선을 덮도록 형성된 제2 절연체층과;A second insulator layer formed to cover the first lower metal wire and the second lower metal wire;
상기 제2 절연체층에 형성되되, 한 가닥으로 이루어져 감기는 제1 금속선 부분과, 두 가닥으로 이루어져 상기 두 가닥 중 하나는 상기 제1 금속선 부분의 내측으로 감기고, 상기 두 가닥 중 다른 하나는 상기 제1 금속선 부분의 외측으로 감기는 제2 금속선 부분을 포함하는 상부 금속선과;A first metal wire portion formed on the second insulator layer, the first strand being wound in one strand, and two strands, one of the two strands wound inwardly of the first metal strand, and the other of the two strands being made of the first strand An upper metal wire comprising a second metal wire portion wound out of the first metal wire portion;
상기 제2 절연체층에 형성되며, 상기 제1 하부 금속선과 비아 콘택으로 연결되는 제1 단자와;A first terminal formed on the second insulator layer and connected to the first lower metal wire through a via contact;
상기 제2 절연체층에 형성되며, 상기 제2 하부 금속선과 비아 콘택으로 연결 되는 제2 단자와;A second terminal formed on the second insulator layer and connected to the second lower metal wire through a via contact;
상기 상부 금속선의 제1 금속선 부분과 상기 제1 하부 금속선을 연결하는 제1 비아 콘택과;A first via contact connecting the first metal wire portion of the upper metal wire and the first lower metal wire;
상기 상부 금속선의 제2 금속선 부분과 상기 제2 하부 금속선을 연결하는 제2 비아 콘택;A second via contact connecting the second metal wire portion of the upper metal wire and the second lower metal wire;
을 구비하는 것이 바람직하다.It is preferable to have a.
상기한 인덕터는 모두 CMOS 소자 제조공정이나 화합물 반도체 소자 제조공정에 의해 제조될 수 있다.All of the above inductors may be manufactured by a CMOS device manufacturing process or a compound semiconductor device manufacturing process.
또한, 상기 인덕터의 금속선이 그라운드 실드 패턴의 상부에 형성되는 것이 바람직하다.In addition, it is preferable that the metal line of the inductor is formed on the ground shield pattern.
더욱 구체적으로는, 본 발명의 인덕터가:More specifically, the inductor of the present invention is:
반도체 기판과;A semiconductor substrate;
상기 반도체 기판 상에 분리된 다수의 패턴 영역을 갖도록 형성된 그라운드 실드 패턴들과;Ground shield patterns formed to have a plurality of pattern regions separated on the semiconductor substrate;
상기 그라운드 실드 패턴들을 덮도록 형성된 최하부 절연체층과;A lowermost insulator layer formed to cover the ground shield patterns;
상기 그라운드 실드 패턴들을 서로 연결하기 위해 상기 최하부 절연체층 상에 형성되는 연결 금속선과;A connection metal line formed on the lower insulator layer to connect the ground shield patterns to each other;
상기 그라운드 실드 패턴들과 상기 연결 금속선을 서로 연결시키기 위한 하부 비아 콘택과;A lower via contact for connecting the ground shield patterns and the connection metal line to each other;
상기 연결 금속선을 덮도록 형성된 제1 절연체층과;A first insulator layer formed to cover the connecting metal line;
상기 제1 절연체층 상에 소정의 폭과 길이로 각각 분리되게 형성된 제1 하부 금속선 및 제2 하부 금속선과;A first lower metal wire and a second lower metal wire formed on the first insulator layer to be separated into predetermined widths and lengths, respectively;
상기 제1 하부 금속선 및 제2 하부 금속선을 덮도록 형성된 제2 절연체층과;A second insulator layer formed to cover the first lower metal wire and the second lower metal wire;
상기 제2 절연체층에 형성되되, 한 가닥으로 이루어져 감기는 제1 금속선 부분과, 두 가닥으로 이루어져 상기 두 가닥 중 하나는 상기 제1 금속선 부분의 내측으로 감기고, 상기 두 가닥 중 다른 하나는 상기 제1 금속선 부분의 외측으로 감기는 제2 금속선 부분을 포함하는 상부 금속선과;A first metal wire portion formed on the second insulator layer, the first strand being wound in one strand, and two strands, one of the two strands wound inwardly of the first metal strand, and the other of the two strands being made of the first strand An upper metal wire comprising a second metal wire portion wound out of the first metal wire portion;
상기 제2 절연체층에 형성되며, 상기 제1 하부 금속선과 비아 콘택으로 연결되는 제1 단자와;A first terminal formed on the second insulator layer and connected to the first lower metal wire through a via contact;
상기 제2 절연체층에 형성되며, 상기 제2 하부 금속선과 비아 콘택으로 연결되는 제2 단자와;A second terminal formed on the second insulator layer and connected to the second lower metal wire through a via contact;
상기 상부 금속선의 제1 금속선 부분과 상기 제1 하부 금속선을 연결하는 제1 비아 콘택과;A first via contact connecting the first metal wire portion of the upper metal wire and the first lower metal wire;
상기 상부 금속선의 제2 금속선 부분과 상기 제2 하부 금속선을 연결하는 제2 비아 콘택;A second via contact connecting the second metal wire portion of the upper metal wire and the second lower metal wire;
을 구비하는 것이 바람직하다.It is preferable to have a.
이 경우, 상기 그라운드 실드 패턴들의 각각이 상기 상부 금속선이 감긴 방향과 직각을 이루도록 형성되는 것이 더욱 바람직하다.In this case, it is more preferable that each of the ground shield patterns is formed to be perpendicular to the direction in which the upper metal line is wound.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다. 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다. 한편, 도면에서 동일 참조부호는 동일 구성요소를 나타내며, 이에 대한 중복적인 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. This embodiment is not intended to limit the scope of the invention, but is presented by way of example only. In the drawings, the same reference numerals denote the same components, and redundant description thereof will be omitted.
도 2a는 본 발명의 일 실시예에 따른 인덕터의 구조를 설명하기 위한 도면이다. 보다 구체적으로, 도 2a의 (A)는 상부 금속선(301)을 구성하는 제1 금속선 부분(310)이 한 가닥으로 이루어져 감겨진 상태를 나타낸 도면이다. 제1 금속선 부분(310)의 한쪽 끝은 제1 비아 콘택(302)에 의해 제1 하부 금속선(300)에 연결되며, 제1 하부 금속선(300) 역시 비아 콘택(미도시)에 의해 상부 금속선(301)과 동일한 평면에 형성된 단자 1(Port 1)에 연결된다. 이어서, 도 2a의 (B)를 보면, 상부 금속선(301)을 구성하는 제2 금속선 부분(312)이 F 부분에서 두 가닥으로 나누어져, 두 가닥 중 하나는 제1 금속선 부분(310)의 내측으로 감기고, 두 가닥 중 다른 하나는 제1 금속선 부분(310)의 외측으로 감겨짐을 알 수 있다. 그 다음, 도 2a의 (C)에서와 같이 두 갈래로 나누어진 제2 금속선 부분(312)을 제2 비아 콘택(306)에 의해 모두 제2 하부 금속선(305)에 연결한 후, 이를 다시 비아 콘택(미도시)에 의해 상부 금속선(301)과 동일한 평면에 형성된 단자 2(Port 2)에 연결하여 인덕터가 완성된다. 도 3의 (A) 내지 (C)에 도시된 도면은 본 실시예에 따른 인덕터의 구조를 설명하기 위한 것일 뿐, 실제로 인덕터가 도 3의 (A) 내지 (C)의 절차에 따라 제조됨을 의미하는 것은 아니다.2A is a view for explaining the structure of an inductor according to an embodiment of the present invention. More specifically, FIG. 2A illustrates a state in which the first
일반적으로 인덕터는 동일한 방향의 전류 흐름을 가지는 금속선들이 서로 인접하게 배치되도록 하여, 금속선에서 발생된 자기장들의 결합을 이용함으로써 인덕 턴스를 확보한다. 따라서, 인덕터를 형성하는 금속선들 사이의 자기적 결합이 증가 한다면 해당 인덕터의 인덕턴스는 증가하게 된다. 본 발명에 의한 인덕터는 이러한 자기적 결합을 증가시켜 인덕터의 특성을 향상시키는 것이 목적이다.In general, inductors allow metal wires having current flow in the same direction to be disposed adjacent to each other, thereby securing inductance by using a combination of magnetic fields generated in the metal wires. Therefore, if the magnetic coupling between the metal wires forming the inductor increases, the inductance of the inductor increases. The inductor according to the present invention is to increase the magnetic coupling to improve the characteristics of the inductor.
상기와 같은 구조를 가지는 본 발명에 의한 인덕터는 종래 기술에 의한 인덕터에 비하여, 금속선들이 서로 마주 보는 부분이 많아진다. 이는 금속선들 사이의 자기적 결합을 더욱 용이하게 하여, 본 발명에 의한 인덕터는 종래 기술에 의한 인덕터에 비하여 높은 인덕턴스 값을 가지게 된다. 따라서 본 발명에 의한 인덕터와 종래 기술에 의한 인덕터가 서로 동일한 감은 비를 가지더라도, 이들을 비교하면 본 발명에 의한 인덕터가 더 높은 Q-인자(Quality-factor)를 가진다.In the inductor according to the present invention having the structure as described above, compared to the inductor according to the prior art, the portion where the metal wires face each other increases. This makes the magnetic coupling between the metal wires easier, so that the inductor according to the present invention has a higher inductance value than the inductor according to the prior art. Therefore, although the inductor according to the present invention and the inductor according to the prior art have the same winding ratio, the inductor according to the present invention has a higher Q-factor (Comparity-factor) when comparing them.
도 2b는 도 2a의 (C)의 B-B' 선에 따른 단면도이다. 도 2b의 구조는 도 1b의 구조와 대체로 유사하나, 가장 큰 차이점은, 제1 하부 금속선(300)과 상부 금속선(301)의 제1 금속선 부분(310)이 제1 비아 콘택(302)에 의해 연결되고, 제1 금속선 부분(310)의 양측에 제2 금속선 부분(312)이 형성된다는 것이다. 도 2a의 (C)와 도 2b를 참조하여 구체적인 구조를 살펴보면, 반도체 기판(10) 상에 형성된 제1 절연체층(20)이 형성되고, 제1 절연체층(20) 상에 소정의 폭과 길이로 각각 분리되게 제1 하부 금속선(300)과 제2 하부 금속선(305)이 형성된다. 제2 절연체층(30)은 제1 하부 금속선(300)과 제2 하부 금속선(305)을 덮도록 형성된다. 상부 금속선(301)은 제2 절연체층(30) 상에 형성되는데, 이 상부 금속선(301)은, 한 가닥으로 이루어져 감기는 제1 금속선 부분(310)과, 두 가닥으로 이루어져 두 가닥 중 하나는 제1 금속선 부분(310)의 내측으로 감기고, 두 가닥 중 다른 하나는 제1 금속선 부 분(310)의 외측으로 감기는 제2 금속선 부분(312)을 포함한다. 제1 단자(Port 1) 및 제2 단자(Port 1) 역시 제2 절연체층(30) 상에 형성되는데, 제1 단자(Port 1)는 제1 하부 금속선(300)과 비아 콘택으로 연결되며, 제2 단자(Port 2)는 제2 하부 금속선(305)과 비아 콘택으로 연결된다. 한편, 상부 금속선(301)의 제1 금속선 부분(310)과 제1 하부 금속선(300)은 제1 비아 콘택(302)에 의해 연결되며, 상부 금속선(301)의 제2 금속선 부분(312)과 제2 하부 금속선(305)은 제2 비아 콘택(306)들에 의해 각각 연결된다.FIG. 2B is a cross-sectional view taken along the line BB ′ of FIG. 2A (C). The structure of FIG. 2B is generally similar to that of FIG. 1B, but the biggest difference is that the first
이와 같은 구조의 인덕터를 형성하기 위해서, 현재 집적 회로의 형성에 가장 흔히 사용하는 반도체 공정인 CMOS 소자 제조공정이나 화합물 반도체 소자 제조공정이 사용될 수 있다. 일반적인 CMOS 소자 제조 공정을 사용할 경우, 예컨대 P-형으로 도핑이 된 실리콘 등의 반도체 기판(10) 위에 실리콘 산화막(SiO2)으로 형성되는 제2 절연체층(30)에 의해 제1 및 제2 하부 금속선들(300, 305)과 상부 금속선(301)이 비아 콘택을 제외하고는 절연되게 된다. 또한, 상부 금속선(301)과 제1 및 제2 단자들(Port 1, Port 2)는 제2 절연체층(30) 상에 전체적으로 금속층을 형성하고 이를 패턴 에치(pattern etch)하는 공정을 통해 형성하게 된다.In order to form an inductor having such a structure, a CMOS device manufacturing process or a compound semiconductor device manufacturing process, which is a semiconductor process currently most commonly used in forming integrated circuits, may be used. When using a general CMOS device fabrication process, for example, the first and second lower portions are formed by a
본 발명에서 사용되는 금속선들은 CMOS 소자 제조공정을 사용할 경우, 알루미늄이나 구리로 형성할 수 있다. 한편, 본 발명에 의한 인덕터는 화합물 반도체 소자 제조공정을 이용하여 형성할 수도 있는데, 이 경우에는 금속선을 금으로 형성할 수도 있다.Metal wires used in the present invention may be formed of aluminum or copper when using a CMOS device manufacturing process. Meanwhile, the inductor according to the present invention may be formed using a compound semiconductor device manufacturing process. In this case, the metal wire may be formed of gold.
도 3은 도 2a 및 도 2b에 도시된 본 발명의 일 실시예에 따른 인덕터를 약간 변형한 구조를 나타낸 도면이다. 도 3의 구조와 도 2a 및 도 2b의 구조의 가장 큰 차이점은, 도 3의 구조에서는 제2 금속선 부분(312)을 두 바퀴 감음으로써 더 높은 인덕턴스 값을 구현하였다는 것이다.3 is a view showing a slightly modified structure of the inductor according to an embodiment of the present invention shown in Figures 2a and 2b. The biggest difference between the structure of FIG. 3 and the structure of FIGS. 2A and 2B is that in the structure of FIG. 3, a higher inductance value is realized by winding the second
도 4는 본 발명의 인덕터에 대한 제1 변형례를 나타낸 도면이다. 도 4의 (A)는 금속선을 두 바퀴 감은 종래 기술에 의한 인덕터를 나타내고 있으며, 도 4의 (B)는 본 발명의 개념에 따라 금속선을 두 가닥 이상으로 나누어 형성한 인덕터를 나타내고 있다. 도 4의 (B)의 가장 큰 특징은 금속선을 단자 1 및 단자 2에 연결하기 위한 하부 금속선(400, 405) 외에도, 동일 평면 상에서 형성되는 상부 금속선의 설계 자유도를 높이기 위한 별도의 하부 금속선(407)이 더 마련된다는 것이다.4 is a view showing a first modification of the inductor of the present invention. 4 (A) shows an inductor according to the prior art in which a metal wire is wound two times, and FIG. 4 (B) shows an inductor formed by dividing a metal wire into two or more strands according to the concept of the present invention. 4B is a separate
도 5는 본 발명의 인덕터에 대한 제2 변형례를 나타낸 도면으로서, 도 5의 (A)는 금속선을 한 바퀴 반 감은 종래 기술에 의한 인덕터를 나타내고 있으며, 도 5의 (B) 및 (C)는 본 발명의 개념에 따라 금속선을 두 가닥 이상으로 나누어 형성한 인덕터를 나타내고 있다. 도 5의 (B) 및 (C)의 가장 큰 특징은, 제1 단자 및 제2 단자가 서로 반대편에 형성되었다는 점이다.FIG. 5 is a view showing a second modification of the inductor of the present invention. FIG. 5A shows an inductor according to the prior art in which a metal wire is wound in half. FIG. 5B and FIG. Shows an inductor formed by dividing a metal wire into two or more strands according to the concept of the present invention. The biggest feature of FIGS. 5B and 5C is that the first terminal and the second terminal are formed on opposite sides of each other.
도 6은 본 발명의 다른 실시예에 따른 인덕터들의 구조를 설명하기 위한 도면이다. 종래기술에 대한 설명에서, 맴돌이 전류는 인덕터의 전력 손실을 야기시키므로 반도체 집적 회로에서 형성되는 인덕터에는 이러한 전력 손실을 줄일 수 있는 방안이 요구된다고 언급한 바 있다. 따라서 이러한 맴돌이 전류를 최소화시키기 위해 PGS(Patterned Ground Shield)를 사용할 수도 있다. 이러한 PGS는 인덕터를 형 성하는 금속선과 직각으로 인덕터 아래에 금속 패턴 혹은 도핑된 폴리 실리콘(Poly Silicon) 패턴으로 형성된다. 더 구체적으로 설명하자면, 도 6의 (A)는, 도 2a의 (C)의 구조에서 반도체 기판(10)과 제1 절연체층(20) 사이에 금속선과 직교하는 그라운드 실드인 다수의 도핑된 폴리 실리콘 패턴(501)을 형성한 것을 나타내는 것이며, 도 6의 (B)는 도 6의 (A)의 구조에서 다수의 도핑된 폴리 실리콘 패턴(501)을 연결 금속선(502)과 하부 비아 콘택(505)으로 연결한 결과의 구조를 나타낸다. 도 6의 (A)를 참조하면, PGS를 형성하는 각각의 도핑된 폴리 실리콘 패턴(501)이 서로 전기적으로 연결되어 있지 않음을 알 수 있다.6 is a view for explaining the structure of the inductors according to another embodiment of the present invention. In the description of the prior art, it has been mentioned that eddy currents cause power loss of the inductor, so that an inductor formed in a semiconductor integrated circuit requires a method for reducing such power loss. Therefore, a patterned ground shield (GSG) can be used to minimize this eddy current. The PGS is formed of a metal pattern or a doped polysilicon pattern under the inductor at right angles to the metal wire forming the inductor. More specifically, FIG. 6A illustrates a plurality of doped poly, which is a ground shield orthogonal to metal lines between the
도 7은 도 6의 (B)에 도시된 D-D'선에 따른 단면도이다. 도 7을 참조하면, 반도체 기판(10) 상에 분리된 다수의 패턴 영역을 갖도록 그라운드 실드 패턴(PGS; 501)들이 형성된다. 그라운드 실드 패턴(PGS)들은 도핑된 폴리 실리콘을 이루어지는 것으로서, 그 각각은 상부 금속선(301)이 감긴 방향과 직각을 이루도록 미리 형성된다. 이어서, 그라운드 실드 패턴(501)들을 덮도록 최하부 절연체층(510)이 형성되며, 그라운드 실드 패턴(501)들을 서로 연결하기 위해 최하부 절연체층(510)의 상에 하부 비아 콘택(505)과 연결 금속선(502)이 마련된다. 그 상부에 제1 절연체층(20)이 마련되는데, 그 위의 구조는 도 2b에 도시된 것과 동일하므로 이에 대한 중복적인 설명은 생략한다.FIG. 7 is a cross-sectional view taken along the line D-D 'of FIG. 6B. Referring to FIG. 7, ground
이와 같은 특성을 가지는 본 발명에 의한 인덕터의 특성을 확인하기 위하여 컴퓨터 모사(simulation)를 하여 도 8에 나타내었다. 컴퓨터 모사에 사용된 종래 기술에 의한 인덕터와 본 발명에 의한 인덕터는 공정한 비교를 위하여 동일한 면적 을 가지도록 설계 되었으며, 종래 기술에 의한 인덕터는 도 4의 (A)에 도시된 구조를 선택하였고, 본 발명에 의한 인덕터는 도 4의 (B)에 도시된 구조를 선택하였다. 컴퓨터 모사에 사용된 금속선 및 기판은 현재 상용으로 흔히 사용되고 있는 RFCMOS 0.25㎛의 것을 이용하였다. 금속선은 알루미늄으로 형성하였으며, 두께는 1.5㎛이다. 두 가지 인덕터의 특성을 살피기 위하여 인덕터의 Q-인자(Quality factor)를 서로 비교 하였는데, 이러한 Q-인자의 값이 클수록 인덕터의 기생 저항 성분에 비하여 인덕턴스 값이 크다는 의미가 되어, 높은 Q-인자를 가지는 인덕터가 더 특성이 좋은 인덕터라고 할 수 있다. 컴퓨터 모사의 결과로부터, 약 5 ㎓ 이하의 주파수 영역에서는 종래기술에 의한 인덕터와 본 발명에 의한 인덕터의 Q-인자는 서로 비슷한 값을 가졌다. 하지만, 5 ㎓ 이상의 주파수 영역에서는 본 발명에 의한 인덕터가 종래 기술에 의한 인덕터에 비하여 높은 Q-인자를 유지함을 확인할 수 있다. 이로부터 본 발명에 의한 인덕터는 고주파 회로의 특성을 향상시킬 수 있음을 알 수 있다. In order to confirm the characteristics of the inductor according to the present invention having such characteristics, it is shown in FIG. 8 by computer simulation. The inductor according to the prior art and the inductor according to the present invention used in the computer simulation is designed to have the same area for a fair comparison, the inductor according to the prior art is selected in the structure shown in Fig. 4A, The inductor according to the invention selected the structure shown in Fig. 4B. Metal wires and substrates used in computer simulations used RFCMOS 0.25 µm, which is currently commonly used. The metal wire is made of aluminum and has a thickness of 1.5 μm. In order to examine the characteristics of the two inductors, the Q-factors of the inductors were compared with each other. The larger the Q-factor, the higher the inductance value compared to the parasitic resistance component of the inductor. Inductors can be said to have better characteristics. From the results of the computer simulation, the Q-factors of the inductor according to the prior art and the inductor according to the present invention had similar values in the frequency range of about 5 kHz or less. However, in the frequency range of 5 kHz or more, it can be seen that the inductor according to the present invention maintains a higher Q-factor than the inductor according to the prior art. From this, it can be seen that the inductor according to the present invention can improve the characteristics of the high frequency circuit.
이상과 같이 본 발명의 실시예에 대해 설명하였지만, 본 발명은 상기 실시예에만 한정되지 않으며, 사용자의 응용에 따라 변형될 수 있다. Although the embodiments of the present invention have been described as described above, the present invention is not limited to the above embodiments, and may be modified according to the application of the user.
상기한 바와 같이 본 발명은 인덕터에 관한 것으로서, 본 발명에 따르면 고주파 집적회로에서 사용되는 인덕터를 구성하고 있는 금속선(Metal Line)을 여러 가닥으로 나누어 감아 주기 때문에, 높은 인덕턴스 값 및 높은 Q-인자(Quality factor)를 가지는 이점이 있다.As described above, the present invention relates to an inductor, and according to the present invention, since the metal line constituting the inductor used in the high frequency integrated circuit is wound into several strands, a high inductance value and a high Q-factor ( There is an advantage of having a quality factor.
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