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KR100817088B1 - 다마신 공정을 이용한 반도체 소자의 미세 금속 배선 패턴형성 방법 - Google Patents

다마신 공정을 이용한 반도체 소자의 미세 금속 배선 패턴형성 방법 Download PDF

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KR100817088B1
KR100817088B1 KR1020070016797A KR20070016797A KR100817088B1 KR 100817088 B1 KR100817088 B1 KR 100817088B1 KR 1020070016797 A KR1020070016797 A KR 1020070016797A KR 20070016797 A KR20070016797 A KR 20070016797A KR 100817088 B1 KR100817088 B1 KR 100817088B1
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KR
South Korea
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forming
pattern
layer
mold
metal
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고차원
남정림
여기성
김상진
정성곤
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삼성전자주식회사
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Abstract

다마신 공정으로 형성되는 금속 하드마스크 패턴을 이용하여 최종적으로 형성하고자 하는 배선 패턴의 레이아웃과 동일한 레이아웃의 음각 패턴을 가지는 절연막 패턴을 형성하고 상기 절연막 패턴을 이용하여 다마신 공정에 의해 금속 배선 패턴을 형성하는 반도체 소자의 미세 금속 배선 패턴 형성 방법에 관하여 개시한다. 본 발명에 따른 방법에서는 제1 스페이스를 통해 절연막을 노출시키도록 절연막 위에 제1 레이아웃으로 배치되는 복수의 몰드 패턴을 형성한다. 다마신 공정에 의해 제1 스페이스 내에 금속 하드마스크 패턴을 형성한다. 몰드 패턴을 제거한 후, 금속 하드마스크 패턴을 식각 마스크로 하여 절연막을 식각하여 제1 레이아웃과 동일한 레이아웃의 음각 패턴이 형성된 절연막 패턴을 형성한다. 다마신 공정에 의해 절연막 패턴에 형성된 제2 스페이스 내에 제1 레이아웃과 동일한 레이아웃을 가지는 금속 배선 패턴을 형성한다.
다마신, 금속 배선, 더블 패터닝, Cu, 하드 마스크

Description

다마신 공정을 이용한 반도체 소자의 미세 금속 배선 패턴 형성 방법 {Method of forming fine damascene metal pattern for semiconductor device}
도 1은 본 발명에 따른 반도체 소자의 미세 금속 배선 패턴 형성 방법을 이용하여 구현할 수 있는 복수의 비트 라인의 레이아웃(layout)을 예시한 도면이다.
도 2 내지 도 15는 본 발명의 바람직한 실시예에 따른 반도체 소자의 미세 금속 배선 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 비트 라인, 100: 반도체 기판, 112: 식각저지층, 120: 절연막, 120a: 절연막 패턴, 120b: 제2 스페이스, 122: 제2 식각저지층, 130: 몰드 패턴, 130a: 제1 스페이스, 132: 제1 버퍼층, 132a: 낮은 표면부, 134: 제1 몰드 패턴, 136: 제2 버퍼층, 136a: 낮은 표면부, 138: 제2 몰드층, 138a: 제2 몰드 패턴, 140: 금속 하드마스크 패턴, 142: 제1 배리어막, 144: 제1 금속막, 150: 금속 배선 패턴, 152: 제2 배리어막, 154: 제2 금속막.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 미세 피치로 반복 형성되는 금속 배선을 다마신 공정에 의해 형성하는 반도체 소자의 미세 금속 배선 패턴 형성 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는 데 있어서 패턴 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여는 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여는 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격과의 합인 피치(pitch)를 작게 하여야 한다. 최근, 반도체 소자의 디자인 룰 (design rule)이 급격하게 감소됨에 따라, 반도체 소자 구현에 필요한 패턴을 형성하기 위한 포토리소그래피 공정에 있어서 해상 한계로 인하여 미세 피치를 가지는 패턴을 형성하는 데 한계가 있다. 특히, 반도체 메모리 소자의 집적도가 증가함에 따라 30 nm급의 피쳐사이즈 (feature size)를 가지는 초고집적 반도체 소자에서 비트 라인과 비트 라인 간의 피치가 급격하게 감소하게 되었다. 이와 같이 미세 피치로 반복 형성되는 복수의 비트 라인을 형성하기 위하여 포토리소그래피 공정을 이용하는 경우에는 해상 한계로 인하여 원하는 패턴을 형성하는 데 한계가 있다.
또한, 지금까지 제안된 비트 라인 형성 방법에서는 비트 라인 형성을 위한 도전막으로서 W막 등과 같이 패터닝이 용이한 막을 이용하였다. 즉, 기판상에 비트 라인 형성용 도전막을 형성한 후, 최종적으로 형성하고자 하는 비트 라인 패턴에 대응되는 양각의 하드마스크 패턴을 상기 도전막 위에 형성하고, 상기 하드마스크 패턴을 식각마스크로 이용하여 상기 도전막을 식각하여 미세 피치로 반복되는 복수 의 비트 라인을 형성하였다.
그러나, 반도체 소자가 초고집적화됨에 따라 비트 라인간 스페이스(space) 폭도 점차 감소되어 커플링 커패시터에 의한 RC 지연 (resistance capacitance delay) 문제가 심각하게 대두되고 있다. 따라서, 텅스텐 또는 알루미늄에 비해 비저항이 작고 EM (electro-migration) 또는 SM (stress-migration)에 대하여 비교적 안정적인 Cu를 새로운 금속 배선 재료로 사용하고자 하는 시도가 이루어지고 있다.
초고집적화된 반도체 소자에서 Cu막을 이용하여 비트 라인을 형성하는 경우 비저항이 낮아서 우수한 소자 신뢰성을 제공할 수 있다. 그러나, Cu막은 식각 특성이 좋지 않아서 W막의 경우와 같이 직접 식각하는 방법으로 패터닝할 수 없다. 통상적으로 Cu막 패턴을 형성하고자 하는 경우에는 먼저 절연막에 음각의 비트 라인 패턴을 형성한 후 상기 음각의 패턴 내에 Cu를 채우는 다마신 공정을 이용하게 된다. 그러나, 초고집적 반도체 소자에 필요한 미세 피치로 반복 형성되는 복수의 Cu막 패턴을 형성하고자 하는 경우, 비트 라인간 스페이스의 폭이 수 내지 수 십 nm 정도로 매우 작은 것을 고려할 때, 더블 패터닝 공정을 이용하는 경우에도 상기 비트라인간 스페이스에 대응하는 폭을 가지는 절연막 패턴을 구현하는 것은 매우 어렵다. 또한, 예를 들면 셀 어레이 영역에서와 같이 미세 피치로 반복 형성되는 매우 작은 치수의 폭을 가지는 배선 패턴들과 주변회로 영역에서와 같이 다양한 크기를 가지는 회로 패턴들을 절연막에 음각 패턴으로 동시에 구현하기는 더욱 어렵다. 따라서, 종래 기술에서의 음각 패턴을 이용한 Cu막 패턴 형성 방법에 따르면 초고집적화된 반도체 소자의 비트 라인과 같은 배선 패턴을 형성하는 데 한계가 있다.
본 발명은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 다마신 공정으로 배선 패턴을 형성할 때 음각 패턴에만 의존하여 배선 패턴을 형성하는 종래 기술에서의 문제점을 극복하기 위하여, W막 패턴과 같이 양각 패턴 형성 방법에 의해 배선 패턴 형성이 가능한 도전막을 패터닝할 때 사용되는 양각의 배선 패턴 형성용 레이아웃을 그대로 이용하여 다마신 공정에 의해 미세 피치로 반복 형성되는 복수의 배선 패턴을 형성할 수 있는 반도체 소자의 미세 금속 배선 패턴 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 미세 금속 배선 패턴 형성 방법에서는 기판상에 절연막을 형성한다. 제1 스페이스를 통해 상기 절연막을 노출시키도록 상기 절연막 위에 제1 레이아웃(layout)으로 배치되는 복수의 몰드 패턴을 형성한다. 다마신 공정에 의해 상기 제1 스페이스 내에 금속 하드마스크 패턴을 형성한다. 상기 몰드 패턴을 제거한다. 상기 금속 하드마스크 패턴을 식각 마스크로 하여 상기 절연막을 식각하여 상기 절연막을 관통하는 제2 스페이스를 형성하여 상기 제1 레이아웃과 동일한 레이아웃의 음각 패턴이 형성된 절연막 패턴을 형성한다. 다마신 공정에 의해 상기 제2 스페이스 내에 상기 제1 레이아웃과 동일한 레이아웃을 가지는 금속 배선 패턴을 형성한다.
상기 금속 하드마스크 패턴과 상기 금속 배선 패턴은 상호 동일한 물질을 포함할 수 있다.
상기 몰드 패턴은 상호 교대로 반복 형성되어 있는 복수의 제1 몰드 패턴 및 제2 몰드 패턴을 포함할 수 있다, 이 때, 상기 몰드 패턴을 형성하는 단계는 상기 몰드 패턴의 피치의 1/2인 제1 피치로 반복 형성되는 복수의 제1 몰드 패턴을 형성하는 단계와, 상기 복수의 제1 몰드 패턴중 상호 인접한 2 개의 제1 몰드 패턴 사이의 공간에 상기 제1 몰드 패턴과 상호 이격되어 있는 제2 몰드 패턴을 형성하는 단계를 포함할 수 있다.
본 발명에 따른 반도체 소자의 미세 금속 배선 패턴 형성 방법의 예시적인 일 양태에서, 상기 몰드 패턴을 형성하기 위하여, 상기 절연막 위에 복수의 제1 몰드 패턴을 형성하는 단계; 상기 복수의 제1 몰드 패턴중 상호 인접한 2 개의 제1 몰드 패턴 사이에서 소정 폭의 리세스 영역이 남도록 상기 제1 몰드 패턴 각각의 양 측벽을 덮는 버퍼층을 형성하는 단계; 상기 상호 인접한 2 개의 제1 몰드 패턴 사이에 있는 상기 리세스 영역 내에 제2 몰드 패턴을 형성하는 단계; 그리고 상기 제1 몰드 패턴과 상기 제2 몰드 패턴과의 사이에 있는 상기 버퍼층을 제거하는 단계를 포함할 수 있다.
또한, 본 발명에 따른 반도체 소자의 미세 금속 배선 패턴 형성 방법의 예시적인 다른 양태에서, 상기 몰드 패턴을 형성하기 위하여, 상기 절연막 위에 식각저지층을 형성하는 단계; 상기 제1 식각 저지층 위에 복수의 제1 몰드 패턴을 형성하는 단계; 상기 복수의 제1 몰드 패턴중 상호 인접한 2 개의 제1 몰드 패턴 사이에서 소정 폭의 리세스 영역이 남도록 상기 제1 몰드 패턴 각각의 양 측벽을 덮는 버퍼층을 형성하는 단계; 상기 상호 인접한 2 개의 제1 몰드 패턴 사이에 있는 상기 리세스 영역 내에 제2 몰드 패턴을 형성하는 단계; 그리고 상기 식각저지층이 노출될 때까지 상기 제1 몰드 패턴과 상기 제2 몰드 패턴과의 사이에 있는 상기 버퍼층을 제거하는 단계를 포함할 수 있다.
또한, 본 발명에 따른 반도체 소자의 미세 금속 배선 패턴 형성 방법의 예시적인 또 다른 양태에서, 상기 몰드 패턴을 형성하기 위하여, 상기 절연막 위에 제1 버퍼층을 형성하는 단계; 상기 제1 버퍼층 위에 복수의 제1 몰드 패턴을 형성하는 단계; 상기 복수의 제1 몰드 패턴중 상호 인접한 2 개의 제1 몰드 패턴 사이에서 소정 폭의 리세스 영역이 남도록 상기 제1 몰드 패턴 각각의 양 측벽 및 상기 제1 버퍼층을 덮는 제2 버퍼층을 형성하는 단계; 상기 상호 인접한 2 개의 제1 몰드 패턴 사이에 있는 상기 리세스 영역 내에 제2 몰드 패턴을 형성하는 단계; 그리고 상기 제1 몰드 패턴과 상기 제2 몰드 패턴과의 사이에 있는 상기 제2 버퍼층 및 제1 버퍼층을 제거하는 단계를 포함할 수 있다.
또한, 본 발명에 따른 반도체 소자의 미세 금속 배선 패턴 형성 방법의 예시적인 또 다른 양태에서, 상기 몰드 패턴을 형성하기 위하여, 상기 절연막 위에 식각저지층을 형성하는 단계; 상기 식각저지층 위에 제1 버퍼층을 형성하는 단계; 상기 제1 버퍼층 위에 복수의 제1 몰드 패턴을 형성하는 단계; 상기 복수의 제1 몰드 패턴중 상호 인접한 2 개의 제1 몰드 패턴 사이에서 소정 폭의 리세스 영역이 남도록 상기 제1 몰드 패턴 각각의 양 측벽 및 상기 제1 버퍼층을 덮는 제2 버퍼층을 형성하는 단계; 상기 상호 인접한 2 개의 제1 몰드 패턴 사이에 있는 상기 리세스 영역 내에 제2 몰드 패턴을 형성하는 단계; 그리고 상기 식각저지층이 노출될 때까 지 상기 제1 몰드 패턴과 상기 제2 몰드 패턴과의 사이에 있는 상기 제2 버퍼층 및 제1 버퍼층을 제거하는 단계를 포함할 수 있다.
상기 금속 하드마스크 패턴을 형성하는 단계는 상기 제1 스페이스의 내벽 및 상기 몰드 패턴의 표면에 제1 배리어막을 형성하는 단계와, 상기 제1 배리어막 위에 상기 제1 스페이스를 완전히 채우는 제1 금속막을 형성하는 단계를 포함할 수 있다.
또는, 상기 금속 하드마스크 패턴을 형성하는 단계는 상기 제1 스페이스의 내벽 및 상기 몰드 패턴의 표면에 제1 배리어막을 형성하는 단계와, 상기 제1 배리어막 위에 상기 제1 스페이스를 완전히 채우는 Cu 하드마스크층을 형성하는 단계를 포함할 수 있다. 또한, 상기 Cu 하드마스크 패턴을 형성한 후 상기 몰드 패턴의 상면이 노출될 때까지 상기 Cu 하드마스크층의 일부 및 상기 제1 배리어막의 일부를 제거하는 단계를 더 포함할 수도 있다.
상기 금속 배선 패턴을 형성하는 단계는 상기 제2 스페이스의 내벽에 제2 배리어막을 형성하는 단계와, 상기 제2 배리어막 위에 상기 제2 스페이스를 완전히 채우는 제2 금속막을 형성하는 단계를 포함할 수 있다.
또는, 상기 금속 배선 패턴을 형성하는 단계는 상기 제2 스페이스의 내벽에 제2 배리어막을 형성하는 단계와, 상기 제2 배리어막 위에 상기 제2 스페이스를 완전히 채우는 Cu 배선층을 형성하는 단계를 포함할 수 있다. 또한, 상기 Cu 배선층을 형성한 후 상기 절연막의 상면이 노출될 때까지 상기 Cu 배선층의 일부 및 상기 제2 배리어막의 일부를 제거하는 단계를 더 포함할 수 있다. 상기 절연막의 상면이 노출될 때까지 상기 Cu 배선층의 일부 및 상기 제2 배리어막의 일부를 제거하는 동안 상기 절연막 위에 있는 금속 하드마스크 패턴이 함께 제거될 수 있다.
본 발명에 따른 반도체 소자의 미세 금속 배선 패턴 형성 방법에서, 상기 절연막 패턴을 형성한 후 상기 금속 배선 패턴을 형성하기 전에, 상기 금속 하드마스크 패턴을 제거하는 단계를 더 포함할 수 있다.
본 발명에 의하면, 미세한 피치로 반복 형성되는 금속 배선 패턴을 형성하기 위하여 다마신 공정으로 형성되는 금속 하드마스크 패턴을 이용하여 최종적으로 형성하고자 하는 배선 패턴의 레이아웃과 동일한 레이아웃의 음각 패턴을 가지는 절연막 패턴을 형성하고 상기 절연막 패턴을 이용하여 다마신 공정에 의해 금속 배선 패턴을 형성한다. 따라서, 미세 피치로 반복 형성되는 복수의 배선 패턴을 Cu로 형성하는 경우에도 다마신 공정에서 요구되는 음각 패턴 형성을 위한 별도의 레이아웃을 새로 설계할 필요 없이 용이하게 구현할 수 있다.
다음에, 본 발명에 따른 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 설명하는 본 발명의 실시예는 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서, 층 및 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 미세 금속 배선 패 턴 형성 방법을 이용하여 구현하고자 하는 복수의 배선 패턴의 일 예로서 복수의 비트라인(10)의 레이아웃(layout)을 예시한 도면이다.
도 1에서, 형성하고자 하는 비트 라인(10)은 각각 제1 피치(PB)로 반복 배치되어 있다.
도 2 내지 도 15는 도 1의 레이아웃에 따른 비트 라인(10)을 형성하기 위한 예시적인 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 2 내지 도 15는 도 1의 A - A'선 단면에 대응되는 도면들이다.
도 1을 참조하면, 반도체 기판(100)상에 제1 식각저지층(112), 절연막(120) 및 제2 식각저지층(122)을 차례로 형성한다.
상기 반도체 기판(100)에는 예를 들면 트랜지스터와 같은 반도체 소자 형성에 필요한 단위 소자들(도시 생략)이 형성되어 있을 수 있으며, 상기 단위 소자들을 덮고 있는 층간절연막(도시 생략)이 상기 반도체 기판(100)의 상면에 형성되어 있을 수 있다. 또한, 상기 반도체 기판(100)의 상면에는 상기 층간절연막을 통해 상기 단위 소자들에 전기적으로 연결 가능한 도전 영역들(도시 생략)이 노출되어 있을 수 있다.
상기 제1 식각저지층(112)은 상기 절연막(120)이 식각될 때 식각 스토퍼 (etch stopper) 역할을 하도록 형성하는 것이다. 상기 제1 식각저지층(112)은 예를 들면 실리콘 질화막, 실리콘 산화질화막, 또는 실리콘 카바이드막으로 이루어질 수 있으며 약 500 Å의 두께로 형성될 수 있다.
상기 절연막(120)은 배선 패턴 형성 영역에 대응되는 위치에 개구가 형성될 절연막이다. 상기 절연막(120)은 RC 지연을 감소시킬 수 있도록 비교적 낮은 유전상수를 가지는 절연 물질로 이루어지는 것이 바람직하다. 예를 들면, 상기 절연막(120)은 TEOS (tetraethyl orthosilicate), FSG (fluorine silicate glass), SiOC 또는 SiLK로 이루어질 수 있다.
상기 제2 식각저지층(122)은 후속 공정에서 몰드 패턴을 형성하기 위한 식각 공정시 식각 스토퍼 역할을 하도록 형성하는 것이다. 상기 제2 식각저지층(122)은 예를 들면 폴리실리콘막으로 이루어질 수 있으며 약 400 Å의 두께로 형성될 수 있다.
도 3 내지 도 8은 몰드 패턴(130)(도 8 참조)을 형성하기 위한 일련의 공정을 설명하기 위한 단면도들이다. 상기 몰드 패턴(130) 형성을 위한 예시적인 공정을 다음에 상세히 설명한다. 본 예에서는 상기 몰드 패턴(130)이 도 1에 예시된 비트 라인(10)의 레이아웃과 동일한 레이아웃으로 배치되도록 형성된다. 본 예에서는 상기 몰드 패턴(130)을 형성하기 위하여 더블 패터닝 (double patterning) 공정을 이용한다.
먼저 도 3을 참조하면, 상기 제2 식각저지층(122) 위에 제1 버퍼층(132)을 형성한다. 그리고, 통상의 포토리소그래피 공정을 이용하여 상기 제1 버퍼층(132) 위에 복수의 제1 몰드 패턴(134)을 형성한다.
상기 제1 몰드 패턴(134)은 최종적으로 형성하고자 하는 몰드 패턴(130)(도 8 참조)의 피치(P) 보다 2배 큰 제1 피치(2P)를 가지도록 형성된다. 여기서, 상기 몰드 패턴(130)의 피치(P)는 도 1에 예시된 비트 라인(10)의 피치(PB)와 동일하다. 상기 제1 몰드 패턴(134)의 제1 폭(W1)은 상기 제1 피치(2P)의 1/4인 값을 가지도록 설계될 수 있다.
상기 제1 버퍼층(132) 및 상기 제1 몰드 패턴(134)은 각각 식각 특성이 서로 다른 물질, 즉 소정의 식각 조건에 대하여 서로 다른 식각 선택비를 가지는 물질로 이루어진다. 예를 들면, 상기 제1 버퍼층(132) 및 상기 제1 몰드 패턴(134)은 각각 산화막, 질화막 및 폴리실리콘막으로 이루어지는 군에서 선택되는 서로 다른 하나의 물질로 이루어질 있다.
예를 들면, 상기 제1 버퍼층(132)은 열산화막, CVD (chemical vapor deposition) 산화막, USG막 (undoped silicate glass film) 및 HDP 산화막 (high density plasma oxide film)으로 이루어지는 군에서 선택되는 적어도 하나의 산화막으로 이루어질 수 있다. 또는, 제1 버퍼층(132)은 질화막, 예를 들면 SiON, SiN, SiBN 및 BN으로 이루어지는 군에서 선택되는 적어도 하나의 막으로 이루어질 수도 있다. 또는, 상기 제1 버퍼층(132)은 위에서 예시된 질화막들 중에서 선택되는 하나의 질화막과 위에서 예시된 산화막들중에서 선택되는 하나의 산화막의 적층 구조로 이루어질 수도 있다. 상기 제1 버퍼층(132)이 산화막 또는 질화막으로 이루어지는 경우, 상기 제1 몰드 패턴(134)은 폴리실리콘막으로 이루어질 수 있다. 또는, 상기 제1 버퍼층(132)이 질화막으로 이루어진 경우, 상기 제1 몰드 패턴(134)은 평탄도 특성이 우수한 산화막, 예를 들면 SOG막 (silicon on glass film) 또는 FOX막 (flowable oxide film)으로 이루어질 수 있다.
도 4를 참조하면, 상기 복수의 제1 몰드 패턴(134) 사이에서 노출되는 상기 제1 버퍼층(132)을 그 상면으로부터 제1 두께(d) 만큼 제거하여 상기 제1 버퍼층(132)의 상면에 낮은 표면부(132a)를 형성한다.
바람직하게는, 상기 제1 두께(d)는 상기 제1 몰드 패턴(134)의 제1 폭(W1)과 동일한 치수를 가지도록 한다.
상기 제1 버퍼층(132)의 상면에 상기 낮은 표면부(132a)를 형성하기 위하여 건식 식각 공정을 행할 수 있다, 예를 들면, 도 3을 참조하여 설명한 상기 제1 몰드 패턴(134) 형성 공정에서, 상기 제1 몰드 패턴(134) 형성을 위한 건식 식각 공정시 상기 제1 몰드 패턴(134)이 형성된 후 상기 제1 버퍼층(132)에 대하여 연속적으로 과도 식각을 행하여 상기 낮은 표면부(132a)가 형성되도록 할 수 있다. 다른 방법으로서, 상기 낮은 표면부(132a)를 형성하기 위한 별도의 건식 식각 공정을 행할 수도 있다.
상기 낮은 표면부(132a) 형성 공정, 또는 상기 제1 버퍼층(132) 형성 공정은 본 발명에 따른 미세 금속 배선 패턴 형성 방법을 실시하기 위한 필수 공정은 아니며, 경우에 따라 생략 가능하다.
도 5를 참조하면, 상기 복수의 제1 몰드 패턴(134)중 상호 인접한 2개의 제1 몰드 패턴(134) 사이에서 소정 폭의 리세스 영역(136a)이 남도록 상기 제1 몰드 패턴(134) 각각의 양 측벽을 덮는 제2 버퍼층(136)을 형성한다.
상기 제2 버퍼층(136)은 상기 제1 몰드 패턴(134)의 상면 및 측벽과, 상기 제1 버퍼층(132)의 낮은 표면부(132a)를 각각 균일한 두께로 덮는 막으로 형성될 수 있다. 상기 제2 버퍼층(136)은 상기 제1 두께(d)와 동일한 두께를 가지도록 형성될 수 있다. 또한, 상기 제2 버퍼층(136)의 상면에 의해 한정되는 상기 리세스 영역(136a)이 상기 제1 폭(W1)과 동일한 크기의 폭(W2)을 가지도록 상기 제2 버퍼층(136)의 두께를 결정할 수 있다.
상기 제2 버퍼층(136)은 상기 제1 버퍼층(132)과 동일 또는 유사한 식각 특성을 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 제2 버퍼층(136)은 상기 제1 버퍼층(132) 구성 물질과 동일한 물질로 이루어질 수 있다. 또는, 상기 제2 버퍼층(136)은 상기 제1 버퍼층(132)과 식각 특성은 유사하나 상호 다른 물질로 이루어질 수도 있다. 예를 들면, 상기 제2 버퍼층(136)은 산화막으로 이루어질 수 있다. 바람직하게는, 상기 제2 버퍼층(136)은 ALD (atomic layer deposition) 방법에 의하여 형성된 산화막으로 이루어질 수 있다.
도 6을 참조하면, 상기 제2 버퍼층(136) 위에 제2 몰드층(138)을 형성한다. 상기 제2 몰드층(138)은 상기 제1 몰드 패턴(134)과 식각 특성이 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들면, 상기 제1 버퍼층(132) 및 제2 버퍼층(136)이 각각 산화막으로 이루어진 경우, 상기 제2 몰드층(138)은 폴리실리콘막으로 이루어질 수 있다.
상기 제2 몰드층(138)을 형성함으로써 상기 리세스 영역(136a)은 상기 제2 몰드층(138)으로 채워지게 된다. 상기 제2 버퍼층(136)의 두께가 상기 제1 피치(2P)의 1/4인 값을 가지는 경우, 상기 제2 몰드층(138)중 상기 리세스 영역(136a) 내에 채워진 부분의 폭, 즉 상기 리세스 영역(136a)의 폭(W2)은 상기 제1 피치(2P)의 1/4인 값, 즉 상기 제1 몰드 패턴(134)의 폭(W1)과 동일한 값이 될 수 있다.
도 7을 참조하면, 상기 제2 몰드층(138)의 일부를 제거하여 상기 리세스 영역(136a) 내에만 제2 몰드 패턴(138a)이 남도록 한다. 그 결과, 복수의 제2 몰드 패턴(138a) 사이에서 상기 제1 몰드 패턴(134)을 덮고 있는 제1 버퍼층(136)이 노출된다. 상기 제2 몰드 패턴(138a)은 상호 인접한 2 개의 제1 몰드 패턴(134) 사이의 공간에서 상기 제1 몰드 패턴(134)과 상호 이격된 상태로 상기 리세스 영역(136a) 내에 형성되어 있으며, 상기 복수의 제2 몰드 패턴(138a)은 상기 제1 피치(2P)와 동일한 피치로 반복 형성된다.
상기 제2 몰드층(138)의 일부를 제거할 때, 상기 제2 몰드 패턴(138a)의 상면이 상기 제1 몰드 패턴(134)의 상면과 대략 동일한 레벨로 되도록 상기 제2 몰드층(138)의 식각량을 조절할 수 있다. 예를 들면, 상기 제2 몰드층(138)의 일부를 제거하기 위하여 습식 식각 공정을 이용할 수 있다.
상기와 같은 공정으로 상기 제2 몰드 패턴(138a)을 형성함으로써 상기 리세스 영역(136a) 내에 형성되어 있는 상기 제2 몰드 패턴(138a)은 상기 제1 몰드 패턴(134)과 대략 동일한 수평면상에 위치될 수 있다. 또한, 상기 제2 몰드 패 턴(138a)은 상기 제1 몰드 패턴(134)의 연장 방향과 동일한 방향으로 연장되는 복수의 라인 패턴을 구성한다.
도 8을 참조하면, 상기 제1 몰드 패턴(134) 및 제2 몰드 패턴(138a)을 식각 마스크로 하여 이들 사이에서 노출되는 상기 제2 버퍼층(136) 및 제1 버퍼층(132)을 이방성 건식 식각한다.
그 결과, 상기 제2 식각저지층(122) 위에는 상기 제1 몰드 패턴(134) 및 제2 몰드 패턴(138a)을 포함하는 복수의 몰드 패턴(130)이 형성된다. 상기 복수의 몰드 패턴(130)에서 상기 제1 몰드 패턴(134) 및 제2 몰드 패턴(138a)의 하부에는 각각 제1 버퍼층(132)의 일부, 또는 제2 버퍼층(136)의 일부가 남아 있게 된다. 도 3을 참조하여 설명하는 공정에서 상기 제1 버퍼층(132) 형성 공정을 생략하는 경우, 상기 몰드 패턴(130)에는 상기 제1 버퍼층(132)이 남아 있지 않게 되며, 상기 제1 몰드 패턴(134)의 상면과 제2 몰드 패턴(138a)의 상면의 높이가 서로 달라져서 이들 사이에 단차가 존재할 수 있다.
상기 몰드 패턴(130) 형성을 위한 식각 공정이 이루어지는 동안 상기 제1 몰드 패턴(134) 및 제2 몰드 패턴(138a)이 일부 식각되어 도 8에 도시된 바와 같이 그 두께가 낮아질 수 있다.
상기 제2 버퍼층(136) 및 제1 버퍼층(132)의 건식 식각시 상기 제2 식각저지층(122)을 식각 스토퍼로 이용할 수 있다. 상기 제2 식각저지층(122)을 식각 스토퍼로 이용함으로써 상기 몰드 패턴(130)을 양호한 측벽 프로파일을 가지도록 형성할 수 있으며, 따라서 상기 몰드 패턴(130)의 CD (critical dimension) 편차를 줄 일 수 있다.
상기 복수의 몰드 패턴(130)은 상호 교대로 반복 형성되어 있는 상기 제1 몰드 패턴(134) 및 제2 몰드 패턴(138a)에 의해 상기 제1 피치(2P)의 1/2인 피치(P)로 배치되는 구조를 가지게 된다. 상기 복수의 몰드 패턴(130)은 도 1에 예시된 비트 라인(10)의 레이아웃과 동일한 레이아웃으로 배치되며, 상기 몰드 패턴의 피치(P)는 도 1에 예시된 상기 비트 라인의 피치(PB)와 동일하게 된다.
도 8에 예시된 바와 같이, 상기 복수의 몰드 패턴(130)중 상호 인접한 2 개의 몰드 패턴(130) 사이의 제1 스페이스(130a)를 통해 상기 제2 식각저지층(122)의 상면이 노출될 수 있다. 또는, 상기 복수의 몰드 패턴(130) 형성을 위한 식각 과정에서 노출되는 상기 제2 식각저지층(122)이 과도 식각에 의해 제거될 수도 있다. 이 경우, 상기 제1 스페이스(130a)를 통해 상기 절연막(120)이 노출된다. 본 예에서는 상기 복수의 몰드 패턴(130) 사이에서 상기 제2 식각저지층(122)의 적어도 일부가 남아 있는 경우를 예로 들어 설명한다.
도 9 및 도 10은 다마신 공정을 이용하여 상기 제1 스페이스(130a) 내에 금속 하드마스크 패턴(140)(도 10 참조)을 형성하는 과정을 설명하기 위한 단면도들이다. 이 과정을 다음에 보다 상세히 설명한다.
먼저 도 9를 참조하면, 상기 제1 스페이스(130a)의 내벽 및 상기 몰드 패턴(130)의 표면에 제1 배리어막(142)을 형성한다. 그 후, 상기 제1 배리어막(142) 위에 상기 제1 스페이스(130a)를 완전히 채우는 제1 금속막(144)을 형성한다.
상기 제1 배리어막(142)은 예를 들면 상기 제1 스페이스(130a)의 내부를 채우는 상기 제1 금속막(144)의 금속 원자가 그 주위의 다른 막으로 확산되는 것을 방지하기 위하여 형성하는 것이다. 상기 제1 배리어막(142)은 상기 제1 스페이스(130a)의 폭 및 깊이에 따라 수 내지 수 백 Å의 두께를 가지도록 형성될 수 있다. 예를 들면, 상기 제1 배리어막(142)은 약 5 ∼ 150 Å의 두께를 가지도록 형성될 수 있다. 상기 제1 배리어막(142)은 Ta, TaN, TiN, TaSiN, TiSiN, 또는 이들의 조합으로 이루어질 수 있으며, CVD (chemical vapor deposition) 공정 또는 스퍼터링 (sputtering) 공정을 이용하여 형성될 수 있다. 상기 제1 배리어막(142)을 형성하는 것은 본 발명에 있어서 필수적인 공정은 아니며, 경우에 따라 상기 제1 배리어막(142)의 형성 공정은 생략될 수 있다.
상기 제1 금속막(144)은 예를 들면 Cu, W 및 Al로 이루어지는 군에서 선택되는 어느 하나의 금속으로 이루어질 수 있다. 바람직하게는, 상기 제1 금속막(144)은 비교적 작은 비저항을 가지는 Cu로 이루어진다. 상기 제1 금속막(144)을 형성하기 위하여 PVD (physical vapor deposition) 공정 또는 전기도금 공정을 이용할 수 있다.
상기 제1 금속막(144)을 형성하기 위하여 PVD 공정을 이용하는 상기 제1 공정 및 전기도금 공정을 이용하는 제2 공정을 거칠 수 있다. 예를 들면, 상기 제1 금속막(144)을 Cu로 형성하는 경우, 상기 제1 금속막(144)을 형성하기 위하여 먼저 상기 제1 배리어막(142) 위에 제1 Cu막을 PVD 공정에 의해 형성한 후, 상기 제1 Cu막을 씨드층(seed layer)으로 하여 Cu 전기도금 공정을 행하여 제2 Cu막을 형성할 수 있다. 이와 같은 공정을 이용하는 경우, 상기 제1 Cu막이 후속의 전기도금 공정에서의 초기 핵생성 자리를 제공하는 역할을 하여, 상기 제1 Cu막 위에 전기도금 공정에 의해 형성되는 제2 Cu막의 균일성이 향상될 수 있다. 상기 제1 Cu막은 예를 들면 약 100 ∼ 500 Å의 두께로 형성될 수 있다. 상기 제2 Cu막은 상기 제1 스페이스(130a)를 완전히 채우기에 충분한 두께로 형성된다. 예를 들면, 상기 제2 Cu막은 약 1000 ∼ 10000 Å의 두께로 형성될 수 있다.
도 10을 참조하면, 상기 몰드 패턴(130)의 상면이 노출될 때까지 상기 제1 금속막(144)의 일부 및 상기 제1 배리어막(142)의 일부를 제거하여, 상기 복수의 몰드 패턴(130) 사이의 제1 스페이스(130a) 내에 금속 하드마스크 패턴(140)을 형성한다. 도 9 및 도 10에 예시된 실시예에서, 상기 금속 하드마스크 패턴(140)은 상기 제1 배리어막(142) 및 제1 금속막(144)으로 이루어진다.
상기 금속 하드마스크 패턴(140)은 상기 제1 피치(2P)의 1/2인 피치(P)로 배치되는 구조를 가지게 된다. 상기 금속 하드마스크 패턴(140)의 피치(P)는 도 1에 예시된 상기 비트 라인의 피치(PB)와 대략 동일한 치수를 가질 수 있다.
상기 제1 금속막(144)의 일부 및 상기 제1 배리어막(142)의 일부를 제거하기 위하여 CMP (chemical mechanical polishing) 공정을 이용할 수 있다.
또는, 상기 제1 금속막(144)의 일부 및 상기 제1 배리어막(142)의 일부를 제거하기 위하여 습식 식각 공정을 이용할 수도 있다. 예를 들면, 상기 제1 금속막(144)이 Cu막으로 이루어진 경우, 상기 제1 금속막(144)의 일부를 습식 식각 공 정으로 제거하기 위하여 예를 들면 HF, H2O2 및 H2O의 혼합물로 이루어지는 식각액을 이용할 수 있다. 이 때, HF, H2O2 및 H2O가 각각 1 ∼ 5, 1 ∼ 5, 및 50 ∼ 300의 부피비로 혼합된 식각액을 이용할 수 있다. 또는, 상기 제1 금속막(144)의 일부를 습식 식각 공정으로 제거하기 위하여 H2SO4 및 H2O2의 혼합물로 이루어지는 식각액을 이용할 수도 있다. 이 때, H2SO4 및 H2O2가 2:1 내지 10:1의 부피비로 혼합된 식각액을 이용할 수 있다. 또한, 상기 제1 배리어막(142)이 Ta, TaN, 또는 이들의 조합으로 이루어진 경우, 상기 제1 배리어막(142)의 일부를 습식 식각 공정으로 제거하기 위하여 예를 들면 NH3, H2O2 및 H2O가 각각 1 ∼ 5, 1 ∼ 5, 및 5 ∼ 30의 부피비로 혼합된 식각액을 이용할 수 있다. 상기 제1 금속막(144)의 일부 및 상기 제1 배리어막(142)의 일부를 제거하기 위한 습식 식각 공정은 각각 상온에서 이루어질 수 있다.
또는, 상기 제1 금속막(144)의 일부 및 상기 제1 배리어막(142)의 일부를 제거하기 위하여 습식 식각 공정 및 건식 식각 공정을 각각 이용할 수 있다. 즉, 상기 제1 금속막(144)의 일부는 상기 설명한 바와 같은 방법으로 습식 식각 공정을 이용하여 제거하고, 그 결과 노출되는 상기 제1 배리어막(142)의 일부를 제거하기 위하여 건식 식각 공정을 이용할 수 있다. 상기 제1 배리어막(142)이 Ta, TaN, 또는 이들의 조합으로 이루어진 경우, 상기 제1 배리어막(142)의 일부를 건식 식각 공정에 의해 제거하기 위하여, 예를 들면 Cl2 및 BCl3를 식각 가스로 사용하여 플라 즈마 방식의 건식 식각 공정을 행할 수 있다.
도 11을 참조하면, 상기 금속 하드마스크 패턴(140) 사이로 노출되는 상기 몰드 패턴(130)을 제거한다. 상기 몰드 패턴(130)을 제거하기 위하여 상기 금속 하드마스크 패턴(140)을 식각 마스크로 이용하는 통상의 건식 식각 공정을 이용할 수 있다.
도 12를 참조하면, 상기 금속 하드마스크 패턴(140)을 식각 마스크로 하여 상기 제2 식각저지층(122) 및 상기 절연막(120)을 식각하여 절연막 패턴(120a)을 형성한다.
상기 절연막(120)의 식각시 상기 제1 식각저지층(112)을 식각 스토퍼로 이용용하여 상기 제1 식각저지층(112)이 노출될 때까지 상기 절연막(120)의 이방성 건식 식각 공정을 행한다. 그 결과, 상기 반도체 기판(100)의 상면을 노출시키는 제2 스페이스(120b)가 형성된 상기 절연막 패턴(120a)이 얻어진다. 상기 절연막 패턴(120a)에는 상기 제2 스페이스(120b)에 의해 도 1에 예시된 비트 라인(10)의 레이아웃과 동일한 형상의 음각 패턴이 형성된다.
상기 절연막(120)의 건식 식각시 상기 제2 스페이스(120b)를 통해 노출되는 상기 제1 식각저지층(112)을 과도 식각에 의해 제거하여 상기 반도체 기판(100)에 형성되어 있는 도전 영역(도시 생략) 또는 층간절연막(도시 생략)을 노출시킨다.
상기 절연막(120)의 식각시 식각 마스크로 사용되는 상기 금속 하드마스크 패턴(140)은 금속이 아닌 다른 재료로 이루어지는 통상의 하드마스크에 비해 상기 절연막(120)의 식각 선택비를 크게 할 수 있다. 특히, 상기 금속 하드마스크 패 턴(140)이 Cu막으로 이루어지는 경우, Cu막은 잘 식각되지 않는 특성을 가지고 있으므로 상기 금속 하드마스크 패턴(140)이 비교적 낮은 두께를 가지는 경우에도 식각에 의한 소모가 거의 없이 상기 절연막(120)을 구성할 수 있는 다양한 막질에 대하여 매우 우수한 식각 선택비를 제공할 수 있다. 따라서, 상기 절연막(120)을 식각하여 상기 제2 스페이스(120b)를 형성할 때 상기 절연막(120)의 두께가 커서 상기 제2 스페이스(120b)를 형성하기 위한 식각 깊이가 증가되거나 상기 제2 스페이스(120b)의 종횡비가 매우 큰 경우에도 상기 금속 하드마스크 패턴(140)을 식각 마스크로 사용함으로써 식각 깊이 증가에 따라 절연막 패턴(120a)의 측벽 프로파일이 불량해지는 것을 방지할 수 있으며 양호한 측벽 프로파일을 가지는 절연막 패턴(120a)을 형성할 수 있다.
도 13을 참조하면, 상기 절연막 패턴(120a) 위에 남아 있는 상기 금속 하드마스크 패턴(140)을 제거한다. 상기 금속 하드마스크 패턴(140)을 제거하기 위하여 예를 들면 습식 식각 공정을 이용할 수 있다. 상기 금속 하드마스크 패턴(140)의 제거를 위한 보다 상세한 사항은 도 10을 참조하여 설명한 상기 제1 금속막(144)의 일부 및 상기 제1 배리어막(142)의 일부를 제거하기 위한 방법을 참조한다.
도 13을 참조하여 설명하는 상기 금속 하드마스크 패턴(140) 제거 공정은 생략될 수 있다. 즉, 상기 금속 하드마스크 패턴(140)을 제거하지 않고 그대로 도 14 및 도 15를 참조하여 다음에 설명하는 후속 공정을 진행할 수도 있다. 본 예에서는, 상기 금속 하드마스크 패턴(140)을 제거하는 공정을 포함하는 경우를 예로 들어 설명한다.
도 14 및 도 15는 다마신 공정을 이용하여 상기 제2 스페이스(120b) 내에 금속 배선 패턴(150)(도 15 참조)을 형성하는 과정을 설명하기 위한 단면도들이다. 이 과정을 다음에 보다 상세히 설명한다.
먼저 도 14를 참조하면, 상기 제2 스페이스(120b)의 내벽에 제2 배리어막(152)을 형성한다. 그 후, 상기 제2 배리어막(152) 위에 상기 제2 스페이스(120b)를 완전히 채우는 제2 금속막(154)을 형성한다.
상기 제2 배리어막(152)은 예를 들면 상기 제2 스페이스(120b)의 내부를 채우는 상기 제2 금속막(154)의 금속 원자가 그 주위의 다른 막으로 확산되는 것을 방지하기 위하여 형성하는 것이다. 상기 제2 배리어막(152)은 상기 제2 스페이스(120b)의 폭 및 깊이에 따라 수 내지 수 백 Å의 두께를 가지도록 형성될 수 있다. 상기 제2 금속막(154)은 Cu, W 및 Al로 이루어지는 군에서 선택되는 어느 하나의 금속으로 이루어질 수 있다. 특히, 상기 제2 금속막(154)이 비교적 작은 비저항을 가지는 Cu로 이루어지는 경우, RC 지연에 따른 문제를 억제할 수 있고 보다 안정적인 전기적 특성을 얻을 수 있는 효과가 있다.
상기 제2 배리어막(152) 및 제2 금속막(154)은 각각 도 9를 참조하여 설명한 제1 배리어막(142) 및 제1 금속막(144)과 동일 또는 유사한 방법으로 형성될 수 있다. 따라서, 상기 제2 배리어막(152) 및 제2 금속막(154)에 대한 보다 상세한 설명은 도 9를 참조하여 설명한 제1 배리어막(142) 및 제1 금속막(144)에 대한 설명을 참조하며, 여기서는 그에 대한 상세한 설명을 생략한다.
만일, 도 13을 참조하여 설명한 금속 하드마스크 패턴(140)의 제거 공정을 생략한 경우에는, 상기 제2 배리어막(152)은 상기 제2 스페이스(120b)의 내벽 뿐 만 아니라 상기 금속 하드마스크 패턴(140)의 표면에도 형성되며, 상기 제2 금속막(154)은 상기 제2 스페이스(120b)의 내부 및 상기 금속 하드마스크 패턴(140)의 상부에서 상기 제2 배리어막(152) 위에 형성된다.
도 15를 참조하면, 상기 절연막 패턴(120a)이 노출될 때까지 상기 제2 금속막(154)의 일부 및 상기 제2 배리어막(152)의 일부를 제거하여, 상기 절연막 패턴(120a)에 형성된 제2 스페이스(120b) 내에 금속 배선 패턴(150)을 형성한다. 도 14 및 도 15에 예시된 실시예에서, 상기 금속 배선 패턴(150)은 상기 제2 배리어막(152) 및 제2 금속막(154)으로 이루어진다.
상기 제2 금속막(154)의 일부 및 상기 제2 배리어막(152)의 일부를 제거하기 위하여 도 10을 참조하여 설명한 상기 제1 금속막(144)의 일부 및 상기 제1 배리어막(142)의 일부를 제거하는 공정과 동일 또는 유사한 공정을 이용할 수 있다. 따라서, 상기 제2 금속막(154)의 일부 및 상기 제2 배리어막(152)의 일부를 제거하는 공정에 대한 보다 상세한 설명은 도 10을 참조하여 설명한 상기 제1 금속막(144)의 일부 및 상기 제1 배리어막(142)의 일부를 제거하는 공정에 대한 설명을 참조하며, 여기서는 그에 대한 상세한 설명을 생략한다.
여기서, 상기 금속 배선 패턴(150)은 상기 금속 하드마스크 패턴(140)과 동일한 물질로 이루어질 수 있다. 특히, 상기 금속 배선 패턴(150)의 제2 금속막(154)은 상기 금속 하드마스크 패턴(140)의 제1 금속막(144)과 동일한 물질로 이루어질 수 있다. 이 경우, 도 13을 참조하여 설명한 금속 하드마스크 패턴(140)의 제거 공정을 별도로 행하지 않은 경우에도 도 15를 참조하여 설명하는 바와 같이 상기 제2 금속막(154)의 일부 및 상기 제2 배리어막(152)의 일부를 제거하는 동안 상기 금속 하드마스크 패턴(140)도 함께 제거될 수 있다.
상기 금속 배선 패턴(150)은 도 1에 예시된 비트 라인(10)을 구성할 수 있다. 도 15에서, 상기 금속 배선 패턴(150)은 상기 제1 피치(2P)의 1/2인 피치(P)로 배치되는 구조를 가지게 된다. 상기 금속 배선 패턴(150)은 도 1에 예시된 비트 라인(10)의 레이아웃과 동일한 레이아웃으로 배치되며, 상기 금속 배선 패턴(150)의 피치(P)는 도 1에 예시된 상기 비트 라인의 피치(PB)와 동일하게 된다.
본 발명에 따른 반도체 소자의 미세 금속 배선 패턴 형성 방법에서는 고도로 집적화된 반도체 소자에서 미세한 피치로 반복 형성되는 금속 배선 패턴을 형성하기 위하여 다마신 공정으로 형성되는 금속 하드마스크 패턴을 이용하여 최종적으로 형성하고자 하는 배선 패턴의 레이아웃과 동일한 레이아웃의 음각 패턴을 가지는 절연막 패턴을 형성하고 상기 절연막 패턴을 이용하여 다마신 공정에 의해 금속 배선 패턴을 형성한다. 따라서, 낮은 비저항 특성을 가지는 Cu막을 이용하여 배선 패턴을 형성하는 경우에도 다마신 공정에서 요구되는 음각 패턴 형성을 위한 별도의 레이아웃을 새로 설계할 필요 없이, 기존의 배선 패턴 형성 공정에서 소정의 도전층을 양각 패턴으로 직접 패터닝하는 데 이용될 수 있는 레이아웃을 그대로 사용하여 다마신 공정을 행하여도 원하는 레이아웃의 금속 배선 패턴을 얻을 수 있다. 따 라서, 다마신 공정으로 미세 피치의 배선 패턴을 형성하는 경우에도 본 발명에 따른 방법을 이용함으로써 셀 어레이 영역 및 주변회로 영역에서와 같이 서로 다른 크기 및 피치를 가지는 다양한 패턴들을 보다 용이하게 구현할 수 있다.
또한, 상기 절연막 패턴을 형성하기 위한 하드마스크로서 금속 하드마스크를 사용함으로써 금속이 아닌 다른 재료로 이루어지는 통상의 하드마스크에 비해 절연막의 식각 선택비를 더욱 높일 수 있다. 따라서, 반도체 소자의 제조 공정에 사용되는 하드마스크의 두께를 낮출 수 있으며, 종횡비가 큰 스페이스 형성을 위한 식각시 식각 깊이 증가에 따라 절연막 패턴의 측벽 프로파일이 불량해지는 것을 방지할 수 있으며, 양호한 측벽 프로파일을 가지는 절연막 패턴을 형성할 수 있다. 그리고, 초고집적 반도체 소자에 필요한 미세 피치로 반복 형성되는 복수의 배선 패턴을 형성하는 데 있어서 상기 금속 배선 패턴을 비교적 작은 비저항을 가지는 Cu로 형성함으로써 금속 배선 패턴에서 RC 지연에 따른 문제를 억제할 수 있고 보다 안정적인 전기적 특성을 얻을 수 있다. 따라서, 초고집적화된 반도체 소자의 전기적 특성 및 제품 신뢰성을 향상시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (36)

  1. 기판상에 절연막을 형성하는 단계와,
    제1 스페이스를 통해 상기 절연막을 노출시키도록 상기 절연막 위에 제1 레이아웃(layout)으로 배치되는 복수의 몰드 패턴을 형성하는 단계와,
    다마신 공정에 의해 상기 제1 스페이스 내에 금속 하드마스크 패턴을 형성하는 단계와,
    상기 몰드 패턴을 제거하는 단계와,
    상기 금속 하드마스크 패턴을 식각 마스크로 하여 상기 절연막을 식각하여 상기 절연막을 관통하는 제2 스페이스를 형성하여 상기 제1 레이아웃과 동일한 레이아웃의 음각 패턴이 형성된 절연막 패턴을 형성하는 단계와,
    다마신 공정에 의해 상기 제2 스페이스 내에 상기 제1 레이아웃과 동일한 레이아웃을 가지는 금속 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 금속 하드마스크 패턴 및 상기 금속 배선 패턴은 각각 Cu, W 및 Al로 이루어지는 군에서 선택되는 어느 하나의 금속을 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 금속 하드마스크 패턴과 상기 금속 배선 패턴은 상호 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 몰드 패턴은 상호 교대로 반복 형성되어 있는 복수의 제1 몰드 패턴 및 제2 몰드 패턴을 포함하고,
    상기 몰드 패턴을 형성하는 단계는
    상기 몰드 패턴의 피치의 1/2인 제1 피치로 반복 형성되는 복수의 제1 몰드 패턴을 형성하는 단계와,
    상기 복수의 제1 몰드 패턴중 상호 인접한 2 개의 제1 몰드 패턴 사이의 공간에 상기 제1 몰드 패턴과 상호 이격되어 있는 제2 몰드 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  5. 제4항에 있어서,
    상기 몰드 패턴을 형성하는 단계는
    상기 절연막 위에 복수의 제1 몰드 패턴을 형성하는 단계와,
    상기 복수의 제1 몰드 패턴중 상호 인접한 2 개의 제1 몰드 패턴 사이에서 소정 폭의 리세스 영역이 남도록 상기 제1 몰드 패턴 각각의 양 측벽을 덮는 버퍼층을 형성하는 단계와,
    상기 상호 인접한 2 개의 제1 몰드 패턴 사이에 있는 상기 리세스 영역 내에 제2 몰드 패턴을 형성하는 단계와,
    상기 제1 몰드 패턴과 상기 제2 몰드 패턴과의 사이에 있는 상기 버퍼층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  6. 제4항에 있어서,
    상기 몰드 패턴을 형성하는 단계는
    상기 절연막 위에 식각저지층을 형성하는 단계와,
    상기 제1 식각 저지층 위에 복수의 제1 몰드 패턴을 형성하는 단계와,
    상기 복수의 제1 몰드 패턴중 상호 인접한 2 개의 제1 몰드 패턴 사이에서 소정 폭의 리세스 영역이 남도록 상기 제1 몰드 패턴 각각의 양 측벽을 덮는 버퍼층을 형성하는 단계와,
    상기 상호 인접한 2 개의 제1 몰드 패턴 사이에 있는 상기 리세스 영역 내에 제2 몰드 패턴을 형성하는 단계와,
    상기 식각저지층이 노출될 때까지 상기 제1 몰드 패턴과 상기 제2 몰드 패턴과의 사이에 있는 상기 버퍼층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  7. 제4항에 있어서,
    상기 몰드 패턴을 형성하는 단계는
    상기 절연막 위에 제1 버퍼층을 형성하는 단계와,
    상기 제1 버퍼층 위에 복수의 제1 몰드 패턴을 형성하는 단계와,
    상기 복수의 제1 몰드 패턴중 상호 인접한 2 개의 제1 몰드 패턴 사이에서 소정 폭의 리세스 영역이 남도록 상기 제1 몰드 패턴 각각의 양 측벽 및 상기 제1 버퍼층을 덮는 제2 버퍼층을 형성하는 단계와,
    상기 상호 인접한 2 개의 제1 몰드 패턴 사이에 있는 상기 리세스 영역 내에 제2 몰드 패턴을 형성하는 단계와,
    상기 제1 몰드 패턴과 상기 제2 몰드 패턴과의 사이에 있는 상기 제2 버퍼층 및 제1 버퍼층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  8. 제4항에 있어서,
    상기 몰드 패턴을 형성하는 단계는
    상기 절연막 위에 식각저지층을 형성하는 단계와,
    상기 식각저지층 위에 제1 버퍼층을 형성하는 단계와,
    상기 제1 버퍼층 위에 복수의 제1 몰드 패턴을 형성하는 단계와,
    상기 복수의 제1 몰드 패턴중 상호 인접한 2 개의 제1 몰드 패턴 사이에서 소정 폭의 리세스 영역이 남도록 상기 제1 몰드 패턴 각각의 양 측벽 및 상기 제1 버퍼층을 덮는 제2 버퍼층을 형성하는 단계와,
    상기 상호 인접한 2 개의 제1 몰드 패턴 사이에 있는 상기 리세스 영역 내에 제2 몰드 패턴을 형성하는 단계와,
    상기 식각저지층이 노출될 때까지 상기 제1 몰드 패턴과 상기 제2 몰드 패턴과의 사이에 있는 상기 제2 버퍼층 및 제1 버퍼층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  9. 제1항에 있어서,
    상기 몰드 패턴은 폴리실리콘막, 산화막, 또는 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  10. 제1항에 있어서,
    상기 금속 하드마스크 패턴을 형성하는 단계는
    상기 제1 스페이스의 내벽 및 상기 몰드 패턴의 표면에 제1 배리어막을 형성하는 단계와,
    상기 제1 배리어막 위에 상기 제1 스페이스를 완전히 채우는 제1 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  11. 제10항에 있어서,
    상기 제1 금속막을 형성하기 위하여 PVD (physical vapor deposition) 공정 을 이용하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  12. 제10항에 있어서,
    상기 제1 금속막을 형성하기 위하여 PVD 공정 및 전기 도금 공정을 이용하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  13. 제10항에 있어서,
    상기 제1 금속막은 Cu, W 및 Al로 이루어지는 군에서 선택되는 어느 하나의 금속으로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  14. 제10항에 있어서,
    상기 제1 배리어막은 Ta, TaN, TiN, TaSiN, TiSiN, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  15. 제1항에 있어서,
    상기 금속 하드마스크 패턴을 형성하는 단계는
    상기 제1 스페이스의 내벽 및 상기 몰드 패턴의 표면에 제1 배리어막을 형성하는 단계와,
    상기 제1 배리어막 위에 상기 제1 스페이스를 완전히 채우는 Cu 하드마스크 층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  16. 제15항에 있어서,
    상기 Cu 하드마스크층을 형성하는 단계는
    상기 제1 배리어막 위에 제1 Cu 하드마스크층을 PVD 공정에 의해 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  17. 제15항에 있어서,
    상기 Cu 하드마스크층을 형성하는 단계는
    상기 제1 배리어막 위에 제1 Cu 하드마스크층을 PVD 공정에 의해 형성하는 단계와,
    상기 제1 Cu 하드마스크층 위에 제2 Cu 하드마스크층을 전기도금 공정에 의해 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  18. 제15항에 있어서,
    상기 금속 하드마스크 패턴을 형성하는 단계는
    상기 Cu 하드마스크 패턴을 형성한 후 상기 몰드 패턴의 상면이 노출될 때까 지 상기 Cu 하드마스크층의 일부 및 상기 제1 배리어막의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  19. 제18항에 있어서,
    상기 Cu 하드마스크층의 일부 및 상기 제1 배리어막의 일부를 제거하기 위하여 CMP (chemical mechanical polishing) 공정을 이용하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  20. 제18항에 있어서,
    상기 Cu 하드마스크층의 일부 및 상기 제1 배리어막의 일부를 제거하기 위하여 습식 식각 공정을 이용하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  21. 제18항에 있어서,
    상기 Cu 하드마스크층의 일부를 제거하기 위하여 습식 식각 공정을 이용하고, 상기 제1 배리어막의 일부를 제거하기 위하여 건식 식각 공정을 이용하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  22. 제1항에 있어서,
    상기 절연막을 형성하는 단계는
    상기 기판상에 식각저지용 절연막을 형성하는 단계와,
    상기 식각저지용 절연막 위에 배선간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  23. 제22항에 있어서,
    상기 절연막 패턴을 형성하는 단계에서는 상기 식각저지용 절연막이 노출될 때까지 상기 배선간 절연막을 식각하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  24. 제1항에 있어서,
    상기 금속 배선 패턴을 형성하는 단계는
    상기 제2 스페이스의 내벽에 제2 배리어막을 형성하는 단계와,
    상기 제2 배리어막 위에 상기 제2 스페이스를 완전히 채우는 제2 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  25. 제24항에 있어서,
    상기 제2 금속막을 형성하기 위하여 PVD 공정을 이용하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  26. 제24항에 있어서,
    상기 제2 금속막을 형성하기 위하여 PVD 공정 및 전기 도금 공정을 이용하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  27. 제24항에 있어서,
    상기 제2 금속막은 Cu, W 및 Al로 이루어지는 군에서 선택되는 어느 하나의 금속으로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  28. 제24항에 있어서,
    상기 제2 배리어막은 Ta, TaN, TiN, TaSiN, TiSiN, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  29. 제1항에 있어서,
    상기 금속 배선 패턴을 형성하는 단계는
    상기 제2 스페이스의 내벽에 제2 배리어막을 형성하는 단계와,
    상기 제2 배리어막 위에 상기 제2 스페이스를 완전히 채우는 Cu 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  30. 제29항에 있어서,
    상기 Cu 배선층을 형성하는 단계는
    상기 제2 배리어막 위에 제1 Cu 배선층을 PVD 공정에 의해 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  31. 제29항에 있어서,
    상기 Cu 배선층을 형성하는 단계는
    상기 제2 배리어막 위에 제1 Cu 배선층을 PVD 공정에 의해 형성하는 단계와,
    상기 제1 Cu 배선층 위에 제2 Cu 배선층을 전기도금 공정에 의해 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  32. 제29항에 있어서,
    상기 Cu 배선층을 형성한 후 상기 절연막의 상면이 노출될 때까지 상기 Cu 배선층의 일부 및 상기 제2 배리어막의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  33. 제32항에 있어서,
    상기 절연막의 상면이 노출될 때까지 상기 Cu 배선층의 일부 및 상기 제2 배리어막의 일부를 제거하는 동안 상기 절연막 위에 있는 금속 하드마스크 패턴이 함 께 제거되는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  34. 제32항에 있어서,
    상기 Cu 배선층의 일부 및 상기 제2 배리어막의 일부를 제거하기 위하여 CMP 공정을 이용하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  35. 제1항에 있어서,
    상기 절연막 패턴을 형성한 후 상기 금속 배선 패턴을 형성하기 전에, 상기 금속 하드마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
  36. 제36항에 있어서,
    상기 금속 하드마스크 패턴을 제거하기 위하여 습식 식각 공정을 이용하는 것을 특징으로 하는 반도체 소자의 미세 금속 배선 패턴 형성 방법.
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