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KR100816727B1 - 플래시 메모리 소자 제조방법 - Google Patents

플래시 메모리 소자 제조방법 Download PDF

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KR100816727B1
KR100816727B1 KR1020060091224A KR20060091224A KR100816727B1 KR 100816727 B1 KR100816727 B1 KR 100816727B1 KR 1020060091224 A KR1020060091224 A KR 1020060091224A KR 20060091224 A KR20060091224 A KR 20060091224A KR 100816727 B1 KR100816727 B1 KR 100816727B1
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Abstract

본 발명은 고유전체막을 유전막으로 사용하는 플래시 메모리 소자 제조시 세정공정에 의한 고유전체막의 손실을 최소화할 수 있는 플래시 메모리 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 부유 게이트가 형성된 기판을 제공하는 단계와, 상기 부유 게이트 상부에 고유전체막을 형성하는 단계와, 상기 고유전체막 상부에 제어 게이트를 형성하는 단계와, 상기 제어 게이트, 상기 고유전체막 및 상기 부유 게이트를 식각하는 단계와, 상기 식각시 발생된 폴리머를 제거하기 위해 BOE 및 오존을 차례로 이용하여 세정하는 단계를 포함하는 플래시 메모리 소자 제조방법을 제공한다.
플래시 메모리 소자, IPD, 고유전체막, 금속, 세정공정

Description

플래시 메모리 소자 제조방법{METHOD FOR MANUFACTURING FLASH MEMORY DEVICE}
도 1은 플래시 메모리 소자 제조시 고유전율의 IPD(Inter Poly Dielectric)막(고유전체막)의 필요성을 설명하기 위해 도시한 플래시 메모리 소자의 문턱전압 특성을 나타낸 그래프.
도 2는 종래기술에 따라 고유전체막을 적용하는 플래시 메모리 소자를 도시한 단면도.
도 3은 본 발명의 실시예1에 따라 게이트 구조물을 형성한 후, BOE(Buffered Oxide Etchant)및 오존을 차례로 이용한 세정공정을 실시한 실험예1의 결과를 보여주는 도면.
도 4는 본 발명의 실시예1에 따라 각각 AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비한 플래시 메모리 소자를 제조한 후, BOE및 오존을 차례로 이용한 세정공정을 실시한 실험예2의 결과를 보여주는 도면.
도 5는 본 발명의 실시예1에 따라 각각 AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비한 플래시 메모리 소자를 제조한 후, BOE및 오존을 차례로 이용한 세정공정을 실시한 실험예2의 파티클 분석 결과를 보여주는 도면.
도 6은 본 발명의 실시예2에 따라 각각 AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비한 플래시 메모리 소자를 제조한 후, SPM(Sulfuric acid-Peroxide Mixture), BOE 및 SC-1(Standard Cleaning-1)을 차례로 이용한 세정공정을 실시한 실험예3의 결과를 보여주는 도면.
도 7은 본 발명의 실시예2에 따라 각각 AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비한 플래시 메모리 소자를 제조한 후, SPM, BOE 및 SC-1을 차례로 이용한 세정공정을 실시한 실험예3의 파티클 분석 결과를 보여주는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 30 : 기판
11, 31 : 터널 산화막
13, 32 : 부유 게이트
17, 33 : 고유전체막
19, 34 : 제어 게이트
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 고유전율의 IPD(Inter Poly Dielectric)막을 유전막으로 사용하는 플래시 메모리 소자 제조방법에 관한 것이다.
최근, 70nm급 이하의 플래시 메모리 소자를 구현하기 위해서 유전막을 기존의 ONO(Oxide/Nitride/Oxide)막 구조 대신에 더 큰 유전용량을 확보할 수 있도록 Al2O3막, ZrO2막, HfO2막 또는 이들을 적층한 적층막과 같은 고유전율(high-k)의 IPD(Inter Poly Dilectric)막(이하, 고유전체막이라 함)으로 형성하는 연구가 활발히 이루어지고 있다. 이는, 플래시 메모리 소자의 고집적화에 대응하여 메모리 셀 크기(size)가 작아짐에 따라 일정한 커플링 비(coupling ratio)를 유지하기 위하여 기존의 ONO(Oxide-Nitride-Oxide)막 두께를 낮출 경우에는 누설전류가 급격히 증가하는 문제가 발생하기 때문이다.
특히, 이러한 고유전체막은 플래시 메모리 소자에 있어 간섭 캐패시턴스는 감소시키면서 커플링 비는 증가시키는 효과를 가져올 수 있기 때문에 더욱 각광받고 있다. 이는, 도 1에 도시된 그래프를 보더라도 알 수 있다. 도 1을 참조하면, 프로그램 동작을 위한 문턱전압(Pgm Vt)을 높히기 위해서라도 고유전체막을 적용하거나 새로운 구조의 셀(cell)을 개발해야 할 필요성이 있음을 알 수 있다. 그러나, 새로운 구조의 셀을 개발하는데에는 현재 기술로서 여러 가지 어려움이 따르는 바, 고유전체막을 적용하는 것이 필요한 상황이다.
도 2는 이러한 고유전체막을 적용하는 플래시 메모리 소자를 도시한 단면도이다. 도 2에 도시된 바와 같이, 이러한 플래시 메모리 소자는 고유전체막(15)이 유전막(17)의 일종으로 사용되고 있다. 예컨대, 터널 산화막(11)을 통해 기판(10)과 분리된 부유 게이트(13) 상부에 산화막(14)/고유전체막(15)/산화막(16)이 적층된 적층구조의 유전막(17)이 형성되어 있고, 유전막(17) 상에는 제어 게이트(19)가 형성된 구조를 갖는다.
그러나, 이러한 고유전체막은 Al, Zr 및 Hf와 같은 금속 물질을 함유하고 있어 상기와 같은 게이트 구조물을 형성하기 위한 식각(etching)공정 및 후속으로 실시하는 세정(cleaning)공정에서 여러 가지 문제를 일으키게 된다. 특히, 상기와 같은 게이트 구조물을 형성한 후 실시하는 세정공정시 고유전체막이 상당한 양의 손실을 입게 되는 문제를 갖고 있다. 그러나, 현재에는 고유전체막을 적용하면서도 이러한 손실을 방지하기 위해 특별한 레시피(recipe)가 없는 실정이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 고유전체막을 사용하는 플래시 메모리 소자 제조시 세정공정에 의한 고유전체막의 손실을 최소화할 수 있는 플래시 메모리 소자 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 부유 게이트가 형성된 기판을 제공하는 단계와, 상기 부유 게이트 상부에 고유전체막을 형성하는 단계와, 상기 고유전체막 상부에 제어 게이트를 형성하는 단계와, 상기 제어 게이트, 상기 고유전체막 및 상기 부유 게이트를 식각하는 단계와, 상기 식각시 발생된 폴리머를 제거하기 위해 BOE 및 오존을 차례로 이용하여 세정하는 단계를 포함하는 플래시 메모리 소자 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 부유 게이트가 형성된 기판을 제공하는 단계와, 상기 부유 게이트 상부에 고유전체막을 형성하는 단계와, 상기 고유전체막 상부에 제어 게이트를 형성하는 단계와, 상기 제어 게이트, 상기 고유전체막 및 상기 부유 게이트를 식각하는 단계와, 상기 식각시 발생된 폴리머를 제거하기 위해 SPM(Sulfuric acid-Peroxide Mixture), BOE 및 SC-1(Standard Cleaning-1)을 차례로 이용하여 세정하는 단계를 포함하는 플래시 메모리 소자 제조방법을 제공한다.
본 발명은 고유전체막을 사용하는 플래시 메모리 소자 제조시 게이트 식각공정을 실시한 후 세정공정을 실시할 때, BOE 및 오존을 차례로 이용하거나 SPM, BOE 및 SC-1을 차례로 이용함으로써, 세정공정시 금속 물질을 함유한 고유전체막이 다량 손실되는 것을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 3 내지 도 5는 본 발명의 실시예1에 따른 고유전율의 IPD막을 구비한 플래시 메모리 소자 제조방법을 설명하기 위하여 도시한 도면이다. 본 발명의 실시예1에 따르면, 플래시 메모리 소자 제조를 위한 식각공정 후 실시하는 세정공정시 BOE(Buffered Oxide Etchant) 및 오존을 차례로 이용한다. 예컨대, 세정공정시에는 NH4F 및 HF를 17:0.06의 비율로 혼합한 BOE 용액을 먼저 사용하고, 후속으로 오존을 순수(DI Water)에 희석시켜 사용한다. 이러한 본 발명의 실시예1에 따르면, 식각공정시 발생된 폴리머(polymer)는 제거되면서 고유전체막 내에 함유된 금속으로 인해 고유전체막이 손실되는 것을 방지할 수 있다. 이는, 도 3 내지 도 5에 도시된 바와 같은 다양한 실험예를 보더라도 알 수 있다.
먼저, 도 3은 터널 산화막(31)이 형성된 기판(30) 상에 부유 게이트(32)/금속을 함유하는 고유전체막(33)/제어 게이트(34)의 적층 구조를 갖는 게이트 구조물을 형성한 후, BOE및 오존을 차례로 이용한 세정공정을 실시한 실험예1의 결과를 보여주는 도면이다. 도 3을 참조하면, 게이트 구조물 형성 후 BOE및 오존을 차례로 이용한 세정공정을 실시하게 되면 게이트 구조물 형성을 위한 식각공정시 발생된 폴리머는 제거되고 고유전체막(33)의 손실은 발생하지 않음을 알 수 있다.
도 4는 각각 AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비한 플래시 메모리 소자를 제조한 후, BOE및 오존을 차례로 이용한 세정공정을 실시한 실험예2의 결과를 보여주는 도면이다. 여기서, AZAZA 구조란 Al2O3과 ZrO2가 교번적으로 적층된 적층구조를 말하고, AHAHA 구조란 Al2O3과 HfO2이 교번적으로 적층된 적층구조를 말하며, HfAlO는 하프늄알루미늄산화막을 말한다. 도 4를 참조하면, AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비하는 게이트 구조물을 형성한 후 BOE및 오존을 차례로 이용한 세정공정을 실시하게 되면 게이트 구조물 형성을 위한 식각공정시 발생된 폴리머는 제거되고 고유전체막의 손실은 발생하지 않음을 알 수 있다.
도 5는 각각 AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비한 플래시 메모리 소자를 제조한 후, BOE및 오존을 차례로 이용한 세정공정을 실시한 실험예2의 파티클 분석 결과를 보여주는 도면이다. 도 5를 참조하더라도, AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비하는 게이트 구조물을 형성한 후 BOE및 오존을 차례로 이용한 세정공정을 실시하게 되면 파티클(particle) 상태가 양호함을 알 수 있다.
실시예2
도 6 및 도 7은 본 발명의 실시예2에 따른 고유전체막을 구비한 플래시 메모리 소자 제조방법을 설명하기 위하여 도시한 도면이다. 본 발명의 실시예2에 따르면, 플래시 메모리 소자 제조를 위한 식각공정 후 실시하는 세정공정시 SPM, BOE 및 SC-1을 차례로 이용한다. 예컨대, 세정공정시에는 H2SO4 및 H2O2를 혼합한 SPM 용액을 먼저 사용하고, NH4F 및 HF를 17:0.06의 비율로 혼합한 BOE 용액을 사용한 후, 마지막으로 NH4OH, H2O2 및 H2O를 혼합한 SC-1 용액을 사용한다. 바람직하게는, BOE를 이용한 세정공정은 약 2초간 실시한다. 이러한 본 발명의 실시예2에 따르면, 식각공정시 발생된 폴리머는 쉽게 제거되면서 고유전체막 내에 함유된 금속으로 인해 고유전체막이 손실되는 것을 방지할 수 있다. 이는, 도 6 및 도 7에 도시된 바와 같은 실험예를 보더라도 알 수 있다.
도 6은 각각 AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비한 플래시 메모리 소자를 제조한 후, SPM, BOE 및 SC-1을 차례로 이용한 세정공정을 실시한 실험예3의 결과를 보여주는 도면이다. 여기서, AZAZA 구조란 Al2O3과 ZrO2가 교번적으로 적층된 적층구조를 말하고, AHAHA 구조란 Al2O3과 HfO2이 교번적으로 적층된 적층구조를 말하며, HfAlO는 하프늄알루미늄산화막을 말한다. 도 6을 참조하면, AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비하는 게이트 구조물을 형성한 후 SPM, BOE 및 SC-1을 차례로 이용한 세정공정을 실시하게 되면 게이트 구조물 형성을 위한 식각공정시 발생된 폴리머는 제거되고 고유전체막의 손실은 발생하지 않음을 알 수 있다.
도 7은 각각 AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비한 플래시 메모리 소자를 제조한 후, BOE및 오존을 차례로 이용한 세정공정을 실시한 실험예3의 파티클 분석 결과를 보여주는 도면이다. 도 7을 참조하더라도, AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비하는 게이트 구조물을 형성한 후 SPM, BOE 및 SC-1을 차례로 이용한 세정공정을 실시하게 되면 파티클 상태가 양호함을 알 수 있다.
이하에서는, 일례로 상기와 같은 세정공정을 실시하기 전에 플래시 메모리 소자를 제조하는 방법에 대해 간략히 설명하기로 한다.
먼저, 웰(well) 형성 이온주입공정 및 문턱전압 조절을 위한 이온주입공정이 완료된 기판 상에 터널 산화막을 형성한 후, 부유 게이트용 제1 폴리실리콘막을 증착한다. 예컨대, 제1 폴리실리콘막은 800~1200Å의 두께로 증착한다. 그런 다음, 제1 폴리실리콘막 상에 버퍼 산화막을 증착한 후, 패드 질화막을 증착한다. 예컨대, 버퍼 산화막은 50~100Å의 두께로 증착하고, 패드 질화막은 300~500Å의 두께로 증착한다.
이어서, 패드 질화막 상에 하드마스크를 형성하고 소정의 포토레지스트 패턴을 통해 하드마스크를 식각한다. 예컨대, 하드마스크는 산화막 또는 산화막/실리콘산화질화막(SiON)의 적층막으로 형성한다. 그런 다음, 하드마스크로 인해 노출된 영역의 패드 질화막, 버퍼 산화막, 제1 폴리실리콘막, 터널 산화막 및 기판을 일정 깊이 식각하여 트렌치를 형성한다.
이어서, 월(wall)산화공정을 실시하여 트렌치의 내부면을 따라 월산화막을 형성한 후 트렌치 내에 고립된 소자분리막을 형성한다. 그런 다음, 패드 질화막 및 버퍼 산화막을 제거한 후, PCL(Periphery Closed Layer) 마스크를 이용한 식각공정을 통해 주변 영역을 제외한 셀 영역의 소자분리막을 일정 깊이 리세스시킨다. 예컨대, HF가 포함된 습식식각용액을 이용해 소자분리막을 400~1000Å 정도 식각하여 리세스시킨다.
이어서, PCL 마스크를 제거한 후, 고유전체막을 증착한다. 그런 다음, 캐핑막으로 제2 폴리실리콘막을 증착한 후, 주변 영역의 제2 폴리실리콘막 및 고유전체막을 일부 식각한다. 이후, 제어 게이트용 제3 폴리실리콘막을 증착한 후, 게이트 마스크를 이용한 식각공정을 통해 플래시 메모리 셀을 구성하는 게이트 구조물 및 주변 영역의 트랜지스터를 구성하는 게이트 구조물을 형성한다.
본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 금속을 함유하는 고유전체막을 사용하는 플래시 메모리 소자 제조를 위한 식각공정 후 실시하는 세정공정시 BOE(Buffered Oxide Etchant) 및 오존을 차례로 이용하거나 SPM, BOE 및 SC-1을 차례로 이용함으로써, 세정공정에 의한 고유전체막의 손실을 최소화할 수 있다.
또한, 본 발명에 의하면, 고유전체막을 유전막으로 사용하므로, 간섭 캐패시턴스는 감소시키면서 커플링비는 증가시킬 수 있다.

Claims (11)

  1. 부유 게이트가 형성된 기판을 제공하는 단계;
    상기 부유 게이트 상부에 고유전체막을 형성하는 단계;
    상기 고유전체막 상부에 제어 게이트를 형성하는 단계;
    상기 제어 게이트, 상기 고유전체막 및 상기 부유 게이트를 식각하는 단계; 및
    상기 식각시 발생된 폴리머를 제거하기 위해 BOE 및 오존을 차례로 이용하여 세정하는 단계
    를 포함하는 플래시 메모리 소자 제조방법.
  2. 제 1 항에 있어서,
    상기 BOE는 NH4F 및 HF를 17:0.06의 비율로 혼합한 용액인 것을 특징으로 하는 플래시 메모리 소자 제조방법.
  3. 제 1 항에 있어서,
    상기 오존은 순수에 희석된 것을 특징으로 하는 플래시 메모리 소자 제조방법.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 고유전체막은 Al, Zr 및 Hf 중 적어도 어느 하나의 금속을 함유한 것을 특징으로 하는 플래시 메모리 소자 제조방법.
  5. 제 4 항에 있어서,
    상기 고유전체막은 Al2O3과 ZrO2가 교번적으로 적층된 적층구조, Al2O3과 HfO2이 교번적으로 적층된 적층구조 또는 하프늄알루미늄산화막(HfAlO) 중 선택된 어느 하나로 형성하는 플래시 메모리 소자 제조방법.
  6. 부유 게이트가 형성된 기판을 제공하는 단계;
    상기 부유 게이트 상부에 고유전체막을 형성하는 단계;
    상기 고유전체막 상부에 제어 게이트를 형성하는 단계;
    상기 제어 게이트, 상기 고유전체막 및 상기 부유 게이트를 식각하는 단계; 및
    상기 식각시 발생된 폴리머를 제거하기 위해 SPM, BOE 및 SC-1을 차례로 이 용하여 세정하는 단계
    를 포함하는 플래시 메모리 소자 제조방법.
  7. 제 6 항에 있어서,
    상기 SPM은 H2SO4 및H2O2를 혼합한 용액인 것을 특징으로 하는 플래시 메모리 소자 제조방법.
  8. 제 6 항에 있어서,
    상기 BOE는 NH4F 및 HF를 17:0.06의 비율로 혼합한 용액인 것을 특징으로 하는 플래시 메모리 소자 제조방법.
  9. 제 6 항에 있어서,
    상기 SC-1은 NH4OH, H2O2 및 H2O를 혼합한 용액인 것을 특징으로 하는 플래시 메모리 소자 제조방법.
  10. 제 6 항 내지 제 9 항 중 어느 하나의 항에 있어서,
    상기 고유전체막은 Al, Zr 및 Hf 중 적어도 어느 하나의 금속을 함유한 것을 특징으로 하는 플래시 메모리 소자 제조방법.
  11. 제 10 항에 있어서,
    상기 고유전체막은 Al2O3과 ZrO2가 교번적으로 적층된 적층구조, Al2O3과 HfO2이 교번적으로 적층된 적층구조 또는 하프늄알루미늄산화막(HfAlO) 중 선택된 어느 하나로 형성하는 플래시 메모리 소자 제조방법.
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