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KR100813525B1 - 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법 - Google Patents

반도체 메모리 장치의 센스 앰프 제어 회로 및 방법 Download PDF

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KR100813525B1
KR100813525B1 KR1020050130439A KR20050130439A KR100813525B1 KR 100813525 B1 KR100813525 B1 KR 100813525B1 KR 1020050130439 A KR1020050130439 A KR 1020050130439A KR 20050130439 A KR20050130439 A KR 20050130439A KR 100813525 B1 KR100813525 B1 KR 100813525B1
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KR
South Korea
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signal
sense amplifier
active
overdrive
bank
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서주영
신선혜
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 메모리 장치의 멀티 뱅크 액티브 동작시 비트라인의 파워 드롭 현상으로 인해 발생할 수 있는 비트라인 센싱의 오동작을 방지하는 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법을 제시한다.
본 발명의 반도체 메모리 장치의 센스 앰프 제어 회로는 멀티 뱅크 액티브 신호의 인에이블 여부에 대응하여 메모리 뱅크의 액티브 동작 또는 프리차지 동작을 지시하는 뱅크 동작 신호에 차별적으로 지연 시간을 부여하여 센스 앰프의 액티브 동작 시작 시점을 정의하는 액티브 신호를 출력하는 액티브 신호 지연 수단 및 상기 멀티 뱅크 액티브 신호의 인에이블 여부에 대응하여 센스 앰프의 액티브 동작 구간을 설정하는 센스 앰프 인에이블 신호에 차별적으로 지연 시간을 부여하여 센스 앰프의 오버드라이브 시간을 설정하기 위한 오버드라이브 신호를 출력하는 오버드라이브 신호 지연 수단을 포함하는 것을 특징으로 한다.
Figure R1020050130439
반도체 메모리 장치, 센스 앰프, 오버드라이브

Description

반도체 메모리 장치의 센스 앰프 제어 회로 및 방법{Circuit and Method for Controlling Sense Amplifier in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 비트라인 센싱 동작을 설명하기 위한 도면,
도 2는 본 발명에 따른 반도체 메모리 장치의 센스 앰프 제어 회로의 블록도,
도 3은 도 2에 도시한 액티브 신호 지연 수단의 내부 구성도,
도 4는 도 2에 도시한 오버드라이브 신호 지연 수단의 내부 구성도,
도 5는 도 2에 도시한 반도체 메모리 장치의 센스 앰프 제어 회로의 각 신호를 나타낸 타이밍도,
도 6은 본 발명에 따른 비트라인 센싱 동작을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 커맨드 제어 수단
20 : 액티브 신호 지연 수단
30 : 프리차지 신호 지연 수단
40 : 센스 앰프 인에이블 신호 생성 수단
50 : 오버드라이브 신호 지연 수단
60 : 센스 앰프 제어 신호 생성 수단
70 : 센스 앰프 드라이버
본 발명은 반도체 메모리 장치의 센스 앰프 제어 회로에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 멀티 뱅크 액티브 동작시 파워 드롭(Power Drop) 현상으로 인해 발생할 수 있는 비트라인 센싱의 오동작을 방지하는 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)는 메모리 셀에 접속되어 있는 비트라인 쌍을 코어 전압(Vcore) 레벨과 그라운드 전압(VSS) 레벨로 각각 센싱하여 데이터의 입출력 동작을 수행한다. 임의의 메모리 뱅크의 비트라인을 센싱하기 위해서는 칩의 외부로부터 커맨드와 뱅크 어드레스가 센스 앰프 제어 회로에 입력된 후 센스 앰프 제어 신호가 생성되어 각 메모리 뱅크에 전달되어야 한다. 일반적인 반도체 메모리 장치는 노멀 동작시 복수 개 구비된 메모리 뱅크 중 하나의 메모리 뱅크씩 선택적으로 비트라인 센싱 동작을 수행한다. 그러나 리프레쉬 동작시 또는 멀티 뱅크 테스트 동작시 등의 멀티 뱅크 액티브 동작시에는 동시에 복수 개의 메모리 뱅크의 비트라인을 센싱한다.
이하, 종래의 기술에 따른 비트라인 센싱 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 비트라인 센싱 동작을 설명하기 위한 도면이다.
도면에는 비트라인 센싱 동작이 시작되어 비트라인(BL)이 코어 전압(Vcore) 레벨로 상승하고 부 비트라인(/BL)이 그라운드 전압(VSS) 레벨로 하강하는 과정이 도시되어 있다. 비트라인을 보다 빠르게 센싱하기 위해 비트라인(BL)에 일시적으로 상기 코어 전압(Vcore)과 함께 외부 전압(Vext)을 공급하는 오버드라이브 동작의 구간도 확인할 수 있다. 노멀 동작시의 비트라인(BL_1)에 비해 멀티 뱅크 액티브 동작시의 비트라인(BL_2)은 더 늦은 속도로 센싱된다. 오버드라이브 구간에서도 마찬가지로 상기 멀티 뱅크 액티브 동작시의 비트라인(BL_2)은 상기 노멀 동작시의 비트라인(BL_1)에 비해 늦게 상기 코어 전압(Vcore) 레벨로 고정된다.
상술한 바와 같이, 반도체 메모리 장치의 멀티 뱅크 액티브 동작시에는 비트라인에 공급되는 전압이 노멀 동작시보다 부족하게 된다. 특히 저전력 반도체 메모리 장치의 경우에는 멀티 뱅크 액티브 동작시에 비트라인의 파워 드롭 현상으로 인해 비트라인 센싱의 오동작이 발생할 수도 있다. 그러나 동시에 복수 개의 메모리 뱅크의 비트라인을 센싱하는 멀티 뱅크 액티브 동작에서는 이와 같은 파워 드롭 현상을 방지하기 어렵다는 문제점이 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치의 멀티 뱅크 액티브 동작시 비트라인 센싱 초기 오버드라이브 동작 이전까지의 시간 및 오버드라이브 동작 시간을 늘려줌으로써 비트라인의 파워 드롭 현상으로 인해 발생할 수 있는 비트라인 센싱의 오동작을 방지하는 반도체 메모리 장치 의 센스 앰프 제어 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 센스 앰프 제어 회로는, 멀티 뱅크 액티브 신호의 인에이블 여부에 대응하여 메모리 뱅크의 액티브 동작 또는 프리차지 동작을 지시하는 뱅크 동작 신호에 차별적으로 지연 시간을 부여하여 센스 앰프의 액티브 동작 시작 시점을 정의하는 액티브 신호를 출력하는 액티브 신호 지연 수단; 및 상기 멀티 뱅크 액티브 신호의 인에이블 여부에 대응하여 센스 앰프의 액티브 동작 구간을 설정하는 센스 앰프 인에이블 신호에 차별적으로 지연 시간을 부여하여 센스 앰프의 오버드라이브 시간을 설정하기 위한 오버드라이브 신호를 출력하는 오버드라이브 신호 지연 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 센스 앰프 제어 방법은, a) 멀티 뱅크 액티브 신호의 인에이블 여부에 대응하여, 메모리 뱅크의 액티브 동작 또는 프리차지 동작을 지시하는 뱅크 동작 신호에 선택적으로 지연 시간을 부여하여 액티브 신호를 생성하는 단계; b) 상기 액티브 신호에 응답하여 센스 앰프 인에이블 신호를 생성하는 단계; c) 상기 멀티 뱅크 액티브 신호의 인에이블 여부에 대응하여, 상기 센스 앰프 인에이블 신호를 선택적으로 지연시켜 오버드라이브 신호를 생성하는 단계; 및 d) 상기 센스 앰프 인에이블 신호 및 상기 오버드라이브 신호에 응답하여 제 1, 제 2 및 제 3 센스 앰프 제어 신호를 생성하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세 히 설명하기로 한다.
도 2는 본 발명의 반도체 메모리 장치의 센스 앰프 제어 회로의 블록도이다.
본 발명에 따른 반도체 메모리 장치의 센스 앰프 제어 회로는 도시한 바와 같이, 메모리 뱅크의 액티브 또는 프리차지 동작을 지시하는 커맨드(command)와 메모리 뱅크를 선택하는 뱅크 어드레스(BA)를 입력 받아 메모리 뱅크의 액티브 동작 또는 프리차지 동작을 지시하는 뱅크 동작 신호(bap)를 생성하여 출력하는 커맨드 제어 수단(10), 반도체 메모리 장치가 리프레쉬 동작 여부를 알리는 리프레쉬 신호(ref) 및 상기 반도체 메모리 장치가 멀티 뱅크 테스트 동작 여부를 알리는 테스트 신호(test)의 인에이블 여부에 대응하여 상기 뱅크 동작 신호(bap)에 차별적으로 지연 시간을 부여하여 센스 앰프의 액티브 동작 시작 시점을 정의하는 액티브 신호(act)를 출력하는 액티브 신호 지연 수단(20), 상기 뱅크 동작 신호(bap)를 일정 시간 지연시켜 센스 앰프의 프리차지 동작 시작 시점을 정의하는 프리차지 신호(pcg)를 출력하는 프리차지 신호 지연 수단(30), 상기 액티브 신호(act)와 상기 프리차지 신호(pcg)를 입력 받아 센스 앰프의 액티브 동작 구간을 설정하는 센스 앰프 인에이블 신호(sae)를 출력하는 센스 앰프 인에이블 신호 생성 수단(40), 상기 리프레쉬 신호(ref) 및 상기 테스트 신호(test)의 인에이블 여부에 대응하여 상기 센스 앰프 인에이블 신호(sae)에 차별적으로 지연 시간을 부여하여 센스 앰프의 프리차지 및 오버드라이브 시간을 정의하는 오버드라이브 신호(ovd)를 출력하는 오버드라이브 신호 지연 수단(50), 상기 센스 앰프 인에이블 신호(sae) 및 상기 오버드라이브 신호(ovd)를 입력 받아 센스 앰프의 비트라인 센싱 동작의 각 동작 구간을 정의하는 제 1, 제 2 및 제 3 센스 앰프 제어 신호(ctrl_1, ctrl_2, ctrl_3)를 생성하여 출력하는 센스 앰프 제어 신호 생성 수단(60) 및 상기 제 1, 제 2 및 제 3 센스 앰프 제어 신호(ctrl_1, ctrl_2, ctrl_3)와 외부 전압(Vext) 및 코어 전압(Vcore)을 입력 받아 센스 앰프의 비트라인 쌍을 센싱하기 위한 센스 앰프 구동 신호(rto, sb)를 생성하여 센스 앰프에 공급하는 센스 앰프 드라이버(70)로 구성된다.
상기 커맨드 제어 수단(10)에 입력되는 커맨드(command)는 메모리 뱅크의 액티브 동작 또는 프리차지 동작에 대한 정보를 담고 있다. 이후 생성되는 뱅크 동작 신호(bap)는 액티브 동작 또는 프리차지 동작에 대한 정보를 상기 액티브 신호 지연 수단(20) 및 상기 프리차지 신호 지연 수단(30)에 전달한다. 상기 액티브 신호 지연 수단(20) 및 상기 프리차지 신호 지연 수단(30)은 입력되는 상기 뱅크 동작 신호(bap)를 각각 지연시켜 센스 앰프의 액티브 시작 시점을 정의하는 액티브 신호(act) 및 센스 앰프의 프리차지 시작 시점을 정의하는 프리차지 신호(pcg)를 생성하여 출력한다. 이 때 상기 액티브 신호 지연 수단(20)은 상기 반도체 메모리 장치가 리프레쉬 동작 여부를 알리는 리프레쉬 신호(ref) 및 상기 반도체 메모리 장치가 멀티 뱅크 테스트 동작 여부를 알리는 테스트 신호(test)를 함께 입력 받는다. 이후 상기 리프레쉬 신호(ref) 및 상기 테스트 신호(test) 중 어느 하나라도 인에이블 되면 상기 뱅크 동작 신호(bap)에 추가로 지연 시간을 부여하여 상기 액티브 신호(act)의 인에이블 시점을 더 늦춰준다.
상기 센스 앰프 인에이블 신호 생성 수단(40)은 상기 액티브 신호(act) 및 상기 프리차지 신호(pcg)를 입력 받아 센스 앰프를 활성화시키기 위한 센스 앰프 인에이블 신호(sae)를 생성하여 출력한다. 상기 센스 앰프 인에이블 신호(sae)는 센스 앰프의 액티브 동작 구간을 설정한다. 이후 상기 오버드라이브 신호 지연 수단(50)은 상기 센스 앰프 인에이블 신호(sae)를 일정 시간 지연시켜 센스 앰프의 프리차지 및 오버드라이브 시간을 정의하는 상기 오버드라이브 신호(ovd)를 생성하여 출력한다. 이 때 상기 오버드라이브 신호 지연 수단(50)은 상기 액티브 신호 지연 수단(20)과 마찬가지로 상기 리프레쉬 신호(ref) 및 상기 테스트 신호(test)를 입력 받아 상기 리프레쉬 신호(ref) 및 상기 테스트 신호(test) 중 어느 하나라도 인에이블 되면 상기 센스 앰프 인에이블 신호(sae)에 추가로 지연 시간을 부여하여 상기 오버드라이브 신호(ovd)의 인에이블 구간을 증가시킨다.
상기 센스 앰프 제어 신호 생성 수단(60)은 상기 센스 앰프 인에이블 신호(sae) 및 상기 오버드라이브 신호(ovd)를 입력 받아 센스 앰프의 비트라인 센싱 동작의 각 동작 구간을 정의하는 상기 제 1, 제 2 및 제 3 센스 앰프 제어 신호(ctrl_1, ctrl_2, ctrl_3)를 생성하여 상기 센스 앰프 드라이버(70)에 공급한다. 이 때 상기 제 1 센스 앰프 제어 신호(ctrl_1)는 비트라인 센싱 동작의 오버드라이브 구간을 설정하는 신호이고 상기 제 2 센스 앰프 제어 신호(ctrl_2)는 비트라인 센싱 동작의 리스토어(Restore) 구간을 설정하는 신호이며 상기 제 3 센스 앰프 제어 신호(ctrl_3)는 상기 오버드라이브 구간 및 상기 리스토어 구간을 합친, 비트라인 센싱 동작의 액티브 구간을 설정하는 신호이다. 상기 센스 앰프 드라이버(70)는 상기 제 1, 제 2 및 제 3 센스 앰프 제어 신호(ctrl_1, ctrl_2, ctrl_3)의 지시에 따라 상기 외부 공급전원(VDD) 및 상기 코어 전압(Vcore)으로부터 RTO 신호 및 SB 신호에 일정 전압을 형성하여 센스 앰프에 공급한다.
도 3은 도 2에 도시한 액티브 신호 지연 수단의 내부 구성도이다.
상기 액티브 신호 지연 수단(20)은 상기 리프레쉬 신호(ref) 및 상기 테스트 신호(test)를 입력 받아 상기 리프레쉬 신호(ref) 및 상기 테스트 신호(test)의 인에이블 여부에 따라 상기 뱅크 동작 신호(bap)의 경로를 설정하는 스위칭부(210), 상기 스위칭부(210)의 출력에 대응하여 상기 뱅크 동작 신호(bap)를 통과시키는 제 1 경로(220), 상기 스위칭부(210)의 출력에 대응하여 상기 뱅크 동작 신호(bap)를 지연시켜 통과시키는 제 2 경로(230) 및 상기 제 1 및 제 2 경로(220, 230)에서 출력되는 신호의 펄스 폭을 조절하는 펄스 제어부(240)로 구성된다.
상기 반도체 메모리 장치가 노멀 동작 중일 때에는 상기 리프레쉬 신호(ref)와 상기 테스트 신호(test)가 모두 디스에이블 된다. 그러면 상기 스위칭부(210)는 상기 뱅크 동작 신호(bap)의 경로를 상기 제 1 경로(220)로 설정한다. 이 때 상기 제 2 경로(230)에서 출력되는 신호는 상기 제 1 경로(220)의 신호에 아무런 영향을 끼치지 못한다. 이후 상기 제 1 경로(220)의 신호는 상기 펄스 제어부(240)에서 펄스 폭이 조절되어 상기 액티브 신호(act)로서 상기 센스 앰프 인에이블 신호 생성 수단(40)에 전달된다.
반면에 상기 반도체 메모리 장치가 리프레쉬 또는 멀티 뱅크 테스트 동작 중일 때에는 상기 리프레쉬 신호(ref) 또는 상기 테스트 신호(test) 중 하나의 신호가 인에이블 된다. 그러면 상기 스위칭부(210)는 상기 뱅크 동작 신호(bap)의 경로 를 상기 제 2 경로(230)로 설정한다. 상기 제 2 경로(230)에 입력된 상기 뱅크 동작 신호(bap)는 구비된 지연기(232)에 의해 일정 시간 지연된 후 출력된다. 이 때 상기 제 1 경로(220)에서 출력되는 신호는 상기 제 2 경로(230)에서 출력되는 신호에 아무런 영향을 끼치지 못한다. 이후 상기 제 2 경로(230)에서 출력되는 신호는 상기 펄스 제어부(240)에서 펄스 폭이 조절되어 상기 액티브 신호(act)로서 상기 센스 앰프 인에이블 생성 수단(40)에 전달된다.
도 4는 도 2에 도시한 오버드라이브 신호 지연 수단의 내부 구성도이다.
상기 오버드라이브 신호 지연 수단(50)은 상기 리프레쉬 신호(ref) 및 상기 테스트 신호(test)를 입력 받아 상기 리프레쉬 신호(ref) 및 상기 테스트 신호(test)의 인에이블 여부에 따라 상기 센스 앰프 인에이블 신호(sae)의 경로를 설정하는 스위칭부(510), 상기 스위칭부(510)의 출력에 대응하여 상기 센스 앰프 인에이블 신호(sae)를 통과시키는 제 1 경로(520), 상기 스위칭부(510)의 출력에 대응하여 상기 센스 앰프 인에이블 신호(sae)를 지연시켜 통과시키는 제 2 경로(530) 및 상기 제 1 및 제 2 경로(520, 530)에서 출력되는 신호의 펄스 폭을 조절하는 펄스 제어부(540)로 구성된다.
상기 반도체 메모리 장치가 노멀 동작 중일 때에는 상기 리프레쉬 신호(ref)와 상기 테스트 신호(test)가 모두 디스에이블 된다. 그러면 상기 스위칭부(510)는 상기 센스 앰프 인에이블 신호(sae)의 경로를 상기 제 1 경로(520)로 설정한다. 이 때 상기 제 2 경로(530)에서 출력되는 신호는 상기 제 1 경로(520)의 신호에 아무런 영향을 끼치지 못한다. 이후 상기 제 1 경로(520)의 신호는 상기 펄스 제어부 (540)에서 펄스 폭이 조절되어 상기 오버드라이브 신호(ovd)로서 상기 센스 앰프 제어 신호 생성 수단(60)에 전달된다.
반면에 상기 반도체 메모리 장치가 리프레쉬 또는 멀티 뱅크 테스트 동작 중일 때에는 상기 리프레쉬 신호(ref) 또는 상기 테스트 신호(test) 중 하나의 신호가 인에이블 된다. 그러면 상기 스위칭부(510)는 상기 센스 앰프 인에이블 신호(sae)의 경로를 상기 제 2 경로(530)로 설정한다. 상기 제 2 경로(530)에 입력된 상기 센스 앰프 인에이블 신호(sae)는 구비된 지연기(532)에 의해 일정 시간 지연된 후 출력된다. 이 때 상기 제 1 경로(520)에서 출력되는 신호는 상기 제 2 경로(530)에서 출력되는 신호에 아무런 영향을 끼치지 못한다. 이후 상기 제 2 경로(530)에서 출력되는 신호는 상기 펄스 제어부(540)에서 펄스 폭이 조절되어 상기 오버드라이브 신호(ovd)로서 상기 센스 앰프 제어 신호 생성 수단(60)에 전달된다.
도 5는 도 2에 도시한 반도체 메모리 장치의 센스 앰프 제어 회로의 각 신호를 나타낸 타이밍도이다.
도시한 바와 같이, 상기 뱅크 동작 신호(bap)는 상기 커맨드(command)의 액티브 동작 지시에 따라 하이 레벨(high level)의 값을 갖고 상기 커맨드(command)의 프리차지 동작 지시에 따라 로우 레벨(low level)의 값을 갖는다. 상기 뱅크 동작 신호(bap)의 라이징 에지 타임 이후에 하이 레벨의 상기 액티브 신호(act)가 짧은 로우 펄스를 갖는 것을 확인할 수 있다. 또한 상기 뱅크 동작 신호(bap)의 폴링 에지 타임 이후에 로우 레벨의 상기 프리차지 신호(pcg)가 짧은 시간 동안 하이 펄스를 갖는 것도 확인할 수 있다. 상기 센스 앰프 인에이블 신호(sae)는 상기 액티 브 신호(act)의 로우 펄스 타임에 하이 레벨로 상승하고 상기 프리차지 신호(pcg)의 하이 펄스 타임에 로우 레벨로 하강한다. 그리고 상기 오버드라이브 신호(ovd)는 상기 센스 앰프 인에이블 신호(sae)가 로우 레벨로 하강한 이후 상승하는 신호이다. 상기 제 1 센스 앰프 제어 신호(ctrl_1)는 상기 센스 앰프 인에이블 신호(sae)의 상승 시점에 상승하고 상기 오버드라이브 신호(ovd)의 하강 시점에 하강하는 신호이다. 또한 상기 제 2 센스 앰프 제어 신호(ctrl_2)는 상기 오버드라이브 신호(ovd)와 같은 타이밍에 반대의 위상을 갖는 신호이다. 그리고 상기 제 3 센스 앰프 제어 신호(ctrl_3)는 상기 센스 앰프 인에이블 신호(sae)와 같은 타이밍에 같은 위상을 갖는 신호이다. 도면에 나타낸 각각의 신호들은 상기 각 수단들이 가지는 고유한 지연 시간을 고려하여 나타내었다.
상기 리프레쉬 신호(ref)가 인에이블 되면 상기 액티브 신호(act)의 로우 펄스 타임은 더 늦게 나타난다. 따라서 상기 센스 앰프 인에이블 신호(sae)의 인에이블 시점도 더 늦춰지게 된다. 그로 인해 상기 제 1 및 제 3 센스 앰프 제어 신호(ctrl_1, ctrl_3)의 인에이블 시점도 더 늦춰지게 된다. 그리고 상기 오버드라이브 신호(ovd)의 하이 레벨 구간의 폭이 더 늘어나게 된다. 따라서 상기 제 1 센스 앰프 제어 신호(ctrl_1)의 인에이블 구간도 늘어나게 되고 상기 제 2 센스 앰프 제어 신호(ctrl_2)는 더 늦게 발생하게 된다.
상기 제 1 및 제 3 센스 앰프 제어 신호(ctrl_1, ctrl_3)의 인에이블 시점이 늦춰지면서 센스 앰프의 비트라인 센싱 초기 오버드라이브 동작 이전까지의 시간은 좀 더 길어지게 된다. 그리고 상기 오버드라이브 신호(ovd)의 하이 레벨 구간의 폭 이 더 늘어나게 되면 센스 앰프의 비트라인 센싱 과정에서 오버드라이브 시간이 더 길어지게 된다.
도 6은 본 발명에 따른 비트라인 센싱 동작을 설명하기 위한 도면이다.
도면에는 노멀 동작시와 멀티 뱅크 액티브 동작시의 비트라인 쌍(BL, /BL)의 센싱 과정이 도시되어 있다. 멀티 뱅크 액티브 동작시 비트라인 센싱 초기에 노멀 동작시에 비해 상기 제 1 센스 앰프 제어 신호(ctrl_1)가 늦게 인에이블 되므로 비트라인(BL)의 전압 레벨이 충분히 상승하게 됨을 볼 수 있다. 또한 상기 제 2 센스 앰프 제어 신호(ctrl_2)의 인에이블 시간이 더 길어지므로 오버드라이브 동작시 상기 비트라인(BL)의 전압 레벨이 충분히 상승한 이후 리스토어 동작이 시작된다.
상술한 바와 같이, 반도체 메모리 장치의 센스 앰프 제어 회로에서 상기 반도체 메모리 장치가 멀티 뱅크 액티브 동작시 센스 앰프의 액티브 시작 시점을 지시하는 상기 액티브 신호(act)를 지연시켜 상기 제 1 센스 앰프 제어 신호(ctrl_1)의 인에이블 시점을 늦추어 줌으로써 비트라인 센싱 초기의 비트라인(BL)의 전압 레벨을 충분히 상승시키고, 센스 앰프의 오버드라이브 시간을 정의하는 상기 오버드라이브 신호(ovd)의 폭을 넓혀 상기 제 2 센스 앰프 제어 신호(ctrl_2)의 인에이블 시간을 늘려 줌으로써 비트라인 센싱 과정의 오버드라이브 시간을 넉넉히 확보하여 상기 비트라인(BL)의 전압 레벨을 충분히 상승시킬 수 있다. 이러한 방법으로 반도체 메모리 장치의 멀티 뱅크 액티브 동작시 비트라인의 파워 드롭 현상으로 인한 비트라인 센싱의 오동작을 방지할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사 상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법은 반도체 메모리 장치의 멀티 뱅크 액티브 동작시 비트라인 센싱 초기 오버드라이브 동작 이전까지의 시간 및 오버드라이브 동작 시간을 늘려줌으로써 비트라인의 파워 드롭 현상으로 인해 발생할 수 있는 비트라인 센싱의 오동작을 방지하는 효과가 있다.

Claims (35)

  1. 삭제
  2. 삭제
  3. 멀티 뱅크 액티브 신호의 인에이블 여부에 대응하여 센스 앰프의 액티브 동작 구간을 설정하는 센스 앰프 인에이블 신호에 차별적으로 지연 시간을 부여하여 센스 앰프의 오버드라이브 시간을 설정하기 위한 오버드라이브 신호를 출력하는 오버드라이브 신호 지연 수단을 포함하며,
    상기 오버드라이브 신호 지연 수단은,
    입력되는 상기 멀티 뱅크 액티브 신호의 인에이블 여부에 따라 상기 센스 앰프 인에이블 신호의 경로를 설정하는 스위칭부;
    상기 스위칭부의 출력에 대응하여 상기 센스 앰프 인에이블 신호를 통과시키는 제 1 경로;
    상기 스위칭부의 출력에 대응하여 상기 센스 앰프 인에이블 신호를 지연시켜 통과시키는 제 2 경로; 및
    상기 제 1 및 제 2 경로에서 출력되는 신호의 펄스 폭을 조절하는 펄스 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 회로.
  4. 삭제
  5. 멀티 뱅크 액티브 신호의 인에이블 여부에 대응하여 메모리 뱅크의 액티브 동작 또는 프리차지 동작을 지시하는 뱅크 동작 신호에 차별적으로 지연 시간을 부여하여 센스 앰프의 액티브 동작 시작 시점을 정의하는 액티브 신호를 출력하는 액티브 신호 지연 수단; 및
    상기 멀티 뱅크 액티브 신호의 인에이블 여부에 대응하여 센스 앰프의 액티브 동작 구간을 설정하는 센스 앰프 인에이블 신호에 차별적으로 지연 시간을 부여하여 센스 앰프의 오버드라이브 시간을 설정하기 위한 오버드라이브 신호를 출력하는 오버드라이브 신호 지연 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 회로.
  6. 제 5 항에 있어서,
    메모리 뱅크의 액티브 또는 프리차지 동작을 지시하는 커맨드와 메모리 뱅크를 선택하는 뱅크 어드레스를 입력 받아 메모리 뱅크의 액티브 동작 또는 프리차지 동작을 지시하는 뱅크 동작 신호를 생성하여 출력하는 커맨드 제어 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 회로.
  7. 제 6 항에 있어서,
    상기 뱅크 동작 신호를 일정 시간 지연시켜 센스 앰프의 프리차지 시작 시점을 정의하는 프리차지 신호를 출력하는 프리차지 신호 지연 수단을 추가로 포함하 는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 회로.
  8. 제 7 항에 있어서,
    상기 액티브 신호와 상기 프리차지 신호를 입력 받아 센스 앰프의 액티브 동작 구간을 설정하는 센스 앰프 인에이블 신호를 출력하는 센스 앰프 인에이블 신호 생성 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 회로.
  9. 제 8 항에 있어서,
    상기 센스 앰프 인에이블 신호 및 상기 오버드라이브 신호를 입력 받아 센스 앰프의 비트라인 센싱 동작의 각 동작 구간을 정의하는 제 1, 제 2 및 제 3 센스 앰프 제어 신호를 생성하여 출력하는 센스 앰프 제어 신호 생성 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 회로.
  10. 제 9 항에 있어서,
    상기 제 1, 제 2 및 제 3 센스 앰프 제어 신호와 외부 전압 및 코어 전압(Vcore)을 입력 받아 센스 앰프의 비트라인 쌍을 센싱하기 위한 센스 앰프 구동 신호를 생성하여 센스 앰프에 공급하는 센스 앰프 드라이버를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 회로.
  11. 제 5 항에 있어서,
    상기 액티브 신호 지연 수단은,
    입력되는 상기 멀티 뱅크 액티브 신호의 인에이블 여부에 따라 상기 뱅크 동작 신호의 경로를 설정하는 스위칭부;
    상기 스위칭부의 출력에 대응하여 상기 뱅크 동작 신호를 통과시키는 제 1 경로;
    상기 스위칭부의 출력에 대응하여 상기 뱅크 동작 신호를 지연시켜 통과시키는 제 2 경로; 및
    상기 제 1 및 제 2 경로에서 출력되는 신호의 펄스 폭을 조절하는 펄스 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 회로.
  12. 제 5 항에 있어서,
    상기 오버드라이브 신호 지연 수단은,
    입력되는 상기 멀티 뱅크 액티브 신호의 인에이블 여부에 따라 상기 센스 앰프 인에이블 신호의 경로를 설정하는 스위칭부;
    상기 스위칭부의 출력에 대응하여 상기 센스 앰프 인에이블 신호를 통과시키는 제 1 경로;
    상기 스위칭부의 출력에 대응하여 상기 센스 앰프 인에이블 신호를 지연시켜 통과시키는 제 2 경로; 및
    상기 제 1 및 제 2 경로에서 출력되는 신호의 펄스 폭을 조절하는 펄스 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 회로.
  13. 제 9 항에 있어서,
    상기 오버드라이브 신호는 센스 앰프의 프리차지 및 오버드라이브 동작 구간을 설정하는 신호인 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 회로.
  14. 제 10 항에 있어서,
    상기 제 1 센스 앰프 제어 신호는 센스 앰프의 오버드라이브 동작 구간을 설정하는 신호인 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 회로.
  15. 제 10 항에 있어서,
    상기 제 2 센스 앰프 제어 신호는 센스 앰프의 리스토어 구간을 설정하는 신호인 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 회로.
  16. 제 10 항에 있어서,
    상기 제 3 센스 앰프 제어 신호는 센스 앰프의 액티브 동작 구간을 설정하는 신호인 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 회로.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 멀티 뱅크 액티브 신호의 인에이블 여부에 대응하여, 센스 앰프의 액티브 동작 구간을 설정하는 센스 앰프 인에이블 신호에 선택적으로 지연 시간을 부여하여 비트라인 센싱 과정의 오버드라이브 구간을 정의하는 오버드라이브 신호의 인에이블 구간을 제어하며, 상기 오버드라이브 신호의 디스에이블 시점에 따라 상기 센스 앰프의 오버드라이브 동작 구간을 설정하는 제 1 센스 앰프 제어 신호의 디스에이블 시점 및 상기 센스 앰프의 리스토어 구간을 설정하는 제 2 센스 앰프 제어 신호의 인에이블 시점이 결정되는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 방법.
  24. 삭제
  25. 삭제
  26. a) 멀티 뱅크 액티브 신호의 인에이블 여부에 대응하여, 메모리 뱅크의 액티브 동작 또는 프리차지 동작을 지시하는 뱅크 동작 신호에 선택적으로 지연 시간을 부여하여 액티브 신호를 생성하는 단계;
    b) 상기 액티브 신호에 응답하여 센스 앰프 인에이블 신호를 생성하는 단계;
    c) 상기 멀티 뱅크 액티브 신호의 인에이블 여부에 대응하여, 상기 센스 앰프 인에이블 신호를 선택적으로 지연시켜 오버드라이브 신호를 생성하는 단계; 및
    d) 상기 센스 앰프 인에이블 신호 및 상기 오버드라이브 신호에 응답하여 제 1, 제 2 및 제 3 센스 앰프 제어 신호를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 방법.
  27. 삭제
  28. 제 26 항에 있어서,
    상기 b) 단계는, 상기 액티브 신호의 발생 시점에 따라 상기 센스 앰프 인에이블 신호를 인에이블 시키고, 프리차지 신호의 발생 시점에 따라 상기 센스 앰프 인에이블 신호를 디스에이블 시키는 단계인 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 방법.
  29. 제 26 항에 있어서,
    상기 c) 단계는, 상기 센스 앰프 인에이블 신호가 인에이블 되면 상기 제 1 및 제 3 센스 앰프 제어 신호를 인에이블 시키는 단계인 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 방법.
  30. 삭제
  31. 제 26 항에 있어서,
    상기 오버드라이브 신호의 디스에이블 시점에 따라 상기 제 1 센스 앰프 제어 신호의 디스에이블 시점 및 상기 제 2 센스 앰프 제어 신호의 인에이블 시점이 결정되는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 방법.
  32. 제 31 항에 있어서,
    상기 오버드라이브 신호는 센스 앰프의 프리차지 및 오버드라이브 동작 구간을 설정하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 방법.
  33. 제 29 항 또는 제 31 항에 있어서,
    상기 제 1 센스 앰프 제어 신호는 센스 앰프의 오버드라이브 동작 구간을 설정하는 신호인 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 방법.
  34. 제 31 항에 있어서,
    상기 제 2 센스 앰프 제어 신호는 센스 앰프의 리스토어 구간을 설정하는 신호인 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 방법.
  35. 제 29 항에 있어서,
    상기 제 3 센스 앰프 제어 신호는 센스 앰프의 액티브 동작 구간을 설정하는 신호인 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 방법.
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