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KR100807557B1 - 유기전계발광표시장치 및 그 제조방법 - Google Patents

유기전계발광표시장치 및 그 제조방법 Download PDF

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KR100807557B1
KR100807557B1 KR1020060111175A KR20060111175A KR100807557B1 KR 100807557 B1 KR100807557 B1 KR 100807557B1 KR 1020060111175 A KR1020060111175 A KR 1020060111175A KR 20060111175 A KR20060111175 A KR 20060111175A KR 100807557 B1 KR100807557 B1 KR 100807557B1
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Abstract

본 발명은 제 1전극의 재작업시, 제 1 전극과 소스/드레인 전극의 갈바닉 부식 및 접착력의 저하를 방지할 수 있는 유기전계발광표시장치 및 그 제조방법에 관한 것이다.
본 발명은 기판; 상기 기판 상에 위치하며, 반도체층, 게이트 전극 및 소스/드레인 전극을 포함하는 박막트랜지스터; 상기 박막트랜지스터의 상기 소스/드레인 전극 상에 위치하는 제 1 금속층; 상기 제 1 금속층을 포함하는 기판 상에 위치하는 절연막; 상기 절연막 상에 위치하고 상기 박막트랜지스터와 전기적으로 연결되며, 제 2 금속층을 포함하는 제 1 전극; 상기 제 1 전극 상에 위치하는 화소정의막; 상기 화소정의막 상에 위치하는 유기막층; 및 상기 유기막층 상에 위치하는 제 2 전극을 포함하는 것을 특징으로 한다.
Figure R1020060111175
갈바닉, 유기전계발광표시장치

Description

유기전계발광표시장치 및 그 제조방법{Organic Light Emitting Diode Display Device And Manufacturing Of Thereof}
도 1은 종래 기술에 따른 유기전계발광표시장치의 단면도.
도 2 내지 도 5는 본 발명의 실시 예에 따른 유기전계발광표시장치의 단면도.
<도면의 주요부분에 대한 부호의 설명>
200 : 기판 210 : 버퍼층
220 : 반도체층 230 : 게이트 절연막
240 : 게이트 전극 250 : 층간 절연막
261,262 : 소스/드레인 전극 270 : 제 1 금속층
280 : 절연막 285 : 제 2 금속층
290 : 제 1 전극 300 : 화소정의막
310 : 유기막층 320 : 제 2 전극
본 발명은 유기전계발광표시장치 및 그 제조방법에 관한 것으로, 보다 자세하게는 제 1전극의 재작업시, 제 1 전극과 소스/드레인 전극의 갈바닉 부식 및 접착력의 저하를 방지할 수 있는 유기전계발광표시장치 및 그 제조방법에 관한 것이다.
일반적으로 유기전계발광표시장치(Organic Light Emitting Diode Display Device)는 유기화합물을 전기적으로 여기시켜 발광하게 하는 자발광형 표시장치로서, 매트릭스 형태로 배치된 N×M 개의 단위화소들을 구동하는 방식에 따라 수동 매트릭스(passive matrix)방식과 능동 매트릭스(active matrix)방식으로 나눠지는데, 상기 능동 매트릭스 방식의 유기전계발광표시장치는 상기 수동 매트릭스 방식에 비해 전력소모가 적어 대면적 구현에 적합하며 고해상도를 갖는 장점이 있다.
또한, 상기 유기전계발광표시장치는 상기 유기화합물로부터 발광된 빛의 방출 방향에 따라 전멸발광형, 배면발광형 또는 양면발광형으로 나눠진다. 상기 전면발광형 유기전계발광표시장치는 상기 배면발광형과는 달리, 상기 단위화소들이 위치한 기판의 반대방향으로 빛을 방출시키는 장치로서 개구율이 큰 장점이 있다.
이러한 전면발광형 유기전계발광표시장치에 있어서 제 1 전극은 반사특성이 우수하고 적절한 일함수를 가지는 도전물질이 적당하나, 현재에는 이러한 특성들을 동시에 만족하는 물질을 찾기 어렵다. 따라서, 전면발광형 유기전계발광표시장치의 제 1 전극으로 빛을 반사시키는 반사막을 포함함으로써 상기 특성들을 만족시킬 수 있다.
도 1은 종래 기술에 따른 유기전계발광표시장치의 단면도이다.
도 1을 참조하면, 절연유리, 도전성 기판 또는 플라스틱으로 이루어진 기판(100) 상에 버퍼층(110)을 형성하고, 상기 버퍼층(110) 상에 비정질 실리콘층을 형성하고 이를 결정화하여 다결정 실리콘층을 형성하여 반도체층(120)을 형성한다.
상기 반도체층(120)을 포함하는 기판(100) 전면에 게이트 절연막(130)을 형성하고, 상기 게이트 절연막(130) 상에 상기 반도체층(120)의 일정 영역과 대응되게끔 게이트 전극(140)을 형성한다. 이어, 상기 게이트 전극(140)을 포함하는 기판(100) 전면에 층간 절연막(150)을 형성하고, 상기 반도체층(120)의 일정 영역을 노출시키도록 상기 층간 절연막(150)을 식각하여 콘택홀들을 형성한다.
이어, 상기 기판(100) 전면에 소스/드레인 전극 물질을 증착하고 패터닝하여 상기 반도체층(120)의 일정 영역에 연결되는 소스/드레인 전극(161,162)을 형성하고, 상기 기판(100) 전면에 평탄화막(170)을 형성한다. 다음에, 상기 평탄화막(170)을 식각하여 상기 소스/드레인 전극(161,162) 중 어느 하나를 노출시키는 비아홀을 형성하고, 상기 평탄화막(170) 상에 반사막(175) 및 제 1 전극(180)을 형성하여 상기 소스/드레인 전극(161,162) 중 어느 하나와 연결하게 된다.
여기서, 상기 반사막(175) 또는 제 1 전극(180)을 형성하는 공정에서 이러한 층들에 불량이 있을 경우에는, 상기 반사막 또는 제 1 전극을 제거하여 다시 형성하는 재작업(Rework)을 하고 있다.
그러나, 재작업시, 소스/드레인 전극과, 이에 접하는 반사막이 식각용액에 동시에 노출될 경우에, EMF(ElectroMotive Force) 값이 작은 소스/드레인 전극은 EMF 값이 큰 반사막에 비해 전자를 잃는 속도가 빨라지고, 즉 식각 속도가 더 빨라지게 되고, 상기 반사막은 EMF 값이 더 크기 때문에 전자를 얻는 동시에 용액 속의 물질이 재증착되어 식각 속도가 낮아지게 되는 갈바닉(galvanic) 현상을 일으키게 된다. 따라서, 재작업이 어려워지고, 소스/드레인 전극과 반사막을 포함하는 제 1 전극의 접착력이 저하되어 접촉저항이 켜지게 되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 제 1전극의 재작업시, 제 1 전극과 소스/드레인 전극의 갈바닉 부식 및 접착력의 저하를 방지할 수 있는 유기전계발광표시장치 및 그 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판; 상기 기판 상에 위치하며, 반도체층, 게이트 전극 및 소스/드레인 전극을 포함하는 박막트랜지스터; 상기 박막트랜지스터의 상기 소스/드레인 전극 상에 위치하는 제 1 금속층; 상기 제 1 금속층을 포함하는 기판 상에 위치하는 절연막; 상기 절연막 상에 위치하고 상기 박막트랜지스터와 전기적으로 연결되며, 제 2 금속층을 포함하는 제 1 전극; 상기 제 1 전극 상에 위치하는 화소정의막; 상기 화소정의막 상에 위치하는 유기막층; 및 상기 유기막층 상 에 위치하는 제 2 전극을 포함하는 것을 특징으로 하는 유기전계발광표시장치에 의해 달성된다.
또한, 본 발명의 상기 목적은 기판을 제공하고, 상기 기판 상에 반도체층, 게이트 전극 및 소스/드레인 전극을 포함하는 박막트랜지스터를 형성하고, 상기 박막트랜지스터의 소스/드레인 전극 상에 제 1 금속층을 형성하고, 상기 제 1 금속층을 포함하는 기판 상에 절연막을 형성하고, 상기 절연막 상에 제 2 금속층을 포함하는 제 1 전극을 형성하고, 상기 기판 전면에 상기 제 1 전극을 노출시키는 화소정의막을 형성하고, 상기 제 1 전극 상에 유기막층을 형성하고, 상기 기판 전면에 제 2 전극을 형성하는 것을 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2 내지 도 5는 본 발명의 실시 예에 따른 유기전계발광표시장치의 단면도이다.
도 2를 참조하면, 기판(200)을 제공한다. 상기 기판(200)은 절연 유리, 플라스틱 또는 도전성기판을 사용할 수 있다. 상기 기판(200) 상에 버퍼층(210)을 형성한다. 상기 버퍼층(210)은 실리콘 산화막, 실리콘 질화막 또는 이들의 다중층일 수 있다. 또한, 상기 버퍼층(210)은 하부의 기판에서 불순물이 상부로 올라오지 못하도록 방지하는 보호막의 역할을 한다.
이어서, 상기 버퍼층(210) 상에 반도체층(220)을 형성한다. 상기 반도체층(220)은 비정질 실리콘막을 RTA법(Rapid Thermal Annealing), SPC법(Solid Phase Crystallization), ELA법(Excimer Laser Annealing), MIC법(Metal Induced Crystallization), MILC법(Metal Induced Lateral Crystallization) 또는 SLS법(Sequential Lateral Solidification) 중 어느 하나 이상을 사용하여 결정화한 다결정 실리콘막일 수 있다.
다음, 상기 반도체층(220)을 포함하는 기판(200) 전면에 게이트 절연막(230)을 형성한다. 상기 게이트 절연막(230)은 실리콘 산화막, 실리콘 질화막 또는 이들의 다중층일 수 있다.
이어, 상기 게이트 절연막(230) 상에 게이트 전극물질을 적층하고 이를 패터닝함으로써, 상기 반도체층(220)의 일정영역에 대응하는 게이트 전극(240)을 형성한다. 상기 게이트 전극물질은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy)으로 이루어진 군에서 선택되는 하나인 것이 바람직하다. 더욱 바람직하게는 상기 게이트 전극물질은 몰리브덴-텅스텐 합금일 수 있다.
이어서, 도 3을 참조하면, 상기 기판(200) 전면에 층간 절연막(250)을 형성한다. 상기 층간 절연막(250)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
다음, 상기 게이트 절연막(230) 및 층간 절연막(250)을 식각하여 상기 반도체층(220)의 양측 단부를 노출시키는 콘택홀들을 형성한다. 이어, 상기 기판(200) 전면에 소스/드레인 전극 물질을 증착하고, 제 1 금속층 물질을 순차적으로 증착하고 이를 일괄 패터닝하여, 소스/드레인 전극(261,262) 및 제 1 금속층(270)을 형성한다.
이때, 상기 소스/드레인 전극(261,262)은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 크롬(Cr) 등의 단일층 또는 Al/MoW, Ti/Al/Ti, Al/Ta 등의 적층물질을 사용할 수 있으며, 바람직하게는 Ti/Al/Ti의 3중층을 사용한다. 또한, 상기 제 1 금속층(270)은 Ag, Pt 및 Au 로 이루어진 군에서 선택된 하나를 사용하여 단일층으로 증착할 수 있고, 이와는 달리, Ag/Pt, Pt/Au 및 Ag/Au로 이루어진 군에서 선택된 하나를 사용하여 2중층을 사용할 수 있다. 이때, 상기 제 1 금속층(270) 물질은 추후 형성되는 제 2 금속층(285)의 EMF 값보다 같거나 큰 물질임이 바람직하다. 이는 추후 이루어질 수 있는 제 1 전극의 재작업시, 상기 제 1 금속층(270)과 제 2 금속층(285)이 식각용액에 동시에 노출되면 EMF 값이 낮은 물질이 먼저 식각되는 갈바닉 현상을 방지하기 위함이다.
따라서, 상기 제 1 금속층(270)의 EMF 값이 상기 제 2 금속층(285)보다 높기 때문에 상기 제 1 금속층(270)이 식각되는 것을 방지할 수 있다. 이에 따라 하부의 소스/드레인 전극(261,262)을 보호하여 소스/드레인 전극(261,262)과 제 2 금속층(285)을 포함하는 제 1 전극(290)의 접착력이 저하되는 것을 방지할 수 있는 이점이 있다.
여기서, 상기 제 1 금속층(270)이 2중층일 경우에는 EMF 값이 더 큰 물질을 하부에 증착하는 것이 바람직하다. 즉, 상기 Ag의 EMF 값은 0.799V이고, Pt는 1.2V, Au는 1.63V 이므로, 2중층의 경우에, 하부에 EMF 값이 큰 물질을 형성한다. 예를 들어, Ag/Pt, Ag/Au, Pt/Au 의 이중층일 수 있다. 이는 추후 이루어지는 제 1 전극의 재작업시 발생될 수 있는 갈바닉 현상을 효율적으로 방지하기 위함인데, 소스/드레인 전극(261,262)에 직접 접촉하는 하부층의 EMF 값이 더 크기 때문에 소스/드레인 전극(261,262)이 식각되는 것을 방지할 수 있기 때문이다.
또한, 상기 제 1 금속층(270)은 200 내지 800Å의 두께를 갖는 것이 바람직하다. 만약 상기 제 1 금속층(270)이 200Å 미만이면, 두께가 너무 얇아 갈바닉 부식이 침투될 수 있고, 800Å을 초과하면, 제 1 전극과의 접촉저항이 커지게 되기 때문이다.
이어서, 도 4를 참조하면, 상기 기판(200) 전면에 절연막(280)을 형성한다. 상기 절연막(160)은 평탄화 특성이 있는 물질을 사용하고 예를 들어, 아크릴, 폴리이미드, 폴리아미드 및 BCB(benzocyclobutene)로 이루어진 군에서 선택된 하나를 사용하는 것이 바람직하다. 이어, 상기 절연막(280)을 식각하여 상기 소스/드레인 전극(261,262) 중 어느 하나를 노출시키는 비아홀을 형성한다.
이어서, 상기 기판(200) 전면에 제 2 금속층 물질과 제 1 전극 물질을 순차적으로 증착하고 이를 일괄 패터닝하여 제 2 금속층(285) 및 제 1 전극(290)을 형성한다.
이때, 상기 제 2 금속층(285)은 반사특성이 좋은 금속을 사용하되, 예를 들 어 Al, Al alloy, Ag 및 Ag alloy 중 어느 하나를 사용할 수 있으며, 바람직하게는 Ag 를 사용할 수 있다. 또한, 상기 제 1 전극은(290)은 일함수가 높은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)일 수 있으며, 바람직하게는 ITO를 사용할 수 있다.
여기서, 상기 소스/드레인 전극(261,262) 상에 형성된 제 1 금속층(270)과 상기 제 2 금속층(285)은 서로 접촉되어 전기적으로 연결된다. 이때, 상기 제 2 금속층(285)은 상기 제 1 금속층(270)의 EMF 값보다 같거나 낮아야 한다. 이는 상기에서 서술한 바와 같이, 추후 이루어질 수 있는 제 1 전극의 재작업시, 상기 제 1 금속층(270)과 제 2 금속층(285)이 식각용액에 동시에 노출되면 EMF 값이 낮은 물질이 먼저 식각되는 갈바닉 현상을 방지하기 위함이다.
이어서, 도 5를 참조하면, 상기 기판(200) 전면에 화소정의막(300)을 형성한다. 상기 화소정의막(300)은 유기막 또는 무기막으로 형성할 수 있으나, 바람직하게는 유기막으로 형성한다. 더욱 바람직하게는 상기 화소정의막(300)은 BCB(benzocyclobutene), 아크릴계 고분자 및 폴리이미드로 이루어진 군에서 선택되는 하나이다. 상기 화소정의막(300)은 유동성(flowability)이 뛰어나므로 상기 기판 전체에 평탄하게 형성할 수 있다. 이어, 상기 화소정의막(300)을 식각하여 상기 제 1 전극(290)을 노출시키는 개구부를 형성한다.
이어서, 상기 노출된 제 1 전극(290) 및 화소정의막(300) 상에 유기막층(310)을 형성한다. 상기 유기막층(310)은 적어도 발광층을 포함하며, 정공주입층, 정공수송층, 전자수송층, 전자주입층을 더 포함할 수 있다.
다음에, 상기 기판(200) 전면에 제 2 전극(320)을 형성하여, 본 발명의 실시 예에 따른 유기전계발광표시장치를 완성한다.
상기와 같이, 소스/드레인 전극 상에 반사막 역할을 하는 제 2 금속층 보다 EMF 값이 같거나 높은 제 1 금속층을 형성함으로써, 제 1 전극의 재작업시에 발생될 수 있는 갈바닉 현상을 방지할 수 있다.
따라서, 소스/드레인 전극과 제 1 전극 간에 접착력이 저하되는 것을 방지할 수 있고, 또한 접촉저항을 감소시킬 수 있는 이점이 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 유기전계발광표시장치 및 그 제조방법은 제 1 전극의 재작업시, 제 1 전극과 소스/드레인 전극의 갈바닉 부식 및 접착력의 저하를 방지할 수 있는 효과가 있다.

Claims (13)

  1. 기판;
    상기 기판 상에 위치하며, 반도체층, 게이트 전극 및 소스/드레인 전극을 포함하는 박막트랜지스터;
    상기 박막트랜지스터의 상기 소스/드레인 전극 상에 위치하는 제 1 금속층;
    상기 제 1 금속층을 포함하는 기판 상에 위치하는 절연막;
    상기 절연막 상에 위치하고 상기 박막트랜지스터와 전기적으로 연결되는 제 2 금속층;
    상기 제 2 금속층 상에 위치하는 제 1 전극;
    상기 제 1 전극 상에 위치하는 화소정의막;
    상기 화소정의막 상에 위치하는 유기막층; 및
    상기 유기막층 상에 위치하는 제 2 전극을 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  2. 제 1항에 있어서,
    상기 소스/드레인 전극은 Al, Al 합금, Mo, Mo 합금 및 Cr로 이루어진 군에서 선택된 어느 하나의 단일층 또는 Al/MoW, Al/Ta 및 Ti/Al/Ti 로 이루어진 군에서 선택된 어느 하나의 다중층인 것을 특징으로 하는 유기전계발광표시장치.
  3. 제 1항에 있어서,
    상기 제 1 금속층은 단일층 또는 이중층인 것을 특징으로 하는 유기전계발광표시장치.
  4. 제 3항에 있어서,
    상기 단일층은 Ag, Pt 및 Au로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 유기전계발광표시장치.
  5. 제 3항에 있어서,
    상기 이중층은 Ag/Pt, Pt/Au 및 Ag/Au로 이루어진 군에서 선택된 하나인 것을 특징으로 하는 유기전계발광표시장치.
  6. 제 3항에 있어서,
    상기 이중층은 EMF값이 큰 순서로 적층된 것임을 특징으로 하는 유기전계발광표시장치.
  7. 제 1항에 있어서,
    상기 제 1 금속층은 200 내지 800Å인 것을 특징으로 하는 유기전계발광표시장치.
  8. 제 1항에 있어서,
    상기 제 2 금속층은 Ag 인 것을 특징으로 하는 유기전계발광표시장치.
  9. 제 1항에 있어서,
    상기 제 1 금속층은 EMF 값이 상기 제 2 금속층보다 같거나 큰 것을 특징으로 하는 유기전계발광표시장치.
  10. 기판을 제공하고,
    상기 기판 상에 반도체층, 게이트 전극 및 소스/드레인 전극을 포함하는 박막트랜지스터를 형성하고,
    상기 박막트랜지스터의 소스/드레인 전극 상에 제 1 금속층을 형성하고,
    상기 제 1 금속층을 포함하는 기판 상에 절연막을 형성하고,
    상기 절연막 상에 제 2 금속층을 형성하고,
    상기 제 2 금속층 상에 제 1 전극을 형성하고,
    상기 기판 전면에 상기 제 1 전극을 노출시키는 화소정의막을 형성하고,
    상기 제 1 전극 상에 유기막층을 형성하고,
    상기 기판 전면에 제 2 전극을 형성하는 것을 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  11. 제 10항에 있어서,
    상기 소스/드레인 전극 및 제 1 금속층은 일괄식각하여 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  12. 제 10항에 있어서,
    상기 제 1 금속층은 단일층 또는 이중층으로 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  13. 제 12항에 있어서,
    상기 이중층은 EMF 값이 큰 순서대로 적층하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
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