KR100807513B1

KR100807513B1 - MIM capacitor manufacturing method of semiconductor device

Info

Publication number: KR100807513B1
Application number: KR1020060108320A
Authority: KR
Inventors: 박정호
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2006-11-03
Filing date: 2006-11-03
Publication date: 2008-02-26
Anticipated expiration: 2026-11-03

Abstract

본 발명은 반도체 소자의 MIM 커패시터 제조 방법에 관한 것으로, 더욱 상세하게는 구리금속을 배선재료로 사용하는 다층 금속 배선 공정에서 상부 금속과 하부 금속으로 커패시터를 제작하는 반도체 소자의 MIM 커패시터 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a MIM capacitor of a semiconductor device, and more particularly, to a method of manufacturing a MIM capacitor of a semiconductor device for manufacturing a capacitor from a top metal and a bottom metal in a multilayer metal wiring process using copper metal as a wiring material. will be.

본 발명의 반도체 소자의 MIM 커패시터 제조 방법은, 하부 금속 배선이 형성된 반도체 기판 위에 제1 절연막, 하부 금속층, 커패시터 절연막, 상부 금속층, 제2 절연막을 순차로 증착한 다음 MIM 커패시터의 상부 전극을 형성하기 위해 사진/식각 공정을 진행하는 제1 단계; MIM 커패시터의 하부 전극을 형성하기 위해 사진/식각 공정을 진행하는 제2 단계; 층간절연막을 증착한 후 CMP 공정을 진행하고나서 비아 컨택홀을 형성하기 위해 사진/식각 공정을 진행하는 제3 단계; 트랜치를 형성하기 위해 사진/식각 공정을 진행하는 제4 단계; 상기 비아 컨택홀의 하부에 존재하는 제1 절연막, 커패시터 절연막, 제2 절연막을 오픈하기 위해 블랭킷 건식식각을 진행하는 제5 단계; 그리고 구리 금속층을 형성하고나서 CMP 공정을 진행하여 상부 금속 배선을 형성하는 제6 단계;를 포함하여 이루어진 반도체 소자의 MIM 커패시터 제조 방법에 있어서, 상기 제1 단계는 상기 제1 절연막, 커패시터 절연막, 제2 절연막의 두께를 순차적으로 두껍게 형성된 동일한 절연 물질로 이루어진 것을 특징으로 한다.In the method of manufacturing a MIM capacitor of a semiconductor device of the present invention, the first insulating film, the lower metal layer, the capacitor insulating film, the upper metal layer, and the second insulating film are sequentially deposited on the semiconductor substrate on which the lower metal wiring is formed, and then the upper electrode of the MIM capacitor is formed. A first step of proceeding with a photo / etch process; A second step of performing a photo / etch process to form a lower electrode of the MIM capacitor; Performing a CMP process after depositing the interlayer dielectric layer, and then performing a photo / etch process to form a via contact hole; A fourth step of proceeding with a photo / etch process to form a trench; A fifth step of performing a blanket dry etching to open the first insulating film, the capacitor insulating film, and the second insulating film under the via contact hole; And forming a copper metal layer, and then performing a CMP process to form an upper metal wiring. 6. The method of manufacturing a MIM capacitor of a semiconductor device comprising: the first insulating film, the capacitor insulating film, and the first step. 2 is characterized in that the same insulating material formed in a thicker thickness of the insulating film in sequence.

본 발명에 따른 반도체 소자의 MIM 커패시터 제조 방법에 의하면 제1 절연 막, 커패시터 절연막, 제2 절연막을 동일한 물질로 형성하고 순차적으로 증가시킨 두께로 형성함으로써 MIM 커패시터의 과도식각 현상을 방지하여 커패시터 제조 공정의 공정 여유도를 향상시키고 MIM 커패시터의 특성을 안정화할 수 있는 효과가 있다.According to the method of manufacturing a MIM capacitor of a semiconductor device according to the present invention, the first insulating film, the capacitor insulating film, and the second insulating film are formed of the same material and are sequentially formed in a thickness to prevent the transient etching phenomenon of the MIM capacitor, thereby producing a capacitor. It is effective to improve the process margin of the and stabilize the characteristics of the MIM capacitor.

Description

MIM capacitor manufacturing method of semiconductor device {Metal-insulator-metal capacitor forming method for semiconductor device}

도 1은 종래의 MIM 커패시터의 형성 공정을 설명하기 위한 단면도,1 is a cross-sectional view for explaining a process of forming a conventional MIM capacitor;

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 MIM 커패시터의 형성 공정을 설명하기 위한 단면도.2A to 2F are cross-sectional views illustrating a process of forming a MIM capacitor according to an embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1 : 반도체 기판 2 : 하부 금속 배선1 semiconductor substrate 2 lower metal wiring

10 : 제1 절연막 20 : 하부 금속층10: first insulating film 20: lower metal layer

30 : 커패시터 절연막 40 : 상부 금속층 30 capacitor insulating film 40 upper metal layer

50 : 제2 절연막 60 : 감광막50: second insulating film 60: photosensitive film

61 : 희생 감광막 70 : 층간절연막61: sacrificial photosensitive film 70: interlayer insulating film

80 : 상부 금속 배선80: upper metal wiring

일반적으로 안정적인 특성을 요구하는 CMOS 로직 소자에 적용되는 아날로그 커패시터(analog capacitor)는 PIP(poly-insulator-poly), PIM(poly-insulator-metal), MIP(metal-insulator-poly), MIM(metal-insulator-metal) 등 다양한 구조로 형성되며, A/D 컨버터나 스위칭 커패시터 필터 분야의 핵심 기술로서 응용되고 있다. In general, analog capacitors applied to CMOS logic devices requiring stable characteristics include poly-insulator-poly (PIP), poly-insulator-metal (PIM), metal-insulator-poly (MIP), and metal (IMM). It is formed in various structures such as -insulator-metal and is applied as a core technology in the field of A / D converter or switching capacitor filter.

아날로그 커패시터가 PIP 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상·하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스(capacitance)가 작아지는 단점이 있다. 또한, 폴리실리콘층에 형성되는 공핍층(depletion region)으로 인하여 커패시턴스가 작아지고, 이에 따라 고속 및 고주파 동작에 적합하지 않은 단점이 있다. When the analog capacitor has a PIP structure, since the upper electrode and the lower electrode are used as the conductive polysilicon, an oxidation reaction occurs at the interface between the upper and lower electrodes and the dielectric thin film, thereby forming a natural oxide film, thereby reducing the overall capacitance. . In addition, the capacitance is reduced due to the depletion region formed in the polysilicon layer, which is disadvantageous in that it is not suitable for high speed and high frequency operation.

이를 해결하기 위해 커패시터의 구조를 MIS 내지 MIM 구조로 변경하게 되었는데, 그 중에서도 MIM(metal-insulator-metal, 이하 'MIM'이라 한다) 커패시터는 비저항이 작고 내부에 공핍층에 의한 기생 커패시턴스(parasitic capacitance)가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다. In order to solve this problem, the structure of the capacitor has been changed from MIS to MIM structure. Among them, MIM (metal-insulator-metal) capacitor has a small resistivity and parasitic capacitance due to a depletion layer therein. ), It is mainly used for high performance semiconductor devices.

최근에는 알루미늄에 비하여 비저항이 낮은 구리를 사용하여 반도체 소자의 금속배선을 형성하는 기술이 도입되었고, 이에 따라 구리를 전극으로 사용한 MIM 구조의 다양한 커패시터가 제안되고 있다.Recently, a technique of forming a metal wiring of a semiconductor device using copper having a lower resistivity than aluminum has been introduced. Accordingly, various capacitors having a MIM structure using copper as an electrode have been proposed.

도 1은 종래의 MIM 커패시터 제조방법에 의하여 형성된 MIM 커패시터의 단면도이다.1 is a cross-sectional view of a MIM capacitor formed by a conventional MIM capacitor manufacturing method.

종래의 MIM 커패시터 제조방법에 의하면, 첨부된 도 1에 도시한 바와 같이 로직 부위(도 1의 'A'영역) 및 커패시터 부위(도 1의 'B' 또는 'C'영역)에 형성되는 컨택홀을 블랭킷 건식식각을 진행하여 동시에 오픈(open)시키는데, 이 경우 상기 로직 부위를 기준으로 식각을 진행한다.According to the conventional MIM capacitor manufacturing method, as shown in the accompanying FIG. 1, a contact hole formed in a logic portion ('A' region of FIG. 1) and a capacitor portion ('B' or 'C' region of FIG. 1) The blanket is subjected to dry etching and simultaneously opened. In this case, the etching is performed based on the logic part.

그러나 이러한 식각 단계에서 상기 커패시터 부위(도 1의 'B' 또는 'C'영역)는 단차 또는 마이크로 로딩 효과(micro-loading effect)로 인하여 과도식각(over etch)되어 MIM 커패시터 특성의 열화를 초래하는 문제점이 있다.However, in this etching step, the capacitor region ('B' or 'C' region of FIG. 1) is overetched due to a step or micro-loading effect, resulting in deterioration of MIM capacitor characteristics. There is a problem.

따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, MIM 커패시터의 과도 식각 현상을 방지함으로써 커패시터 제조 공정의 공정 여유도(process margin)를 향상시키고 MIM 커패시터의 특성을 안정화할 수 있는 반도체 소자의 MIM 커패시터 제조 방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-described problems, by preventing the excessive etching of the MIM capacitor to improve the process margin of the capacitor manufacturing process (process margin) and to stabilize the characteristics of the MIM capacitor It is an object of the present invention to provide a method for manufacturing a MIM capacitor.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 MIM 커패시터 제조 방법은, 하부 금속 배선이 형성된 반도체 기판 위에 제1 절연막, 하부 금속층, 커패시터 절연막, 상부 금속층, 제2 절연막을 순차로 증착한 다음 MIM 커패시터의 상부 전극을 형성하기 위해 사진/식각 공정을 진행하는 제1 단계; MIM 커패시터의 하부 전극을 형성하기 위해 사진/식각 공정을 진행하는 제2 단계; 층간절연막을 증착한 후 CMP 공정을 진행하고나서 비아 컨택홀을 형성하기 위해 사진/식각 공정을 진행하는 제3 단계; 트랜치를 형성하기 위해 사진/식각 공정을 진행하는 제4 단계; 상기 비아 컨택홀의 하부에 존재하는 제1 절연막, 커패시터 절연막, 제2 절연막을 오픈하기 위해 블랭킷 건식식각을 진행하는 제5 단계; 그리고 구리 금속층을 형성하고나서 CMP 공정을 진행하여 상부 금속 배선을 형성하는 제6 단계;를 포함하여 이루어진 반도체 소자의 MIM 커패시터 제조 방법에 있어서, 상기 제1 단계는 상기 제1 절연막, 커패시터 절연막, 제2 절연막의 두께를 순차적으로 두껍게 형성된 동일한 절연 물질로 이루어진 것을 특징으로 한다.In the MIM capacitor manufacturing method of the semiconductor device of the present invention for realizing the above object, the first insulating film, the lower metal layer, the capacitor insulating film, the upper metal layer, the second insulating film sequentially deposited on the semiconductor substrate on which the lower metal wiring is formed A first step of performing a photo / etch process to form a top electrode of the next MIM capacitor; A second step of performing a photo / etch process to form a lower electrode of the MIM capacitor; Performing a CMP process after depositing the interlayer dielectric layer, and then performing a photo / etch process to form a via contact hole; A fourth step of proceeding with a photo / etch process to form a trench; A fifth step of performing a blanket dry etching to open the first insulating film, the capacitor insulating film, and the second insulating film under the via contact hole; And forming a copper metal layer, and then performing a CMP process to form an upper metal wiring. 6. The method of manufacturing a MIM capacitor of a semiconductor device comprising: the first insulating film, the capacitor insulating film, and the first step. 2 is characterized in that the same insulating material formed in a thicker thickness of the insulating film in sequence.

또한, 상기 제1 절연막, 커패시터 절연막, 제2 절연막은 실리콘질화막으로 형성하는 것을 특징으로 한다.The first insulating film, the capacitor insulating film, and the second insulating film may be formed of a silicon nitride film.

또한, 상기 커패시터 절연막은 450 ~ 700Å 두께로 형성하는 것을 특징으로 한다.In addition, the capacitor insulating film is characterized in that it is formed to a thickness of 450 ~ 700Å.

또한, 상기 제1단계의 하부 금속층은 Ti, Ti/TiN, Ti/Al/TiN 중 어느 하나로 형성하는 것을 특징으로 한다.The lower metal layer of the first step may be formed of any one of Ti, Ti / TiN, and Ti / Al / TiN.

또한, 상기 제1단계의 상부 금속층은 Ti, Ti/TiN, Ti/Al/TiN 중 어느 하나로 형성하는 것을 특징으로 한다.In addition, the upper metal layer of the first step is characterized in that formed of any one of Ti, Ti / TiN, Ti / Al / TiN.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작 용을 상세히 설명하면 다음과 같다.Hereinafter, the configuration and operation of the preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 MIM 커패시터의 형성 공정을 설명하기 위한 단면도이다.2A to 2F are cross-sectional views illustrating a process of forming a MIM capacitor according to an embodiment of the present invention.

본 발명의 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법은 제1 단계 내지 제6 단계를 포함하여 이루어져 있다.A method of manufacturing a MIM capacitor of a semiconductor device according to an embodiment of the present invention includes first to sixth steps.

첨부된 도 2a를 참조하면, 상기 제1 단계는 하부 금속 배선(2)이 형성된 반도체 기판(1) 위에 제1 절연막(10), 하부 금속층(20), 커패시터 절연막(30), 상부 금속층(40), 제2 절연막(50)을 순차로 증착한 다음 MIM 커패시터의 상부 전극을 형성하기 위해 사진/식각 공정을 진행하는 단계이다.Referring to FIG. 2A, the first step is the first insulating film 10, the lower metal layer 20, the capacitor insulating film 30, and the upper metal layer 40 on the semiconductor substrate 1 on which the lower metal wires 2 are formed. ), The second insulating film 50 is sequentially deposited, and then a photo / etch process is performed to form an upper electrode of the MIM capacitor.

즉, 소정의 하부 구조물, 예를 들어 반도체 기본 소자(도시되지 않음) 및 하부 금속배선(2)이 형성된 반도체 기판(1) 상에 제1 절연막(10)을 증착시킨다. 이때 사용되는 제1 절연막(10)은 구리 금속의 확산 방지막(diffusion barrier)의 역할을 수행하기 위한 것으로서, 실리콘질화막(SiN)이 주로 사용된다. That is, the first insulating layer 10 is deposited on a semiconductor substrate 1 on which a predetermined lower structure, for example, a semiconductor basic element (not shown) and a lower metal wiring 2 are formed. In this case, the first insulating film 10 used is to serve as a diffusion barrier of copper metal, and silicon nitride (SiN) is mainly used.

상기 하부 금속층(20), 커패시터 절연막(30), 상부 금속층(40)은 각각 MIM 커패시터의 하부 전극, 유전막, 상부 전극을 형성하기 위한 것으로서 상기 하부 금속층(20)은 주로 Ti/TiN 복합막을 사용한다. 상기 커패시터 절연막(30)은 전압강하 및 누설전류에 강한 막으로서, 주로 실리콘질화막을 사용한다. 상기 상부 금속층(40)은 주로 TiN막을 사용한다. The lower metal layer 20, the capacitor insulating film 30, and the upper metal layer 40 are for forming a lower electrode, a dielectric film, and an upper electrode of the MIM capacitor, respectively. The lower metal layer 20 mainly uses a Ti / TiN composite film. . The capacitor insulating film 30 is a film resistant to voltage drop and leakage current, and a silicon nitride film is mainly used. The upper metal layer 40 mainly uses a TiN film.

또한 상기 제2 절연막(50)은 후속 식각공정에서 식각 정지막(etch stop layer)으로서 역할을 수행하며, 통상 실리콘질화막을 사용한다. 이후 감광막(60)을 도포한 후 MIM 커패시터의 상부 전극의 사진/식각 공정을 진행하여 상부 금속층(40)을 패터닝한다. In addition, the second insulating film 50 serves as an etch stop layer in a subsequent etching process, and a silicon nitride film is usually used. Thereafter, after the photoresist layer 60 is applied, the upper metal layer 40 is patterned by performing a photo / etch process of the upper electrode of the MIM capacitor.

본 발명의 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법에 있어서, 상기 제1 단계는 상기 제1 절연막(10), 커패시터 절연막(30), 제2 절연막(50)의 두께를 순차적으로 두껍게 형성된 동일한 절연 물질로 이루어진 것이다.In the method of manufacturing a MIM capacitor of a semiconductor device according to an embodiment of the present invention, the first step is formed by sequentially thickening the thicknesses of the first insulating film 10, the capacitor insulating film 30, and the second insulating film 50. It is made of the same insulating material.

따라서 후술되는 제5 단계의 블랭킷 식각 공정 진행시 MIM 커패시터의 상기 하부 전극 및 상부 전극에 대한 과도 식각을 방지함으로써 커패시터 제조 공정의 공정 여유도를 향상시키고 MIM 커패시터의 특성을 안정화할 수 있는 것이다.Therefore, by preventing the excessive etching of the MIM capacitor to the lower electrode and the upper electrode during the fifth step of the blanket etching process to be described later it is possible to improve the process margin of the capacitor manufacturing process and stabilize the characteristics of the MIM capacitor.

첨부된 도 2b를 참조하면, 상기 제2 단계는 MIM 커패시터의 하부 전극을 형성하기 위해 사진/식각 공정을 진행하는 단계이다. 상기 제1 단계 또는 제2 단계에서 수행되는 MIM 커패시터의 상기 하부 전극 또는 상부 전극을 패터닝하기 위한 식각은 통상적인 반응성 이온 식각(reactive ion etch) 또는 화학적 등방 식각(chemical downstream etch) 방식에 의하여 수행될 수 있다.Referring to FIG. 2B, the second step is a photo / etch process to form a lower electrode of the MIM capacitor. The etching for patterning the lower electrode or the upper electrode of the MIM capacitor performed in the first or second step may be performed by a conventional reactive ion etch or chemical downstream etch method. Can be.

첨부된 도 2c를 참조하면, 상기 제3 단계는 층간절연막(70)을 증착한 후 화학적기계적 연마(chemical-mechanical polish, 이하 'CMP'라 한다) 공정을 진행하고나서 비아 컨택홀(via contact hole)을 형성하기 위해 사진/식각 공정을 진행하는 단계이다. Referring to FIG. 2C, the third step includes depositing an interlayer insulating film 70 and then performing a chemical-mechanical polish (CMP) process, followed by via contact holes. In this step, a photo / etching process is performed to form the.

이 단계에서 수행되는 비아 컨택홀 식각공정은 통상적인 반응성 이온 식각(reactive ion etch) 방식에 의하여 수행될 수 있으며, 층간절연막(70)에 대한 식각이 진행되는 동안 상기 제1 절연막(10), 커패시터 절연막(30), 제2 절연막(50)으로 사용되는 실리콘질화막(SiN)은 식각 정지막으로서 역할을 수행한다.The via contact hole etching process performed in this step may be performed by a conventional reactive ion etching method, and during the etching of the interlayer insulating layer 70, the first insulating layer 10 and the capacitor are performed. The silicon nitride film SiN used as the insulating film 30 and the second insulating film 50 serves as an etch stop film.

이후 필요에 따라서는 감광막 스트립 공정을 진행하고나서 다시 감광막을 도포한 다음 블랭킷 건식식각 방법을 사용하여 상기 비아 컨택홀 내부에 희생 감광막을 형성하는 공정을 추가할 수 있다. 이러한 희생 감광막은 후술되는 제4 단계의 트랜치 사진/식각 공정시 비아 컨택홀의 하부를 보호하는 역할을 수행한다.Thereafter, if necessary, after the photoresist strip process is performed, the photoresist layer may be applied again, and then a sacrificial photoresist layer may be formed in the via contact hole by using a blanket dry etching method. The sacrificial photoresist serves to protect the lower portion of the via contact hole during the trench photo / etch process of the fourth step described later.

첨부된 도 2d를 참조하면, 상기 제4 단계는 트랜치를 형성하기 위해 사진/식각 공정을 진행하는 단계이다. 첨부된 도 2d는 트랜치 사진 공정 완료 후 트랜치 식각 공정이 진행되기 전의 상태를 보여준다. 상기 희생 감광막(61)이 비아 컨택홀 내부에 존재하는 것을 볼 수 있다.Referring to FIG. 2D, the fourth step is to perform a photo / etch process to form a trench. The attached FIG. 2D shows a state after the trench photographing process is completed and before the trench etching process is performed. It can be seen that the sacrificial photoresist layer 61 is present in the via contact hole.

첨부된 도 1e를 참조하면, 상기 제5 단계는 상기 비아 컨택홀의 하부에 존재하는 제1 절연막(10), 커패시터 절연막(30), 제2 절연막(50)을 오픈하기 위해 블랭킷(blanket) 건식식각을 진행하는 단계이다.Referring to FIG. 1E, in the fifth step, a blanket dry etching process is performed to open the first insulating film 10, the capacitor insulating film 30, and the second insulating film 50 under the via contact hole. Step to proceed.

일반적으로 사이즈가 상이한 패턴을 식각할 경우 사이즈에 따라 식각율(etch rate)의 차이가 발생하는 현상으로서 마이크로 로딩 효과(microloading effect)가 있다. 이러한 마이크로 로딩 효과와 층간 절연막의 단차로 인하여, 종래의 반도체 소자의 MIM 커패시터 제조 방법에서는 상기 제1 절연막(10)을 식각하는 동안 커패시터 절연막(30), 제2 절연막(50) 부분은 과도한 식각이 진행되어 MIM 커패시터의 특성의 열화를 초래하는 문제점이 있었다.In general, when etching patterns having different sizes, there is a microloading effect as a difference in etch rate depending on the size. Due to the micro loading effect and the step difference between the interlayer insulating films, in the conventional MIM capacitor manufacturing method of the semiconductor device, the portions of the capacitor insulating film 30 and the second insulating film 50 are excessively etched while the first insulating film 10 is etched. There has been a problem that the deterioration of the characteristics of the MIM capacitor proceeds.

따라서 본 발명의 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법은 층간 절연막의 단차를 고려하여 제1 절연막(10), 커패시터 절연막(30), 제2 절연막(50)의 두께를 패턴 사이즈별 식각 속도에 비례하도록 조정함으로써 과도식각을 방지하여 MIM 커패시터의 특성을 향상시킬 수 있는 것이다.Therefore, in the MIM capacitor manufacturing method of a semiconductor device according to an embodiment of the present invention, the thicknesses of the first insulating film 10, the capacitor insulating film 30, and the second insulating film 50 are etched by pattern size in consideration of the step difference between the interlayer insulating films. By adjusting the speed proportionality, it is possible to improve the characteristics of the MIM capacitor by preventing overetching.

첨부된 도 1f를 참조하면, 상기 제6 단계는 구리 금속층을 형성하고나서 CMP 공정을 진행하여 상부 금속 배선을 형성하는 단계이다.Referring to FIG. 1F, the sixth step is a step of forming a top metal wiring by forming a copper metal layer and then performing a CMP process.

즉, 배리어 메탈(barrier metal, 도시되지 않음) 및 구리 시드막(seed layer, 도시되지 않음)을 증착하고나서 전기화학적 도금(electro-chemical plating) 공정을 진행하여 구리막을 성장시킨 후 구리 CMP 공정을 진행하여 상부 금속 배선(80)을 형성한다.That is, a barrier metal (not shown) and a copper seed layer (not shown) are deposited, followed by an electrochemical plating process to grow a copper film, and then a copper CMP process. Proceeding to form the upper metal wiring (80).

본 발명의 다른 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법에서 상기 제1 절연막(10), 커패시터 절연막(30), 제2 절연막(50)은 실리콘질화막으로 형성하는 것이 바람직하다.In the MIM capacitor manufacturing method of the semiconductor device according to another embodiment of the present invention, the first insulating film 10, the capacitor insulating film 30, and the second insulating film 50 may be formed of a silicon nitride film.

본 발명의 또 다른 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법에서 상기 커패시터 절연막(30)은 450 ~ 700Å 두께로 형성하는 것이 바람직하다.In the MIM capacitor manufacturing method of the semiconductor device according to another embodiment of the present invention, the capacitor insulating film 30 is preferably formed to have a thickness of 450 to 700 ~.

본 발명의 또 다른 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법에서 상기 제1단계의 하부 금속층(20)은 Ti, Ti/TiN, Ti/Al/TiN 중 어느 하나로 형성하는 것이 바람직하다.In the MIM capacitor manufacturing method of the semiconductor device according to another embodiment of the present invention, the lower metal layer 20 of the first step is preferably formed of any one of Ti, Ti / TiN, and Ti / Al / TiN.

본 발명의 또 다른 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법에서 상기 제1단계의 상부 금속층(40)은 Ti, Ti/TiN, Ti/Al/TiN 중 어느 하나로 형성하는 것이 바람직하다.In the MIM capacitor manufacturing method of the semiconductor device according to another embodiment of the present invention, the upper metal layer 40 of the first step is preferably formed of any one of Ti, Ti / TiN, Ti / Al / TiN.

본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It will be apparent to those skilled in the art that the present invention is not limited to the above embodiments and can be practiced in various ways without departing from the technical spirit of the present invention. will be.

이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 MIM 커패시터 제조 방법에 의하면 제1 절연막, 커패시터 절연막, 제2 절연막을 동일한 물질로 형성하고 순차적으로 증가시킨 두께로 형성함으로써 MIM 커패시터의 과도식각 현상을 방지하여 커패시터 제조 공정의 공정 여유도를 향상시키고 MIM 커패시터의 특성을 안정화할 수 있는 효과가 있다.As described in detail above, according to the method of manufacturing a MIM capacitor of a semiconductor device according to the present invention, the first etching film, the capacitor insulating film, and the second insulating film are formed of the same material and are sequentially formed to increase in thickness, thereby causing excessive etching of the MIM capacitor. This can improve the process margin of the capacitor manufacturing process and stabilize the characteristics of the MIM capacitor.

Claims

A first insulating film, a lower metal layer made of Ti / Al / TiN, a capacitor insulating film, an upper metal layer made of TiN, and a second insulating film are sequentially deposited on the semiconductor substrate on which the lower metal wirings are formed, and then photographed to form the upper electrode of the MIM capacitor. A first step of proceeding with the etching process; A second step of performing a photo / etch process to form a lower electrode of the MIM capacitor; Performing a CMP process after depositing the interlayer dielectric layer, and then performing a photo / etch process to form a via contact hole; A fourth step of proceeding with a photo / etch process to form a trench; A fifth step of performing a blanket dry etching to open the first insulating film, the capacitor insulating film, and the second insulating film under the via contact hole; And forming a copper metal layer, and then performing a CMP process to form an upper metal wiring. 6. The method of manufacturing a MIM capacitor of a semiconductor device comprising: the first insulating film, the capacitor insulating film, and the first step. 2 is a method of manufacturing a MIM capacitor of a semiconductor device, characterized in that made of the same insulating material thickly formed in the insulating film.

The method of claim 1, wherein the first insulating film, the capacitor insulating film, and the second insulating film are formed of a silicon nitride film.

The method of claim 1, wherein the capacitor insulating film is formed to a thickness of 450 to 700 Å.

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