KR100801741B1

KR100801741B1 - 지연고정루프

Info

Publication number: KR100801741B1
Application number: KR1020060059891A
Authority: KR
Inventors: 나광진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-06-29
Filing date: 2006-06-29
Publication date: 2008-02-11
Anticipated expiration: 2026-06-29
Also published as: US7492200B2; KR20080001435A; US20080042704A1

Abstract

본 발명은 외부클럭을 버퍼링하여 생성한 내부클럭을 제1 지연구간만큼 지연시키기 위해 다수의 지연소자를 구비하는 지연라인과; 상기 지연라인의 출력신호를, 디램 내부에 포함된 지연요소의 모델링을 통해 설정되는 제2 지연구간만큼 지연시켜 피드백클럭을 생성하는 내부지연부와; 상기 피드백클럭과 기준클럭의 위상차를 비교하여, 상기 위상차가 동작전압 하강에 의해 피드백클럭이 지연되는 구간보다 작은 경우 인에이블되는 인에이블 신호를 생성하여 출력하는 위상감지부와; 상기 인에이블 신호에 응답하여, 상기 다수의 지연소자 중 선택된 적어도 하나의 지연소자에 대한 카운터 출력 신호를 조절하기 위한 제1 및 제2 제어신호를 생성하여 출력하는 지연구간 제어부와; 상기 제1 및 제2 제어신호를 입력받아, 상기 선택된 적어도 하나의 지연소자에 대한 카운터 출력 신호를 생성하여 출력하는 카운터 및; 상기 카운터 출력 신호를 디코딩하여 디코딩 신호를 생성하되, 상기 디코딩 신호는 상기 선택된 적어도 하나의 지연소자에 대한 인에이블을 결정하여, 상기 제1 지연구간을 조절할 수 있도록 설정되는 디코더를 포함하는 지연고정루프를 제공한다.

지연고정루프, 락킹 페일

Description

지연고정루프{Delay Locked Loop}

도1a 및 도1b는 종래의 지연고정루프(DLL)에서 기준클럭(refclk)과 피드백 클럭(fbclk)의 타이밍도를 도시한 도면이다.

도2는 본 발명에 의한 일 실시예에 따른 지연고정루프(DLL)의 구성을 도시한 것이다.

도3은 도2에 포함된 위상감지부의 상세회로도이다.

도4a 및 도4b는 도2에 포함된 지연구간제어부의 상세회로도이다.

도5a 및 도5b는 도2에 포함된 카운터의 상세회로도이다.

<도면의 주요부분에 대한 부호의 설명>

1: 클럭입력부 2: 지연라인

3: 내부지연부 4: 위상감지부

41: 지연부 43:제1 위상비교부

45:제2 위상비교부 5: 지연구간 제어부

51: 설정신호 생성부 53: 개시신호 생성부

55: 클럭신호 전달부 57: 제어신호 생성부

6: 카운터 60: 풀업구동부

62: 풀다운 구동부 7: 디코더

8: 드라이버

본 발명은 지연고정루프에 관한 것으로, 더욱 구체적으로는 지연라인의 초기 지연구간을 확보하여 락킹 페일(locking fail)을 방지하도록 한 지연고정루프에 관한 것이다.

반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.

그런데, 동기식 메모리 장치의 경우 데이터를 외부클럭에 동기시켜 출력하면 tAC(output data Access time from Clk)만큼의 지연(delay)이 발생하여 유효데이터창(valid data window)이 줄어들고, 그 결과 고주파수(high frequencey)로 동작 시 오류가 유발되는 문제가 있었다. 따라서, 데이터가 클럭의 라이징에지와 폴링에지에 정확하게 동기되어 출력될 수 있도록 외부클럭을 소정구간(tCK-tAC)만큼 지연시 킨 DLL클럭을 생성하는 지연고정루프(DLL)를 사용하게 되었다. 이와 같이 지연고정루프(DLL)는 외부클럭에 대해 디램(DRAM) 내부의 지연요소를 보상한 내부클럭을 생성하게 되는데 이를 락킹(locking)이라고 한다.

이러한, 락킹(locking) 상태는 기준클럭(refclk)과 피드백클럭(fbclk)이 동기된 상태를 말하는데, 종래의 지연고정루프(DLL)에서는 동작 초기 지연라인(delay line)의 초기 지연구간을 조정하여 피드백클럭(fbclk)과 기준클럭(refclk)을 동기시키고 있다.

도1a에서 도시한 바와 같이, 지연라인(delay line)의 초기 지연구간이 0으로 설정할 때 피드백클럭(fbclk)이 (a) 상태인 경우, 지연라인(delay line)의 초기 지연구간을 X로 설정하면 피드백클럭(fbclk)은 (b) 상태가 되고, 그 결과 피드백클럭(fbclk)은 기준클럭(refclk)과 동기된다. 이와 같은 락킹 상태에서 지연고정루프(DLL)의 동작전압이 떨어지면, 피드백클럭(fbclk)은 소정 구간(Y)만큼 지연되어 (c) 상태로 되고, 그 결과 지연고정루프(DLL)는 기준클럭(refclk)과 피드백 클럭(fbclk)이 동기되지 않은 상태, 즉 락킹 페일(locking fail) 상태가 된다. 이와 같은 상황에서, 지연고정루프(DLL)는 지연라인(delay line)의 초기 지연구간을 조정하여 기준클럭(refclk)과 피드백 클럭(fbclk)을 동기시킴으로써, 락킹 상태를 회복하기 위한 동작을 수행한다. 예를 들어, 피드백클럭(fbclk)이 동작전압 하강에 의해 Y만큼 지연되는 경우, 지연라인(delay line)의 초기 지연구간을 X-Y로 감소시키 면 동작전압 하강에 의해 증가된 지연구간인 Y와 초기 지연구간에서 감소된 지연구간인 Y가 서로 상쇄되어, 피드백 클럭(fbclk)은 (b) 상태로 되므로, 지연고정루프(DLL)의 락킹 상태는 회복된다.

그러나, 도1b에서 도시한 바와 같이, 지연라인(delay line)의 초기 지연구간으로 설정된 X가 동작전압의 하강에 의해 피드백클럭(fbclk)이 지연되는 지연구간인 Y보다 작은 경우에는 지연라인(delay line)의 초기 지연구간을 감소시켜 지연고정루프(DLL)의 락킹 상태를 회복할 수 없는 문제가 있었다.

다만, 이와 같은 문제는 지연라인(delay line)의 초기 지연구간을 크게 설정하여 해결할 수 있으나, 지연라인(delay line)의 초기 지연구간이 충분히 확보된 경우에도 불필요하게 초기 지연구간이 크게 설정되므로 파워노이즈(power noise)에 취약해지는 문제가 야기된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 동작전압의 하강에 의해 피드백클럭(fbclk)이 지연되는 정도보다 지연라인(delay line)의 초기 지연구간이 작게 설정된 경우에만 지연라인(delay line)의 초기 지연구간을 크게 설정함으로써, 초기 지연 구간의 조정을 통해 락킹 상태를 회복할 수 있도록 한 지연고정루프를 제공하는 데 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 외부클럭을 버퍼링하여 생성한 내부클럭을 제1 지연구간만큼 지연시키기 위해 다수의 지연소자를 구비하는 지연라인과; 상기 지연라인의 출력신호를, 디램 내부에 포함된 지연요소의 모델링을 통해 설정되는 제2 지연구간만큼 지연시켜 피드백클럭을 생성하는 내부지연부와; 상기 피드백클럭과 기준클럭의 위상차를 비교하여, 상기 위상차가 동작전압 하강에 의해 피드백클럭이 지연되는 구간보다 작은 경우 인에이블되는 인에이블 신호를 생성하여 출력하는 위상감지부와; 상기 인에이블 신호에 응답하여, 상기 다수의 지연소자 중 선택된 적어도 하나의 지연소자에 대한 카운터 출력 신호를 조절하기 위한 제1 및 제2 제어신호를 생성하여 출력하는 지연구간 제어부와; 상기 제1 및 제2 제어신호를 입력받아, 상기 선택된 적어도 하나의 지연소자에 대한 카운터 출력 신호를 생성하여 출력하는 카운터 및; 상기 카운터 출력 신호를 디코딩하여 디코딩 신호를 생성하되, 상기 디코딩 신호는 상기 선택된 적어도 하나의 지연소자에 대한 인에이블을 결정하여, 상기 제1 지연구간을 조절할 수 있도록 설정되는 디코더를 포함하는 지연고정루프를 제공한다.

본 발명에서, 상기 위상감지부는 상기 피드백클럭과 상기 기준클럭 입력받아, 입력된 클럭 간의 위상차를 비교하여 제1 위상비교신호를 생성하여 출력하는 제1 위상비교부와; 상기 피드백클럭을 제3 지연구간만큼 지연시킨 클럭과 상기 기준클럭 입력받아, 입력된 클럭 간의 위상차를 비교하여 제2 위상비교신호를 생성하여 출력하는 제2 위상비교부 및; 상기 제1 위상비교부의 출력신호를 버퍼링한 신호와 상기 제2 위상비교부의 출력신호를 입력받아 논리연산을 수행하여 상기 인에이블 신호를 생성하는 논리부를 포함하는 것이 바람직하다.

본 발명에서, 상기 제1 위상비교부 및 제2 위상비교부는 플립플롭으로 구성되는 것이 바람직하다.

본 발명에서, 상기 지연구간 제어부는 상기 인에이블 신호 및 클럭신호를 입력받아 제1 내지 제3 설정신호를 생성하는 설정신호 생성부와; 상기 제1 내지 제3 설정신호를 입력받아 개시신호를 생성하는 개시신호 생성부와; 상기 개시신호에 응답하여 상기 클럭신호를 상기 설정신호 생성부에 전달하는 클럭신호 전달부 및; 상기 개시신호 및 상기 제2 내지 제3 설정신호에 응답하여 제1 및 제2 제어신호를 생성하여 출력하는 제어신호 생성부를 포함하는 것이 바람직하다.

본 발명에서, 상기 설정신호 생성부는 직렬 연결되어, 상기 클럭신호에 동기하여 제1 내지 제3 설정신호를 생성하는 제 1 내지 제3 플립플롭으로 구성되되, 상기 제1 플립플롭의 데이터입력단으로 상기 인에이블 신호가 입력되는 것이 바람직하다.

본 발명에서, 상기 개시신호 생성부는 상기 제1 내지 제3 설정신호가 동일 레벨인 경우에만 인에이블되는 상기 개시신호를 생성하여 출력하는 것을 특징으로 하는 것이 바람직하다.

본 발명에서, 상기 개시신호 생성부는 상기 제1 내지 제3 설정신호를 입력받아, 논리연산을 수행하는 제1 논리부와; 상기 제1 내지 제3 설정신호를 입력받아, 논리연산을 수행하는 제2 논리부 및; 상기 제1 논리부의 출력신호와 상기 제2 논리부의 출력신호를 입력받아, 논리연산을 수행하여 상기 개시신호를 생성하는 제3 논리부를 포함하는 것이 바람직하다.

본 발명에서, 상기 클럭신호 전달부는 상기 개시신호와 상기 클럭신호를 버퍼링한 신호를 입력받아 논리연산을 수행하는 논리소자를 구비하는 것이 바람직하다.

본 발명에서, 상기 제어신호 생성부는 상기 개시신호를 데이터 입력단으로 입력받고, 상기 클럭신호를 클럭입력단으로 입력받는 플리플롭과; 상기 제2 및 제3 설정신호를 입력받아 논리연산을 수행하는 제1 논리부와; 상기 플리플롭의 데이터 출력단으로부터의 신호와 상기 제1 논리부의 출력신호를 입력받아, 논리연산을 수행하여 제1 제어신호를 생성하는 제2 논리부 및; 상기 플리플롭의 출력신호와 상기 제1 논리부의 출력신호를 입력받아, 논리연산을 수행하여 제2 제어신호를 생성하는 제3 논리부를 포함하는 것이 바람직하다.

본 발명에서, 상기 카운터는 상기 제1 및 제2 제어신호와 입력신호에 응답하여 풀업 구동하는 풀업구동부 및; 상기 제1 및 제2 제어신호와 상기 입력신호에 응답하여 풀다운 구동하는 풀다운구동부를 포함하는 것이 바람직하다.

본 발명에서, 상기 풀업구동부는 전원전압단과 카운터 출력신호가 출력되는 제1 노드 사이에 직렬로 연결되어, 상기 제1 제어신호와 입력신호에 응답하여 상기 제1 노드를 풀업구동하는 제1 및 제2 풀업소자와; 전원전압단과 상기 제1 노드 사이에 연결되어, 상기 제2 제어신호에 응답하여 상기 제1 노드를 풀업구동하는 제3 풀업소자를 포함하는 것이 바람직하다.

본 발명에서, 상기 제1 내지 제3 풀업소자는 PMOS 트랜지스터인 것이 바람직하다.

본 발명에서, 상기 풀다운구동부는 접지단과 상기 제1 노드 사이에 직렬로 연결되어, 상기 제2 제어신호와 입력신호에 응답하여 상기 제1 노드를 풀다운구동하는 제1 및 제2 풀다운소자와; 접지단과 상기 제1 노드 사이에 연결되어, 상기 제1 제어신호에 응답하여 상기 제1 노드를 풀다운구동하는 제3 풀다운소자를 포함하는 것이 바람직하다.

본 발명에서, 상기 제1 내지 제3 풀다운소자는 NMOS 트랜지스터인 것이 바람직하다.

또한, 본 발명은 외부클럭을 버퍼링하여 생성한 내부클럭을 제1 지연구간만큼 지연시키기 위해 다수의 지연소자를 구비하는 지연라인과; 상기 지연라인의 출력신호를, 디램 내부에 포함된 지연요소의 모델링을 통해 설정되는 제2 지연구간만큼 지연시켜 피드백클럭을 생성하는 내부지연부와; 상기 피드백클럭과 기준클럭의 위상차를 비교하여, 상기 위상차가 동작전압 하강에 의해 피드백클럭이 지연되는 구간보다 작은 경우 인에이블되는 제어신호를 생성하여 출력하는 가변지연부를 포함하는 지연고정루프를 제공한다.

본 발명에서, 상기 가변지연부는 상기 피드백클럭과 기준클럭의 위상차가 소정 구간 이내에 있는 경우 인에이블되는 인에이블 신호를 생성하여 출력하는 위상감지부 및; 상기 인에이블 신호에 응답하여, 상기 다수의 지연소자 중 선택된 적어도 하나의 지연소자에 대한 카운터 출력 신호를 조절하기 위한 제1 및 제2 제어신호를 생성하여 출력하는 지연구간 제어부를 포함하는 것이 바람직하다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도2는 본 발명에 의한 일 실시예에 따른 지연고정루프의 구성을 도시한 것이다.

도시된 바와 같이, 본 실시예의 지연고정루프(DLL)는 외부클럭(CLK, CLKB)을 버퍼링하여 생성한 내부클럭을 제1 지연구간만큼 지연시키기 위해 다수의 지연소자를 구비하는 지연라인(2, Delay line)과, 상기 지연라인(2)의 출력신호를, 디램 내부에 포함된 지연요소의 모델링을 통해 설정되는 제2 지연구간만큼 지연시켜 피드백클럭(fbclk)을 생성하는 내부지연부(3, Replica delay)와, 상기 피드백클럭(fbclk)과 기준클럭(refclk)의 위상차가 소정 구간 이내에 있는 경우 인에이블되는 인에이블 신호(short_det)를 생성하여 출력하는 위상감지부(4)와, 상기 인에이블 신호(short_det)에 응답하여, 상기 다수의 지연소자 중 선택된 적어도 하나의 지연소자에 대한 카운터 출력 신호를 조절하기 위한 제1 및 제2 제어신호(Set, Reset)를 생성하여 출력하는 지연구간 제어부(5)와, 상기 제1 및 제2 제어신호(Set, Reset)를 입력받아, 상기 선택된 적어도 하나의 지연소자에 대한 카운터 출력 신호를 생성하여 출력하는 카운터(6) 및; 상기 카운터 출력 신호를 디코딩하여 디코딩 신호를 생성하되, 상기 디코딩 신호는 상기 선택된 적어도 하나의 지연소자에 대한 인에이블을 결정하여, 상기 제1 지연구간을 조절할 수 있도록 설정되는 디코더(7) 를 포함한다.

상기 위상감지부(4)는 도3을 참고하면, 피드백클럭(fbclk)과 기준클럭(refclk)을 입력받아, 입력된 피드백클럭(fbclk)과 기준클럭(refclk) 간의 위상차를 비교하여 제1 위상비교신호를 생성하여 출력하는 제1 플립플롭(43)과, 상기 피드백클럭(fbclk)을 지연부(41)를 통해 제3 지연구간만큼 지연시킨 클럭과 상기 기준클럭(refclk)을 입력받아, 입력된 클럭 간의 위상차를 비교하여 제2 위상비교신호를 생성하여 출력하는 제2 플립플롭(45) 및, 제1 플립플롭(43)의 출력신호를 인버터(IV1)를 통해 버퍼링한 신호와 제2 플립플롭(45)의 출력신호를 입력받아 논리곱 연산을 수행하여 상기 인에이블 신호(short_det)를 생성하는 낸드게이트(ND1)와 인버터(IV2)로 구성된 논리부(47)를 포함한다. 여기서, 제1 및 제2 플립플롭(43, 45)은 D형 플립플롭으로 구성되어 클럭입력단(clk) 및 데이터 입력단(D)을 통해 입력되는 클럭 간의 위상을 비교한다. 예를 들어, 제1 플립플롭(43)의 경우 클럭입력단(clk)으로 입력되는 피드백 클럭(fbclk)의 라이징 에지에서 데이터 입력단(D)으로 입력되는 기준클럭(refclk)이 하이레벨이면 데이터 출력단(Q)으로 하이레벨을 출력하는데, 이는 기준클럭(refclk)의 위상이 피드백 클럭(fbclk)보다 앞선 것을 의미한다. 여기서, 제1 플립플롭(43)의 출력신호를 인버터(IV1)를 통해 버퍼링하여 생성한 DLL 동작 인에이블 신호(up)는 일반적인 DLL 동작을 위한 신호이다.

상기 지연구간 제어부(4)는 도4a 및 도4b를 참고하면, 인에이블 신호(short_det) 및 클럭신호(clkdiv)를 입력받아 제1 내지 제3 설정신호(Q1, Q2, Q3) 를 생성하는 설정신호 생성부(51)와; 상기 제1 내지 제3 설정신호(Q1, Q2, Q3)를 입력받아 개시신호(dll_start)를 생성하는 개시신호 생성부(53)와; 상기 개시신호(dll_start)에 응답하여 상기 클럭신호(clkdiv)를 상기 설정신호 생성부(51)에 전달하는 클럭신호 전달부(55) 및; 상기 개시신호(dll_start) 및 상기 제2 내지 제3 설정신호(Q2, Q3)에 응답하여 제1 및 제2 제어신호(Set, Reset)를 생성하여 출력하는 제어신호 생성부(57)를 포함하여 구성된다.

여기서, 상기 설정신호 생성부(51)는 직렬 연결되고, 초기화신호(Reset_dll)에 의해 초기화되며, 클럭입력단(clk, clkb)으로 클럭신호(clkdiv) 및 그 반전신호가 입력되는 제 1 내지 제3 플립플롭(510, 512, 514)으로 구성된다. 제1 플립플롭(510)은 데이터 입력단(D)으로 개시신호(dll_start)가 입력되고, 데이터 출력단(Q)으로 제1 설정신호(Q1)를 출력하며, 제2 플립플롭(512)은 데이터입력단(D)이 제1 플립플롭(510)의 데이터출력단(Q)과 연결되고, 데이터출력단(Q)으로 제2 설정신호(Q2)를 출력하며, 제3 플립플롭(514)은 데이터입력단(D)이 제2 플립플롭(512)의 데이터출력단(Q)과 연결되고, 데이터출력단(Q)으로 제3 설정신호(Q3)를 출력한다.

또한, 상기 개시신호 생성부(530)는 제1 내지 제3 설정신호(Q1, Q2, Q3)를 입력받아, 논리합 연산을 수행하는 노어게이트(NR1) 및 인버터(IV3)로 구성된 논리부(530)와, 상기 제1 내지 제3 설정신호(Q1, Q2, Q3)를 입력받아, 부정 논리곱 연산을 수행하는 낸드게이트(ND2) 및, 상기 논리부(530)의 출력신호와 상기 낸드게이트(ND2)의 출력신호를 입력받아, 부정 논리곱 연산을 수행하여 개시신호(dll_start)를 생성하는 낸드게이트(ND3)를 포함하여 구성되어, 상기 제1 내지 제3 설정신호(Q1, Q2, Q3)가 동일 레벨인 경우에만 인에이블되는 개시신호(dll_start)를 생성하여 출력한다.

상기 클럭신호 전달부(55)는 개시신호(dll_start)와 클럭신호(clkdiv)를 인버터(IV4)를 통해 버퍼링한 신호를 입력받아 부정 논리합 연산을 수행하는 노어게이트(NR2)를 구비한다. 이때, 상기 클럭신호 전달부(55)는 개시신호(dll_start)에 응답하여 클럭신호(clkdiv)의 전달여부를 결정하는데, 개시신호(dll_start)가 로우레벨일 경우 클럭신호(clkdiv)를 설정신호 생성부(51)로 전달하지만, 개시신호(dll_start)가 하이레벨일 경우에는 클럭신호(clkdiv)의 전달을 차단한다.

상기 제어신호 생성부(57)는 초기화신호(Reset_dll)에 의해 초기화되고, 상기 개시신호(dll_start)를 데이터 입력단(D)으로 입력받으며, 상기 클럭신호(clkdiv) 및 그 반전신호를 클럭입력단(clk, clkb)으로 입력받는 플리플롭(570)과, 상기 제2 및 제3 설정신호(Q2, Q3)를 입력받아 논리합 연산을 수행하는 낸드게이트(ND4, ND5)와 인버터(IV7, IV8)로 구성된 논리부(572, 574)와, 상기 플리플롭(570)의 데이터 출력단(Q)으로부터의 신호(n2)와 논리부(572)의 출력신호를 입력받아, 부정 논리합 연산을 수행하여 제1 제어신호(Set)를 생성하는 노어게이트(NR3) 및, 상기 논리부(574)의 출력신호(n3)와 상기 플리플롭(570)의 데이터 출력단(Q)으로부터의 신호를 버퍼링한 신호(n4)를 입력받아, 부정 논리곱 연산을 수행하여 제2 제어신호(Reset)를 생성하는 낸드게이트(ND6)를 포함하여 구성된다.

상기 카운터(6)는 도5a를 참고하면, 상기 제1 및 제2 제어신호(Set, Reset) 와 입력신호(IN)에 응답하여 풀업 구동하는 풀업구동부(60) 및, 상기 제1 및 제2 제어신호(Set, Reset)와 입력신호(IN)에 응답하여 풀다운 구동하는 풀다운구동부(62)를 포함하여 구성된다. 여기서, 상기 풀업구동부(60)는 전원전압단(VDD)과 카운터 출력신호(out)의 출력단 사이에 직렬로 연결되어, 상기 제1 제어신호(Set)와 입력신호(IN)에 응답하여 카운터 출력신호(out)의 출력단을 풀업구동하는 PMOS 트랜지스터(P1, P2)와, 전원전압단(VDD)과 카운터 출력신호(out)의 출력단 사이에 연결되어, 상기 제2 제어신호(Reset)에 응답하여 상기 카운터 출력신호(out)의 출력단을 풀업구동하는 PMOS 트랜지스터(P3)를 포함한다. 상기 풀다운구동부(62)는 접지단(Vss)과 상기 카운터 출력신호(out)의 출력단 사이에 연결되어, 상기 제1 제어신호(Set)에 응답하여 상기 카운터 출력신호(out)의 출력단을 풀다운구동하는 NMOS 트랜지스터(N1)와; 접지단(Vss)과 카운터 출력신호(out)의 출력단 사이에 직렬로 연결되어, 상기 제2 제어신호(Reset)와 입력신호(IN)에 응답하여 상기 카운터 출력신호(out)의 출력단을 풀다운구동하는 NMOS 트랜지스터(N2, N3)를 포함한다. 여기서, 도5a에 도시한 카운터(6)의 회로구성은 지연라인(2)의 제1 지연구간을 조정하기 위해 생성되는 제1 및 제2 제어신호(Set, Reset)를 입력받아 카운터 출력신호(out)를 생성하기 위한 부분만을 도시한 것이고, 기존의 지연고정루프(DLL)의 동작을 위해 DLL 동작 인에이블 신호(up)를 입력받아 카운터 출력 신호를 생성하는 회로에 대한 구성은 구체적으로 도시하지 않았다.

상기 디코더(7)는 적어도 하나의 카운터 출력신호(out)를 입력받아, 이를 디코딩하여 지연라인(2)에 구비된 지연소자의 인에이블을 조정함으로써, 지연라인(2) 의 제1 지연구간을 조절한다. 이때, 디코더(7)의 구성은 공지된 디코더 회로를 이용하여 구현할 수 있다.

이와 같이 구성된 지연고정루프의 동작을 도2 내지 도5b를 참고하여 구체적으로 설명하면 다음과 같다.

우선, 도2를 참고하면 클럭입력부(1)는 외부클럭(CLK, CLKB)을 입력받아 내부클럭을 생성한다. 지연라인(2)은 상기 내부클럭을 초기 지연구간으로 설정된 제1 지연구간만큼 지연시키고, 내부지연부(3)는 지연라인(2)의 출력신호를 다시 제2 지연구간만큼 지연시켜 피드백클럭(fbclk)을 생성한다. 여기서, 상기 제1 지연구간은 지연라인(2) 내에 포함된 다수의 지연소자 중 인에이블된 지연소자의 수에 의해 결정되고, 상기 제2 지연구간은 디램 내부에 포함된 지연요소의 모델링을 통해 설정된다. 또한, 지연소자의 인에이블 여부는 카운트 출력신호(out)를 디코딩하여 생성된 디코딩 신호에 의해 결정된다.

다음으로, 위상감지부(4)는 상기 내부클럭으로부터 생성된 기준클럭(refclk)과 상기 피드백클럭(fbclk)의 위상 차이를 감지하여 인에이블 신호(Short_det)를 생성한다. 즉, 도3을 참고하면 제1 위상비교부(43)는 기준클럭(refclk)과 피드백클럭(fbclk)의 위상을 비교하고, 제2 위상비교부(45)는 기준클럭(refclk)과 상기 피드백클럭(fbclk)을 지연부(41)를 통해 제3 지연구간만큼 지연시킨 클럭의 위상을 비교한다. 이때, 제1 위상비교부(43) 및 제2 위상비교부(43)는 D형 플립플롭으로 구성되어, 데이터 출력단(D)으로 들어오는 신호가 클럭입력단(clk)으로 들어오는 신호보다 위상이 빠르면 하이레벨을 출력하고, 위상이 느리면 로우레벨을 출력한다. 따라서, 제1 위상비교부(43) 및 제2 위상비교부(43)의 출력신호가 모두 로우레벨이면 기준클럭(refclk)이 피드백클럭(fbclk)보다 앞서 지연부(41)를 통해 설정된 제3 지연구간 이상만큼 지연되어 있음을 의미하고, 반대로 제1 위상비교부(43) 및 제2 위상비교부(43)의 출력신호가 모두 하이레벨이면 기준클럭(refclk)이 피드백클럭(fbclk)보다 제3 지연구간 이상으로 위상이 앞서고 있음을 의미한다. 한편, 제1 위상비교부(43)의 출력신호가 로우레벨이고, 제2 위상비교부(43)의 출력신호가 하이레벨이면 기준클럭(refclk)이 피드백클럭(fbclk)보다 제3 지연구간보다 작은 지연구간만큼 지연되고 있음을 의미한다. 여기서, 인에이블 신호(Short_det)를 인에이블 즉, 하이레벨로 만드는 조건은 제1 위상비교부(43)의 출력신호가 로우레벨이고, 제2 위상비교부(43)의 출력신호가 하이레벨인 경우로, 앞서 살펴본 바와 같이 제1 지연구간만을 거쳐 생성된 피드백클럭(fbclk)이 기준클럭(refclk)과 거의 동기된 상태(즉, 제3 지연구간 이하의 지연구간 차이를 갖는 경우이며, 제3 지연구간은 제1 지연구간을 충분히 확보하였는지 여부를 판단하기 위해 임의로 설정 가능)이다. 즉, 동작전압의 하강에 의해 피드백클럭(fbclk)이 소정 구간 지연되어 락킹 페일 상태가 되었을 때, 이를 상쇄하여 지연고정루프(DLL)의 락킹 상태를 회복하기 위해 조절이 필요한 지연라인(delay line)의 제1 지연구간을 충분히 확보할 수 없는 경우이다. 이와 같이, 본 발명의 지연고정루프(DLL)는 지연라인(delay line)의 제1 지연구간이 충분히 확보되지 않은 경우에만 인에이블 신호(Short_det)를 인에이블 시켜 지연라인(delay line)의 제1 지연구간을 조절하고 있다. 이는 앞서 살펴 본 바와 같이 지연라인(delay line)의 제1 지연구간이 충분히 확보된 경우에도 지연라인(delay line)의 제1 지연구간을 증가시키면 파워노이즈(power noise)에 취약해지는 문제가 발생하기 때문에 이를 방지하기 위함이다.

다음으로, 인에이블 신호(Short_det)를 입력받는 지연구간 제어부(5)는 제1 및 제2 제어신호(Set, Reset)를 생성하고, 카운터(6)는 제1 및 제2 제어신호(Set, Reset)를 입력받아 카운터 출력신호(out)를 생성하며, 디코더(7)는 카운터 출력신호(out)를 디코딩하여 지연라인(delay line)의 제1 지연구간을 조정한다. 이 과정을 예를 들어 자세히 설명하면 다음과 같다.

만약, 지연라인(2, delay line)에 구비된 지연소자가 64개라고 가정할 때 디코더(7)는 6개의 카운터 출력신호를 디코딩하여 64개의 지연소자의 인에이블 여부를 조절할 수 있다. 즉, 4개의 지연소자를 인에이블 시켜 초기화된 제1 지연구간을 설정하고자 하는 경우 6개의 카운터 출력신호 조합을 000010(십진수로 4)으로 하면 된다. 이 경우 제1 지연구간을 확보하기 위해 8개의 지연소자를 인에이블 시켜 상기 제1 지연구간을 조절하기 위해서는 6개의 카운터 출력신호 조합을 000100(십진수로 8)으로 조절하면 된다. 즉, 두번째 자리의 카운터 출력(out)을 1 에서 0으로 변경하고, 세번째 자리의 카운터 출력(out)을 0에서 1로 변경하면 된다. 따라서, 두번째 자리 및 세번째 자리의 카운터 출력 신호(out)를 조절할 수 있는 복수의 카운터(6)를 구비하고, 인에이블 신호(Short_det)가 인에이블되는 경우 카운터 출력(out)을 앞서 설명한 바와 같이 조절함으로써, 지연라인(delay line)이 제1 지연구 간을 조절할 수 있다.

이상 설명한 바와 같이, 본 발명의 지연고정루프(DLL)는 지연라인(delay line)이 제1 지연구간을 조절하기 위해 적절한 수의 카운터(6)를 구비하고, 각각의 카운터(6)에서 출력되는 카운터 출력 신호(out)를 조절하여 지연라인(delay line)이 제1 지연구간을 조절한다. 이하, 도4a 및 도4b, 도5a 및 도5b를 참고하여 카운터 출력 신호(out)의 조절 과정을 인에이블 신호(Short_det)의 인에이블 여부로 나누어 자세히 살펴본다.

우선, 인에이블 신호(Short_det)가 하이레벨로 인에이블된 경우, 즉 지연라인(delay line)의 제1 지연구간이 충분히 확보되지 않은 경우를 살펴본다.

지연고정루프(DLL)의 동작 초기, 설정신호 생성부(51) 및 제어신호 생성부(57)는 초기화 신호(Reset_dll)에 의해 초기화된다. 즉, 인에이블된 초기화 신호(Reset_dll)를 입력받은 플립플롭(510, 512, 514)은 초기화된 제1 내지 제3 설정신호(Q1, Q2, Q3)를 출력하고, 플립플롭(570)은 초기화된 출력신호를 출력한다. 이때, 출력되는 제1 내지 제3 설정신호(Q1, Q2, Q3)가 하이레벨, 로우레벨, 로우레벨이 되고, 플립플롭(570)에서 출력되는 출력신호는 로우레벨이 되도록 상기 플립플롭(510, 512, 514, 570)을 구성하는 것이 바람직하다. 이때, 초기화 신호(Reset_dll)를 입력받아 다른 레벨의 신호를 출력하는 플립플롭의 구성은 공지된 회로를 통해 구현할 수 있다. 이와 같은 초기화 상태에서,하이레벨, 로우레벨, 로우레벨로 설정된 제1 내지 제3 설정신호(Q1, Q2, Q3)에 의해 개시신호 생성부(53)는 로우레벨의 개시신호(dll_start)를 출력하고, 이에 따라 플립플롭(570)은 로우 레벨의 출력을 유지하므로, 제어신호 생성부(57)에서 출력되는 제1 및 제2 제어신호(Set, Reset)는 각각 하이레벨이 된다. 이후, 각각 하이레벨의 제1 및 제2 제어신호(Set, Reset)가 도5a 도시한 카운터(6)에 입력되면, NMOS 트랜지스터(N1)가 턴온되므로 카운터 출력신호(out)는 로우레벨이 된다.

이상 살펴본 초기화 상태가 종료되면, 하이레벨을 유지하는 인에이블 신호(Short_det)가 클럭신호(clkdiv)에 동기되어 플립플롭(510)에 입력되므로, 플립플롭(510, 512, 514)에서 출력되는 제1 내지 제3 설정신호(Q1, Q2, Q3)는 각각 하이레벨이 된다. 따라서, 개시신호 생성부(53)는 하이레벨의 개시신호(dll_start)를 출력하고, 제어신호 생성부(57)는 각각 로우레벨의 제1 및 제2 제어신호(Set, Reset)를 생성한다. 이와 같이 생성된 제1 및 제2 제어신호(Set, Reset)가 카운터(6)에 입력되면 PMOS 트랜지스터(P3)가 턴온되어 카운터 출력신호(out)는 하이레벨이 된다. 하이레벨의 카운터 출력신호(out)가 출력되면 지연라인(delay line)의 제1 지연구간이 조절되도록 설정한다.

이후, 하이레벨의 개시신호(dll_start)가 입력된 플립플롭(570)은 하이레벨을 출력하게 되고, 따라서 노어게이트(NR3)의 일단에 입력되는 신호(n2)는 하이레벨이되고, 낸드게이트(ND6)의 일단에 입력되는 신호(n4)는 로우레벨이 되므로 제어신호 생성부(57)에서 출력되는 제1 제어신호(Set)는 로우레벨이 되고, 제2 제어신호(Reset)는 하이레벨이 된다. 따라서, 카운터(6)는 입력신호가 반전된 신호(

)를 카운터 출력신호(out)로 출력하여, 지연고정루프(DLL)가 지연라인(delay line) 의 제1 지연구간을 조절하는 동작을 중단하고 정상적인 지연고정루프(DLL)의 동작을 수행하도록 한다. 즉, 제1 지연구간이 조절되는 과정을 마치고 난 후 지연고정루프(DLL)의 일반적인 동작이 수행된다.

다음으로, 인에이블 신호(Short_det)가 로우레벨인 경우, 즉 지연라인(delay line)의 제1 지연구간을 조절할 필요가 없는 경우를 살펴본다.

지연고정루프(DLL)의 동작 초기 동작은 인에이블 신호(Short_det)가 하이레벨인 경우와 동일하다. 따라서, 개시신호 생성부(53)는 로우레벨의 개시신호(dll_start)를 출력하고, 제어신호 생성부(57)는 하이레벨의 제1 및 제2 제어신호(Set, Reset)를 출력하므로, 카운터(6)는 로우레벨의 카운터 출력신호(out)를 출력한다.

이상 살펴본 초기화 상태가 종료되면, 로우레벨을 유지하는 인에이블 신호(Short_det)가 클럭신호(clkdiv)에 동기되어 플립플롭(510)에 입력되므로, 플립플롭(510, 512, 514)에서 출력되는 제1 내지 제3 설정신호(Q1, Q2, Q3)는 모두 로우레벨이 된다. 따라서, 개시신호 생성부(53)는 하이레벨의 개시신호(dll_start)를 출력하고, 제어신호 생성부(57)는 하이레벨의 제1 및 제2 제어신호(Set, Reset)를 생성한다. 이와 같이 생성된 제1 및 제2 제어신호(Set, Reset)가 카운터(6)에 입력되면 NMOS 트랜지스터(N1)가 턴온되므로, 카운터 출력신호(out)는 로우레벨이 된다. 로우레벨의 카운터 출력신호(out)가 출력되면 지연라인(delay line)의 제1 지연구간은 조절되지 않고 그대로 유지되도록 설정한다.

)를 카운터 출력신호(out)로 출력하여, 지연고정루프(DLL)가 지연라인(delay line)의 제1 지연구간을 조절하는 동작을 중단하고 정상적인 지연고정루프(DLL)의 동작을 수행하도록 한다.

이상을 정리하면, 인에이블된 인에이블 신호(Short_det)가 지연구간 제어부(5)에 입력되면 각각 로우레벨의 제1 및 제2 제어신호(Set, Reset)가 생성되고, 이를 입력받은 카운터(6)가 하이레벨의 카운터 출력신호(out)를 출력하여 지연라인(2, delay line)의 제 1 지연구간을 조절할 수 있다. 한편, 디스에이블된 인에이블 신호(Short_det)가 지연구간 제어부(5)에 입력되면 각각 하이레벨의 제1 및 제2 제어신호(Set, Reset)가 생성되고, 이를 입력받은 카운터(6)가 로우레벨의 카운터 출력신호(out)를 출력한다. 이하, 이와 같이 동작하는 본 발명의 지연고정루프를 앞서 살펴본 예에 적용해본다.

즉, 앞서 살펴본 예에서, 지연라인(2, delay line)은 64개의 지연소자를 구비하고 있고, 그 중 4개의 지연소자가 인에이블 되어 제1 지연구간이 설정되어 있다. 이때, 4개의 지연소자가 인에이블된 상태의 카운터 출력신호의 조합은 000010( 십진수로 4)이다. 이때, 제1 지연구간을 확보하기 위해 8개의 지연소자를 인에이블 시키기 위해서는 6개의 카운터 출력신호(out) 조합을 000100(십진수로 8)으로 조절해야 한다. 이를 위해 두번째 자리와 세번째 자리에 해당하는 카운터 출력신호(out)를 조절할 수 있는 제1 및 제2 카운터를 구비하고, 인에이블 신호(Short_det)가 인에이블되면 제1 및 제2 카운터에서 출력되는 하이레벨의 카운터 출력신호(out)에 의해 카운터 출력신호 조합이 000010 에서 000100으로 조절되도록 설정한다. 좀 더 구체적으로, 인에이블된 인에이블 신호(Short_det)에 의해 지연구간 제어부(5)는 각각 로우레벨의 제1 및 제2 제어신호(Set, Reset)를 생성하고, 상기 제1 및 제2 카운터는 하이레벨의 카운터 출력신호(out)를 생성하므로, 제1 카운터가 하이레벨의 카운터 출력신호(out)를 생성하는 경우 카운터 출력신호 조합의 두번째 자리가 1에서 0으로 변경되도록 설정하고, 제2 카운터가 하이레벨의 카운터 출력신호(out)를 생성하는 경우 카운터 출력신호 조합의 세번째 자리가 0에서 1로 변경되도록 설정한다.

이상 설명한 바와 같이, 본 발명에 따른 지연고정루프는 동작전압의 하강에 의해 피드백클럭(fbclk)이 지연되는 정도보다 작게 설정된 지연라인(delay line)의 초기 지연구간을 증가시킴으로써, 락킹 상태 회복에 사용되는 지연라인의 초기 지연구간을 확보할 수 있는 이점을 가진다.

Claims

외부클럭을 버퍼링하여 생성한 내부클럭을 제1 지연구간만큼 지연시키기 위해 다수의 지연소자를 구비하는 지연라인과;

상기 지연라인의 출력신호를, 디램 내부에 포함된 지연요소의 모델링을 통해 설정되는 제2 지연구간만큼 지연시켜 피드백클럭을 생성하는 내부지연부와;

상기 피드백클럭과 기준클럭의 위상차를 비교하여, 상기 위상차가 동작전압 하강에 의해 피드백클럭이 지연되는 구간보다 작은 경우 인에이블되는 인에이블 신호를 생성하여 출력하는 위상감지부와;

상기 인에이블 신호에 응답하여, 상기 다수의 지연소자 중 선택된 적어도 하나의 지연소자에 대한 카운터 출력 신호를 조절하기 위한 제1 및 제2 제어신호를 생성하여 출력하는 지연구간 제어부와;

상기 제1 및 제2 제어신호를 입력받아, 상기 선택된 적어도 하나의 지연소자에 대한 카운터 출력 신호를 생성하여 출력하는 카운터 및;

상기 카운터 출력 신호를 디코딩하여 디코딩 신호를 생성하되, 상기 디코딩 신호는 상기 선택된 적어도 하나의 지연소자에 대한 인에이블을 결정하여, 상기 제1 지연구간을 조절할 수 있도록 설정되는 디코더를 포함하는 지연고정루프.
제1항에 있어서, 상기 위상감지부는

상기 피드백클럭과 상기 기준클럭 입력받아, 입력된 클럭 간의 위상차를 비 교하여 제1 위상비교신호를 생성하여 출력하는 제1 위상비교부와;

상기 피드백클럭을 제3 지연구간만큼 지연시킨 클럭과 상기 기준클럭 입력받아, 입력된 클럭 간의 위상차를 비교하여 제2 위상비교신호를 생성하여 출력하는 제2 위상비교부 및;

상기 제1 위상비교부의 출력신호를 버퍼링한 신호와 상기 제2 위상비교부의 출력신호를 입력받아 논리연산을 수행하여 상기 인에이블 신호를 생성하는 논리부를 포함하는 지연고정루프.
제2항에 있어서, 상기 제1 위상비교부 및 제2 위상비교부는 플립플롭으로 구성되는 것을 특징으로 하는 지연고정루프.
제2항에 있어서, 상기 논리부는 논리곱 연산을 수행하는 것을 특징으로 하는 지연고정루프.
제1항에 있어서, 상기 지연구간 제어부는

상기 인에이블 신호 및 클럭신호를 입력받아 제1 내지 제3 설정신호를 생성하는 설정신호 생성부와;

상기 제1 내지 제3 설정신호를 입력받아 개시신호를 생성하는 개시신호 생성부와;

상기 개시신호에 응답하여 상기 클럭신호를 상기 설정신호 생성부에 전달하는 클럭신호 전달부 및;

상기 개시신호 및 상기 제2 내지 제3 설정신호에 응답하여 제1 및 제2 제어신호를 생성하여 출력하는 제어신호 생성부를 포함하는 지연고정루프.
제5항에 있어서, 상기 설정신호 생성부는

직렬 연결되어, 상기 클럭신호에 동기하여 제1 내지 제3 설정신호를 생성하는 제 1 내지 제3 플립플롭으로 구성되되,

상기 제1 플립플롭의 데이터입력단으로 상기 인에이블 신호가 입력되는 것을 특징으로 하는 지연고정루프.
제6항에 있어서, 상기 개시신호 생성부는

상기 제1 내지 제3 설정신호가 동일 레벨인 경우에만 인에이블되는 상기 개시신호를 생성하여 출력하는 것을 특징으로 하는 지연고정루프.
제7항에 있어서, 상기 개시신호 생성부는

상기 제1 내지 제3 설정신호를 입력받아, 논리연산을 수행하는 제1 논리부와;

상기 제1 내지 제3 설정신호를 입력받아, 논리연산을 수행하는 제2 논리부 및;

상기 제1 논리부의 출력신호와 상기 제2 논리부의 출력신호를 입력받아, 논리연산을 수행하여 상기 개시신호를 생성하는 제3 논리부를 포함하는 지연고정루프.
제8항에 있어서, 상기 제1논리부는 논리합 연산을 수행하고, 상기 제2 및 제3 논리부는 부정논리곱 연산을 수행하는 것을 특징으로 하는 지연고정루프.
제5항에 있어서, 상기 클럭신호 전달부는

상기 개시신호와 상기 클럭신호를 버퍼링한 신호를 입력받아 논리연산을 수행하는 논리소자를 구비하는 지연고정루프.
제10항에 있어서, 상기 논리소자는 부정논리합 연산을 수행하는 것을 특징으 로 하는 지연고정루프.
제5항에 있어서, 상기 제어신호 생성부는

상기 개시신호를 데이터 입력단으로 입력받고, 상기 클럭신호를 클럭입력단으로 입력받는 플리플롭과;

상기 제2 및 제3 설정신호를 입력받아 논리연산을 수행하는 제1 논리부와;

상기 플리플롭의 데이터 출력단으로부터의 신호와 상기 제1 논리부의 출력신호를 입력받아, 논리연산을 수행하여 제1 제어신호를 생성하는 제2 논리부 및;

상기 플리플롭의 출력신호와 상기 제1 논리부의 출력신호를 입력받아, 논리연산을 수행하여 제2 제어신호를 생성하는 제3 논리부를 포함하는 지연고정루프.
제12항에 있어서, 상기 제1 논리부는 논리곱 연산을 수행하고, 제2 논리부는 부정논리합 연산을 수행하며, 제3 논리부는 부정논리곱 연산을 수행하는 것을 특징으로 하는 지연고정루프.
제1항에 있어서, 상기 카운터는

상기 제1 및 제2 제어신호와 입력신호에 응답하여 풀업 구동하는 풀업구동부 및;

상기 제1 및 제2 제어신호와 상기 입력신호에 응답하여 풀다운 구동하는 풀다운구동부를 포함하는 지연고정루프.
제14항에 있어서, 상기 풀업구동부는

전원전압단과 카운터 출력신호가 출력되는 제1 노드 사이에 직렬로 연결되어, 상기 제1 제어신호와 입력신호에 응답하여 상기 제1 노드를 풀업구동하는 제1 및 제2 풀업소자와;

전원전압단과 상기 제1 노드 사이에 연결되어, 상기 제2 제어신호에 응답하여 상기 제1 노드를 풀업구동하는 제3 풀업소자를 포함하는 지연고정루프.
제15항에 있어서, 상기 제1 내지 제3 풀업소자는 PMOS 트랜지스터인 것을 특징으로 하는 지연고정루프.
제14항에 있어서, 상기 풀다운구동부는

접지단과 상기 제1 노드 사이에 직렬로 연결되어, 상기 제2 제어신호와 입력신호에 응답하여 상기 제1 노드를 풀다운구동하는 제1 및 제2 풀다운소자와;

접지단과 상기 제1 노드 사이에 연결되어, 상기 제1 제어신호에 응답하여 상기 제1 노드를 풀다운구동하는 제3 풀다운소자를 포함하는 지연고정루프.
제17항에 있어서, 상기 제1 내지 제3 풀다운소자는 NMOS 트랜지스터인 것을 특징으로 하는 지연고정루프.
외부클럭을 버퍼링하여 생성한 내부클럭을 제1 지연구간만큼 지연시키기 위해 다수의 지연소자를 구비하는 지연라인과;

상기 지연라인의 출력신호를, 디램 내부에 포함된 지연요소의 모델링을 통해 설정되는 제2 지연구간만큼 지연시켜 피드백클럭을 생성하는 내부지연부와;

상기 피드백클럭과 기준클럭의 위상차를 비교하여, 상기 위상차가 동작전압 하강에 의해 피드백클럭이 지연되는 구간보다 작은 경우 인에이블되는 제어신호를 생성하여 출력하는 가변지연부를 포함하는 지연고정루프.
제19항에 있어서, 상기 가변지연부는

상기 피드백클럭과 기준클럭의 위상차가 소정 구간 이내에 있는 경우 인에이블되는 인에이블 신호를 생성하여 출력하는 위상감지부 및;

상기 인에이블 신호에 응답하여, 상기 다수의 지연소자 중 선택된 적어도 하나의 지연소자에 대한 카운터 출력 신호를 조절하기 위한 제1 및 제2 제어신호를 생성하여 출력하는 지연구간 제어부를 포함하는 지연고정루프.
제20항에 있어서, 상기 위상감지부는

상기 피드백클럭과 상기 기준클럭 입력받아, 입력된 클럭 간의 위상차를 비교하여 제1 위상비교신호를 생성하여 출력하는 제1 위상비교부와;

상기 피드백클럭을 제3 지연구간만큼 지연시킨 클럭과 상기 기준클럭 입력받아, 입력된 클럭 간의 위상차를 비교하여 제2 위상비교신호를 생성하여 출력하는 제2 위상비교부 및;

상기 제1 위상비교부의 출력신호를 버퍼링한 신호와 상기 제2 위상비교부의 출력신호를 입력받아 논리연산을 수행하여 상기 인에이블 신호를 생성하는 논리부를 포함하는 지연고정루프.
제21항에 있어서, 상기 제1 위상비교부 및 제2 위상비교부는 플립플롭으로 구성되는 것을 특징으로 하는 지연고정루프.
제21항에 있어서, 상기 논리부는 논리곱 연산을 수행하는 것을 특징으로 하는 지연고정루프.
제20항에 있어서, 상기 지연구간 제어부는

상기 인에이블 신호 및 클럭신호를 입력받아 제1 내지 제3 설정신호를 생성하는 설정신호 생성부와;

상기 제1 내지 제3 설정신호를 입력받아 개시신호를 생성하는 개시신호 생성부와;

상기 개시신호에 응답하여 상기 클럭신호를 상기 설정신호 생성부에 전달하는 클럭신호 전달부 및;

상기 개시신호 및 상기 제2 내지 제3 설정신호에 응답하여 제1 및 제2 제어신호를 생성하여 출력하는 제어신호 생성부를 포함하는 지연고정루프.
제24항에 있어서, 상기 설정신호 생성부는

직렬 연결되어, 상기 클럭신호에 동기하여 제1 내지 제3 설정신호를 생성하는 제 1 내지 제3 플립플롭으로 구성되되,

상기 제1 플립플롭의 데이터입력단으로 상기 인에이블 신호가 입력되는 것을 특징으로 하는 지연고정루프.
제25항에 있어서, 상기 개시신호 생성부는

상기 제1 내지 제3 설정신호가 동일 레벨인 경우에만 인에이블되는 상기 개시신호를 생성하여 출력하는 것을 특징으로 하는 지연고정루프.
제26항에 있어서, 상기 개시신호 생성부는

상기 제1 내지 제3 설정신호를 입력받아, 논리연산을 수행하는 제1 논리부와;

상기 제1 내지 제3 설정신호를 입력받아, 논리연산을 수행하는 제2 논리부 및;

상기 제1 논리부의 출력신호와 상기 제2 논리부의 출력신호를 입력받아, 논리연산을 수행하여 상기 개시신호를 생성하는 제3 논리부를 포함하는 지연고정루프.
제27항에 있어서, 상기 제1논리부는 논리합 연산을 수행하고, 상기 제2 및 제3 논리부는 부정논리곱 연산을 수행하는 것을 특징으로 하는 지연고정루프.
제24항에 있어서, 상기 클럭신호 전달부는

상기 개시신호와 상기 클럭신호를 버퍼링한 신호를 입력받아 논리연산을 수행하는 논리소자를 구비하는 지연고정루프.
제29항에 있어서, 상기 논리소자는 부정논리합 연산을 수행하는 것을 특징으로 하는 지연고정루프.
제24항에 있어서, 상기 제어신호 생성부는

상기 개시신호를 데이터 입력단으로 입력받고, 상기 클럭신호를 클럭입력단으로 입력받는 플리플롭과;

상기 제2 및 제3 설정신호를 입력받아 논리연산을 수행하는 제1 논리부와;

상기 플리플롭의 데이터 출력단으로부터의 신호와 상기 제1 논리부의 출력신호를 입력받아, 논리연산을 수행하여 제1 제어신호를 생성하는 제2 논리부 및;

상기 플리플롭의 출력신호와 상기 제1 논리부의 출력신호를 입력받아, 논리연산을 수행하여 제2 제어신호를 생성하는 제3 논리부를 포함하는 지연고정루프.
제31항에 있어서, 상기 제1 논리부는 논리곱 연산을 수행하고, 제2 논리부는 부정논리합 연산을 수행하며, 제3 논리부는 부정논리곱 연산을 수행하는 것을 특징으로 하는 지연고정루프.