KR100801724B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 라이너 나이트라이드막(Si3N4)을 적용하는 소자 분리막 형성 방법에 있어서, 라이너 나이트 라이드막의 어닐링 공정을 O2/H2를 이용하여 700~1000℃의 온도로 진행하여 Si3N4 막질을 Si3N4+SiOxNy
로 변화시켜 산화막 성질을 높여 줌으로써 인산에서의 식각 선택비가 낮아지도록 하여 패드 질화막 제거시 라이너 나이트라이드 막의 손실을 최소화하여 모트에 의한 소자의 페일을 방지할 수 있는 이점이 있다.
소자분리막, 라이너 나이트라이드막, 모트. 오버 에치,
Description
도1a 내지 도1d는 종래 기술에 의한 소자 분리막 형성 공정을 나타낸 단면도들이다.
도2는 종래 기술에 의한 소자 분리막 형성시 문제점을 나타낸 사진이다.
도3a 내지 도3c는 본 발명에 의한 소자 분리막 형성 공정을 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 11 : 패드 산화막
12 : 패드 질화막 13 : 실리콘 산화막
14 : 라이너 나이트 라이드막 15 : HDP 산화막
A : 오버 에치 부분
본 발명은 라이너 나이트라이드막(Si3N4)을 적용하는 소자 분리막 형성 방법에 있어서, 라이너 나이트 라이드막의 어닐링 공정을 O2/H2를 이용하여 Si3N
4 막질을 Si3N4+SiOxNy 로 변화시켜 산화막 성질을 높여 줌으로써 인산에서의 식각 선택비가 낮아지도록 하여 패드 질화막 제거시 라이너 나이트라이드 막의 손실을 최소화하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로, 실리콘기판 상에 트렌지스터와 커패시터등을 형성하기 위하여 실리콘기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.
이와 같이, 실리콘기판에 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 매립산화막을 증착시킨 후 화학기계적연마공정으로 매립산화막의 불필요한 부분을 식각하므로 소자분리영역을 실리콘 기판에 형성시키는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있다.
종래의 반도체장치에서 트렌치를 형성하여 소자분리막을 형성하는 상태를 개략적으로 설명하면, 실리콘 기판 상에 소정의 두께를 갖고서 절연을 하도록 패드산화막을 적층하고, 그 위에 상,하층간에 보호 역할을 하는 질화막을 적층하고서, 그 위에 감광막을 도포하여서 식각공정을 통하여 트렌치를 형성한다.
그리고, 상기 트렌치 내에 갭필링(Gap Filling)공정으로 갭필링산화막을 충전시킨 후에 식각으로 불필요한 부분을 제거하여 소자분리막을 형성하게 되는 것이 다.
도1a 내지 도1d는 종래 기술에 의한 소자 분리막 형성 공정을 나타낸 단면도들이다.
먼저, 도1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 차례로 증착 한 후 STI(Shallow Trench Isolation)을 형성하기 위한 포토레지스트 패턴을 마스크로 패드 질화막(12) 및 패드 산화막(11)을 식각한다.
이어서, 도1b에 도시된 바와 같이 희생 산화막으로 실리콘 산화막(13)을 형성한 후 라이너 나이트라이드막(14)을 증착하고 건식 산화 공정을 진행한 다음 HDP 산화막(15)을 증착하고 평탄화한다.
그런 다음, 도1c에 도시된 바와 같이 인산을 이용하여 패드 질화막(12)을 제거하게 된다.
이때, 패드 질화막(12)의 식각 시간은 패드 질화막 제거 시간과 그시간의 100%를 더 오버 에치하게 되어 이 오버 에치에 의해 라이너 나이트라이드막(14)이 오버에치 되며 그 원인은 패드 질화막(12) 제거시 사용되는 인산에 의해 과도 식각되기 때문이다.
이러한 오버 에치를 방지하기 위하여 패드 질화막 오버 에치 시간을 조절하려고 하나 이는 컨트롤이 어려운 문제가 있다,
또한, 기존의 공정처럼 라이너 나이트 라이드를 라이너 나이트 라이드를 N2 가스를 이용하여 1050℃의 온도로 건식 산화시키더라도 라이너 나이트라이드막(14) 내의 O2가 모두 반응할 때 까지만 Si3N4가 SiOxNy로 산화가 일어날 뿐 더 이상 산화가 진행되지 않는다.
따라서, 질화막의 물성은 그대로 유지되기 때문에 인산에 의한 패드 질화막 식각시 높은 식각 특성을 나타내어 오버 에치 되고 이로 인해 세정 공정시 BHF(Buffered Hydrogen Fluoride)가 라이너 나이트라이드막(14)이 손실된 부위(A)의 측면을 따라 들어가서 HDP 산화막을 과도하게 식각하여 모트를 증가시키는 문제점이 있었다.
도2는 종래 기술에 의한 소자 분리막 형성시 문제점을 나타낸 사진으로 여기에 도시된 바와 같이 라이너 나이트 라이드막(14) 오버 에치 되어 모트가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 라이너 나이트라이드막(Si3N4)을 적용하는 소자 분리막 형성 방법에 있어서, 라이너 나이트 라이드막의 어닐링 공정을 O2/H2를 이용하여 Si3N4
막질을 Si3N4+SiOxNy 로 변화시켜 산화막 성질을 높여 줌으로써 인산에서의 식각 선택비가 낮아지도록 하여 패드 질화막 제거시 라이너 나이트라이드 막의 손실을 최소화하는 반도체 소자의 소자 분리막 형성 방법을 제공하는 것이다.
상기 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 반도체기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계와, 패드 질화막 및 패드 산화막을 패터닝하여 소자분리영역의 반도체기판을 노출시키는 단계와, 반도체기판에 트렌치를 형성하는 단계와, 트렌치의 내벽에 희생산화막을 형성한 후, Si3N4를 증착하여 라이너 나이트라이드를 형성하는 단계와, O2/H2를 이용하여 700 ~ 1000℃의 온도에서 라이너 나이트라이드를 열처리함으로써, 라이너 나이트라이드를 Si3N4+SiON으로 변화시키는 단계와, 트렌치를 절연막으로 매립한 후 평탄화하는 단계, 및 인산을 이용하여 패드 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 라이너 나이트라이드 내의 SiON 성분은 상기 라이너 나이트라이드 두께의 20 ~ 100% 범위가 되도록 하는 것이 바람직하다.
상기 라이너 나이트라이드 내의 SiON 성분은 상기 라이너 나이트라이드 두께의 20 ~ 100% 범위가 되도록 하는 것이 바람직하다.
삭제
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도3a 내지 도3c는 본 발명에 의한 소자 분리막 형성 공정을 나타낸 단면도들이다.
먼저, 도3a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 차례로 증착한 후 STI(Shallow Trench Isolation)를 형성하기 위한 포토레지스트 패턴(도시되지 않음)을 형성한다. 이 포토레지스트 패턴을 마스크로 하여 패드 질화막(12) 및 패드 산화막(11)을 식각하여 소자분리막이 형성될 영역의 실리콘 기판(10)을 노출시킨다. 노출될 실리콘 기판(10)을 일정 깊이 식각하여 트렌치를 형성한다.
이어서, 도3b에 도시된 바와 같이, 트렌치의 내벽에 실리콘 산화막(13)을 형성하여 희생 산화막을 형성한 후, 라이너 나이트라이드막(14)인 Si3N4를 증착한다.
그런 다음, O2/H2를 이용하여 700 ~ 1,000℃의 온도에서 열처리하여 상기 라이너 나이트라이드막(14)의 막질을 Si3N4+SiON으로 변화시킨 후, 상기 트렌치가 매립되도록 HDP 산화막(15)을 증착하고 평탄화한다.
이때, 상기 라이너 나이트라이드막(14)을 열처리할 때, 라이너 나이트라이드막(14) 내의 SiON의 두께가 전체 라이너 나이트라이드(14) 두께의 20 ~ 100% 정도가 되도록 한다.
다음, 도3c에 도시된 바와 같이 인산을 이용하여 패드 질화막(12)을 제거하게 된다. 이때, 라이너 나이트라이드막(14)의 막질이 Si3N4+SiON로 변화되어 있으므로, 인산에 대한 식각비가 Si3N4 와는 달리 산화막처럼 낮아진다. 따라서, 패드 질화막 제거시 라이너 나이트라이드(14)의 손실이 최소화되어 모트가 발생하지 않는다.
삭제
상기한 바와 같이 본 발명에 따르면, 라이너 나이트라이드막의 어닐링 공정을 O2/H2를 이용하여 700 ~ 1000℃의 온도로 진행하여 Si3N4 막질을 Si3N4+SiON로 변화시켜 산화막 성질을 높여 줌으로써 인산에서의 식각 선택비가 낮아지도록 하여 패드 질화막 제거시 라이너 나이트라이드의 손실을 최소화하여 모트에 의한 소자의 페일을 방지할 수 있는 이점이 있다.
Claims (3)
- 삭제
- 반도체기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계;상기 패드 질화막 및 패드 산화막을 패터닝하여 소자분리영역의 반도체기판을 노출시키는 단계;상기 반도체기판에 트렌치를 형성하는 단계;상기 트렌치의 내벽에 희생산화막을 형성한 후, Si3N4를 증착하여 라이너 나이트라이드를 형성하는 단계;O2/H2를 이용하여 700 ~ 1000℃의 온도에서 상기 라이너 나이트라이드를 열처리함으로써, 상기 라이너 나이트라이드의 막질을 Si3N4+SiON로 변화시키는 단계;상기 트렌치를 절연막으로 매립한 후 평탄화하는 단계; 및인산을 이용하여 상기 패드 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제2항에 있어서, 상기 라이너 나이트라이드 내의 SiON의 두께가 상기 라이너 나이트라이드 두께의 20 ~ 100% 범위가 되도록 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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