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KR100800147B1 - 데이터 출력 제어 회로 - Google Patents

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KR100800147B1
KR100800147B1 KR1020060059802A KR20060059802A KR100800147B1 KR 100800147 B1 KR100800147 B1 KR 100800147B1 KR 1020060059802 A KR1020060059802 A KR 1020060059802A KR 20060059802 A KR20060059802 A KR 20060059802A KR 100800147 B1 KR100800147 B1 KR 100800147B1
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Abstract

본 발명은 데이터 출력을 제어하는 데이터 출력 제어 회로에 관하여 개시한다. 개시된 본 발명은, 제어신호에 응답하여 외부클록을 지연시켜 제1클록으로 출력하는 지연고정루프, 제어신호에 응답하여 외부클록의 주파수를 검출하여 검출신호로 출력하는 위상 검출부, 검출신호를 디코딩하여 선택신호로 출력하는 디코더부 및 선택신호에 응답하여 제1 클록을 지연시키거나 위상을 반전지연시켜 제2 클록으로 출력하는 지연부를 포함한다.

Description

데이터 출력 제어 회로{CIRCUIT FOR CONTROLLING DATA OUTPUT}
도 1은 종래 데이터 출력 제어 회로의 구성 블록도,
도 2는 도 1의 데이터 출력 제어 회로에서 저주파 클록이 입력되고 DLL이 온될때 도메인 크로싱 동작을 보여주는 타이밍도,
도 3은 도 1의 데이터 출력 제어 회로에서 고주파 클록이 입력되고 DLL이 온될때 도메인 크로싱 동작을 보여주는 타이밍도,
도 4는 도 1의 데이터 출력 제어 회로에서 저주파 클록이 입력되고 DLL이 오프될때 도메인 크로싱 동작을 보여주는 타이밍도,
도 5는 도 1의 데이터 출력 제어 회로에서 고주파 클록이 입력되고 DLL이 오프될때 도메인 크로싱 동작을 보여주는 타이밍도,
도 6은 본 발명의 일실시예에 따른 데이터 출력 제어 회로의 구성 블록도,
도 7은 도 6의 위상 검출기의 구성 블록도,
도 8은 도 7의 펄스 발생기의 예시 회로도,
도 9는 도 7의 에지지연신호 판정부의 예시 회로도,
도 10은 도 7의 위상 검출부의 위상 검출 동작을 설명하기 위한 타이밍도,
도 11은 도 6의 디코더부의 예시 회로도,
도 12는 도 6의 데이터 출력 제어 회로에서 저주파 클록이 입력되고 DLL이 온될때 도메인 크로싱 동작을 보여주는 타이밍도 및
도 13은 도 6의 데이터 출력 제어 회로에서 고주파 클록이 입력되고 DLLdl 오프될때 도메인 크로싱 동작을 보여주는 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 데이터 출력을 제어하는 데이터 출력 제어 회로에 관한 것이다.
일반적으로, 디램(DRAM:Dynamic Random Access Memory)은 한 개의 트랜지스터와 한 개의 커패시터로 이루어진 셀을 다수 개 포함하는 휘발성 메모리 소자이다.
동기식 디램(Synchronous DRAM)은 멀티 뱅크 및 파이프 라인된 데이터 패스구조를 가지며 제어신호(/CAS, /RAS, /WE 등)에 따른 명령어(Command)에 의해 상태가 결정되고, 시스템 클록에 동기되어 동작함으로써 고속 동작을 구현한다.
이러한 동기식 DRAM은 리드(READ) 동작시 메모리 셀(Cell)에서 데이터 출력 제어 블록(Data Output Control Block)까지 리드 액세스 시간(tAA: Read Access Time)을 가지는데, DRAM은 카스 레이턴시를 이용하여 외부 클록에 데이터 출력을 동기시켜 출력한다.
한편, DRAM은 리드 명령 후 데이터를 카스 레이턴시(CL: CAS Latency)별 클록에 맞춰 출력시키기 위해 출력 인에이블 신호(OUTEN)를 생성한다. 출력 인에이블 신호 생성기는 도메인 크로싱(Domain Crossing) 동작, 즉 외부 클록에 동기되어 입력되는 리드 명령 신호를 지연 고정 루프 클럭(DLLCLK: Delay Lock Loop Clock)로 래치하여 출력 인에이블 신호(OUTEN)를 생성한다.
도 1은 종래 데이터 출력 제어 회로의 구성 블록도이다. 도 1을 참조하면, 리드 명령 신호(READ)는 내부 리드명령 생성부(10)를 통하여 tCMD 만큼 지연되어 내부리드 커맨드(RDCMD)로 출력된다. DLL 온 동작시, 지연고정루프(DLL: Delay Lock Loop, 20)은 클록(CLK)을 네거티브(Negative) 지연을 통해 DLLCLK를 생성하고, 지연부(30)는 DLLCLK의 위상을 반전 지연한 FDLLCLK을 생성하여 출력 인에이블 신호 생성부(40)로 출력한다. 따라서 출력 인에이블 신호 생성부(40)는 항상 하프 tCK 만큼의 마진을 가지면서 도메인 크로싱 동작을 수행할 수 있다.
한편 DLL 오프 동작시, DLL(20)은 클록(CLK)을 포지티브(Positive) 지연을 통해 DLLCLK를 생성하고, 지연부(30)는 DLLCLK의 위상을 반전지연한 FDLLCLK를 생성하여 출력 인에이블 신호 생성기(40)로 출력한다. 이때 출력 인에이블 신호 생성기(40)는 적절한 도메인 크로싱 마진을 확보하지 못해 도메인 크로싱 에러가 발생할 수 있다.
출력 인에이블 신호 생성기(40)의 도메인 크로싱 동작을 나타내는 타이밍도를 통하여 도메인 크로싱 에러가 발생할 수 있는 경우를 좀 더 자세하게 설명한다.
먼저 DLL이 온되어 동작하는 경우를 도 2와 도 3을 통하여 설명한다. 도 2는 도 1의 데이터 출력 제어 회로에서 저주파 클록이 입력되고 DLL이 온될때 도메인 크로싱 동작을 보여주는 타이밍도이고, 도 3은 도 1의 데이터 출력 제어 회로에서 고주파 클록이 입력되고 DLL이 온될때 도메인 크로싱 동작을 보여주는 타이밍도이다.
도 2와 도 3을 참조하면, DLL이 온되어 동작할 경우 고주파의 클록이 입력되도라도 저주파 클록이 입력될 때와 마찬가지로 정상적인 도메인 크로싱 동작이 일어남을 알 수 있다. 즉 출력 인에이블 신호 생성기(40)는 하프 tCK 만큼의 마진을 가지면서 RDCMD 신호를 FDLLCLK의 라이징 에지에서 래치할 수 있다. 이는 딜레이부(30)에서 RDCMD의 지연(tCMD)과 DLL(20)의 네가티브 지연을 보상하고, DLLCLK의 위상을 반전한 FDLLCLK를 생성하여 도메인 크로싱 동작의 마진을 확보하기 때문이다.
다음으로 DLL이 오프되어 동작하지 않는 경우를 도 4와 도 5를 통하여 설명한다. 도 4는 도 1의 데이터 출력 제어 회로에서 저주파 클록이 입력되고 DLL이 오프될때 도메인 크로싱 동작을 보여주는 타이밍도이고, 도 5는 도 1의 데이터 출력 제어 회로에서 고주파 클록이 입력되고 DLL이 오프될때 도메인 크로싱 동작을 보여주는 타이밍도이다.
도 4와 도 5를 참조하면, DLL이 오프되어 동작하지 않을 경우 저주파 클록이 입력될 때와는 달리 고주파 클록이 입력되는 경우 도메인 크로싱 에러가 발생할 수 있음을 알 수 있다. 즉 출력 인에이블 신호 생성기(40)는 고주파 클록이 입력될 때에는 저주파 클록이 입력될 때와는 달리, 적절한 도메인 크로싱 마진을 확보하지 못하여 도메인 크로싱 에러가 발생한다.
저주파 클록이 입력될 때에는 DLL(20)이 오프되어 포지티브 지연을 갖게되어도 도메인 크로싱을 행할 수 있는 펄스 폭의 마진이 충분하기 때문에 도메인 크로싱 에러가 발생하지 않는다. 그러나, 고주파 클록이 입력될 때에는 DLL(20)이 오프된 경우 클록은 포지티브 지연만 먹기 때문에 RDCMD의 지연(tCMD)을 보상할 수 없어 RDCMD와 FDLLCLK의 라이징 에지가 일치되는 크로스 포인트(Cross Point)가 발생하게 된다.
여기서 크로스 포인트란 RDCMD가 인에이블되는 시점과 FDLLCLK의 라이징 에지간에 타이밍 마진이 없어지는 지점을 말한다. 크로스 포인트가 발생하면 RDCMD를 FDLLCLK로 래치하는 과정에서 에러가 발생하고, 출력 인에이블 신호의 인에이블 타이밍이 부적절하게 되어 결국 데이터 페일(Fail)이 발생하게 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, DLL 오프 동작시 클록 주파수를 검출하여 도메인 크로싱에 사용되는 DLL 클록을 선택할 수 있도록 하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은, 제어신호(DLLOFF)에 응답하여 외부클록을 지연시켜 제1클록(DLLCLK)으로 출력하는 지연고정루프, 상기 제어신호에 응답하여 상기 외부클록의 주파수를 검출하여 검출신호(DET)로 출력하는 위상 검출 부, 상기 검출신호를 디코딩하여 선택신호로 출력하는 디코더부 및 상기 선택신호에 응답하여 상기 제1 클록을 지연시키거나 위상을 반전지연시켜 제2 클록(DLLCLKD)으로 출력하는 지연부를 포함한다.
여기서 상기 지연고정 루프는, 상기 제어신호가 인에이블되면 상기 외부클록을 포지티브 지연시켜 상기 제1 클록으로 출력하고, 상기 제어신호가 디스에이블되면 상기 외부클록을 네거티브 지연시켜 상기 제1 클록으로 출력하는 것이 바람직하다.
또한 상기 제어신호는 모드 레지스터 셋 명령에 의해 생성되고, 상기 모드 레지스터 셋 명령과 함께 입력되는 어드레스 비트에 의해 결정되는 것이 바람직하다.
또한 상기 위상 검출부는, 상기 외부클록의 에지를 지연시킨 에지지연신호의 레벨 상태를 상기 외부클록의 소정 주기 동안 판단한 결과를 상기 검출신호로 출력하고, 상기 제어신호가 인에이블될 때 동작하는 것이 바람직하다.
또한 상기 위상 검출부는, 상기 외부클록의 첫번째 라이징 에지에 동기되는 제1 에지신호와 상기 외부클록의 두번째 라이징 에지에 동기되는 제2 에지신호를 생성하는 에지신호 발생부, 상기 제1 에지신호를 지연시켜 적어도 하나의 에지지연신호를 생성하는 지연수단, 상기 제2 에지신호에 응답하여 상기 에지지연신호의 레벨 상태에 따른 상기 검출신호를 생성하는 에지지연신호 판정부, 상기 제어신호에 응답하여 상기 외부클록을 선택적으로 상기 에지신호 발생부로 전달하는 클록전달수단을 포함한다.
또한 상기 에지신호 발생부는, 상기 외부클록의 첫번째 에지에 동기되어 상태가 천이되는 제1 에지신호를 생성하는 제1 에지신호 발생부, 상기 제1 에지신호와 위상인 반전된 제1 에지신호에 응답하여 선택적으로 제1 에지신호를 전달을 단속하는 전달 게이트, 상기 전달 게이트로부터 전달받은 제1 에지신호를 래치시켜 출력하는 제1 래치, 상기 전달 게이트로부터 제1 에지신호를 입력받아, 상기 외부클록의 두번째 에지에 동기되어 상태가 천이되는 제2 에지신호를 생성하는 제2 에지신호 발생부 및 상기 제2 에지신호를 래치시켜 출력하는 제2 래치를 포함한다.
또한 상기 지연수단은 직렬로 연결된 복수의 단위 지연부를 포함하고, 상기 단위 지연부를 통하여 순차적으로 지연량이 증가하는 복수의 에지지연신호를 생성하는 것이 바람직하다.
또한 상기 에지지연신호 판정부는 상기 제2 에지신호가 "하이" 레벨 상태이면, 상기 에지지연신호의 레벨 상태에 따르는 검출신호를 출력하는 것이 바람직하다.
또한 상기 에지지연신호 판정부는 상기 제2 에지신호가 "하이" 레벨 상태에서 상기 복수의 에지지연신호 중 "로우" 레벨 상태의 에지지연신호가 많으면 상기 외부클록을 고주파로 판단하는 검출신호를 생성하는 것이 바람직하다.
또한 상기 에지지연신호 판정부는 상기 제2 에지신호가 "하이" 레벨 상태에서 상기 복수의 에지지연신호 중 "하이" 레벨 상태의 에지지연신호가 많으면 상기 외부클록을 저주파로 판단하는 검출신호를 생성하는 것이 바람직하다.
또한 상기 에지지연신호 판정부는, 상기 에지지연신호에 대응하는 지연신호 판정부를 포함하며, 상기 지연신호 판정부는 전원전압과 접지전압 사이에 직렬로 연결되는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함한다.
또한 상기 제1 PMOS 트랜지스터와 제2 NMOS 트랜지스터는 게이트에 상기 에지지연신호가 입력되고, 상기 제2 PMOS 트랜지스터는 게이트에 인버터에 의해 반전된 제2 에지신호가 입력되며, 상기 제1 NMOS 트랜지스터는 게이트에 상기 제2 에지신호가 입력되는 것이 바람직하다.
또한 디코더부는, 저주파로 판단되는 상기 검출신호를 디코딩한 신호를 입력받아 폴링 선택 신호를 출력하는 폴링 출력 게이트와 고주파로 판단되는 상기 검출신호를 디코딩한 신호를 입력받아 라이징 선택 신호를 인에이블 시켜 출력하는 라이징 출력 게이트를 포함한다.
또한 본 발명은 리드 명령을 지연시켜 내부 리드 커맨드로 출력하는 내부리드 커맨드 생성부, 상기 내부리드 커맨드를 상기 제2 클록의 라이징 에지로 래치시켜 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부를 더 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 6은 본 발명의 일실시예에 따른 데이터 출력 제어 회로의 구성 블록도이다. 도 6을 참조하면, 본 발명의 일실시예에 따른 데이터 출력 제어 회로는, 지연고정루프(100), 위상 검출부(200), 디코더부(300), 지연부(400), 내부커맨드 생성 부(500) 및 출력인에이블신호 생성부(600)를 포함한다.
상기 지연고정루프(100)는 데이터를 외부클록(CLK)에 동기시키기 위한 DLLCLK를 생성한다. 지연고정루프(100)는 온 상태에서 네거티브 지연을 먹은 외부 클록을 DLLCLK로 출력하고, 오프 상태에서 포지티브 지연을 먹은 외부클록(CLK)을 DLLCLK로 출력한다. 여기서, 네거티브 지연이란 내부회로를 통하여 데이터가 출력되기전까지의 지연을 고려한 지연을 의미하며, 포지티브 지연이란 내부회로를 통하여 자연적으로 발생하는 지연을 의미한다.
지연고정루프(100)는 EMRS(Mode Re 명령에 의해 생성되는 DLLOFF 신호에 의해 온 오프될 수 있다. DLLOFF 신호의 상태는 EMRS 명령과 함께 입력되는 어드레스 비트의 상태에 따라 결정되는 것이 바람직하다.
상기 위상 검출부(200)는 외부클록(CLK)의 한주기 동안, 외부클록(CLK)의 에지를 지연시킨 에지지연신호의 레벨 상태를 판단하여, 외부 클록(CLK)이 고주파 클록인지 여부를 검출한 검출신호 DET<0:2>를 출력한다. 위상 검출부(200)는 DLLOF 신호가 인에이블될 때, 즉 지연고정루프(100)가 오프되어 동작하지 않을 때 동작하는 것이 바람직하다.
여기서 고주파 클록란 도메인 크로싱 동작시, 즉 지연고정루프가 오프된 상태에서 포지티브 지연을 먹은 외부클록으로 내부 리드 커멘드를 래치할 때 도메인 크로싱 마진이 확보되지 않아 에러가 발생하는 주파수 클록보다 큰 주파수 클록을 말한다.
상기 디코더부(300)는 검출 신호 DET<0:n>을 디코딩하여 라이징 선택신 호(RDLL) 또는 폴링 선택신호(FDLL)을 인에이블 시켜 출력한다. 본 실시예에서 n은 2인 경우를 예시하여 설명한다.
상기 지연부(400)는 라이징 선택신호(RDLL) 또는 폴링 선택신호(FDLL)에 응답하여 DLLCLK를 지연시켜 출력하거나 DLLCLK의 위상을 반전지연하여 출력한다. 보다 구체적으로 지연부(400)는 지연고정루프(100) 오프시 라이징 선택신호(RDLL)가 인에이블되면, 포지티브 지연을 먹은 DLLCLK를 지연시켜 DLLCLKD로 출력하고, 폴링 선택신호(FDLL)가 인에이블되면, 포지티브 지연을 먹은 DLLCLK의 위상을 반전지연하여 DLLCLKD로 출력한다. 지연부(400)의 구성은 전달 게이트, 인버터, 지연수단 등을 이용하여 상술한 지연부(400)에 대한 기재로부터 당업자가 용이하게 구현할 수 있는 것이므로 상세한 설명은 생략한다.
상기 내부커맨드 생성부(500)는 입력되는 리드 명령(READ)을 tCMD 만큼 지연시켜 내부리드 커맨드(RDCMD)로 출력한다.
상기 출력인에이블신호 생성부(600)는 인에이블된 내부리드 커맨드(RDCMD)를 DLLCLKD의 라이징 에지로 래치시켜 출력 인에이블 신호(OUTEN)를 생성한다. 여기서 출력인에이블신호(OUTEN)는 데이터를 외부 클록(CLK)에 동기시켜 출력하기 위한 신호로 사용될 수 있다.
도 7은 도 6의 위상 검출기의 구성 블록도이다. 도 7을 참조하면, 위상 검출부(200)는 에지신호 발생부(210), 지연수단(220), 에지지연신호 판정부(230) 및 클록전달수단(240)을 포함한다.
상기 에지신호 발생부(210)는 외부클록(CLK)의 첫번째 라이징 에지에 동기되는 제1 에지신호(P0)와 외부클록(CLK)의 두번째 라이징 에지에 동기되는 제2 에지신호(P1)를 출력한다.
상기 지연수단(220)은 직렬로 연결된 복수의 단위 지연부를 통해 제1 에지신호(P0)를 지연시켜 순차적으로 지연량이 증가하는 복수의 에지지연신호(A, B, C)를 생성한다. 본 실시예에서 단위 지연부는 제1 지연부(222), 제2 지연부(224) 및 제3 지연부(226)인 경우를 예시하여 설명한다.
상기 에지지연신호 판정부(230)는 제2 에지신호(P1)에 응답하여 복수의 에지지연신호(A, B, C)의 레벨 상태에 따른 검출신호 DET<0:2>를 생성한다.
상기 클록전달수단(240)은 DLLOF 신호에 응답하여 외부클록(CLK)을 선택적으로 에지신호 발생부(210)로 입력한다.
도 8은 도 7의 에지신호 발생부의 예시 회로도이다. 도 8을 참조하면, 에지신호 발생부(210)는, 제1 에지신호 발생부(212), 전달 게이트(214), 제1 래치(213), 제2 에지신호 발생부(216) 및 제2 래치(217)를 포함한다.
상기 제1 에지신호 발생부(212)는 외부클록(CLK)의 첫번째 라이징 에지에 동기되어 "로우"로 천이되는 제1 에지신호(P0)를 생성한다. 보다 구체적으로 제1 에지신호 발생부(212)는 외부클록(CLK)을 입력받는 클록단자(C)와 인버터(INV)를 통해 반전된 출력신호를 피드백받는 데이터단자(D) 및 제1 에지신호(P0)를 출력하는 출력단자(Q)를 구비하는 D 플립플롭을 포함한다. 제1 에지신호 발생부(212)의 출력 단은 "하이" 상태로 초기화되는 것이 바람직하다.
상기 전달 게이트(214)는 제1 에지신호(P0)와 반전된 제1 에지신호(/P0)에 응답하여 선택적으로 제1 에지신호(P0)를 제2 에지신호 발생부(216)로 출력한다.
상기 제1 래치(213)는 전달 게이트(214)로부터 전달되는 제1 에지신호(P0)를 래치시켜 출력한다. 제1 래치(213)는 입력단과 출력단이 서로 연결되는 두개의 인버터를 포함하여 구성할 수 있다.
상기 제2 에지신호 발생부(216)는 제1 에지신호(P0)를 데이터 신호로 입력받아. 외부클록(CLK)의 두번째 라이징 에지에 동기되어 "로우"로 천이되는 제2 에지신호(P1)를 생성한다. 보다 구체적으로 제2 에지신호 발생부(216)는, 외부클록(CLK)을 입력받는 클록단자(C), 제1 에지신호(P0)를 입력받는 데이터 단자(D) 및 제2 에지신호(P1)를 출력하는 츨력단자(Q)를구비하는 D 플립플롭을 포함한다.
상기 제2 래치(217)는 제2 에지신호(P1)를 래치시켜 출력한다. 제2 래치(217)는 입력단과 출력단이 서로 연결되는 두개의 인버터를 포함하여 구성할 수 있다.
도 9는 도 7의 에지지연신호 판정부의 예시 회로도이다. 도 9를 참조하면, 에지지연신호 판정부(230)는, 지연신호 A 판정부(232), 지연신호 B 판정부(234) 및 지연신호 C 판정부(236)를 포함한다.
상기 지연신호 A 판정부(232)는 제2 에지신호(P1)가 "하이" 레벨 상태에서 에지지연신호 A의 레벨 상태를 검출하여 검출신호 DET<0>로 출력하는 구성을 가진 다.
보다 구체적으로, 지연신호 A 판정부(232)는, 전원전압과 접지전압 사이에 직렬로 연결되는 제1 PMOS 트랜지스터(P1), 제2 PMOS 트랜지스터(P2), 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)를 포함한다. 제1 PMOS 트랜지스터(P1)와 제2 NMOS 트랜지스터(N2)의 게이트에는 에지지연신호 A가 입력된다. 제2 PMOS 트랜지스터(P2)의 게이트에는 인버터(INV)에 의해 반전된 제2 에지신호(P1)가 입력되고, 제1 NMOS 트랜지스터(N1)의 게이트에는 제2 에지신호(P1)가 입력된다. 지연신호 A 판정부(232)는 검출신호 DET<0>를 래치하여 출력하는 래치(233)를 더 포함하는 것이 바람직하다.
이하 지연신호 A 판정부(232)의 동작을 설명한다. 먼저 제2 에지신호(P1)가 "하이" 레벨 상태에서 에지지연신호 A가 "로우"의 레벨 상태이면, 제1 PMOS 트랜지스터(P1), 제2 PMOS 트랜지스터(P2) 및 제1 NMOS 트랜지스터(N1)가 턴온되고, 제2 NMOS 트랜지스터(N2)는 턴오프된다. 따라서 제2 PMOS 트랜지스터(P2)는 "하이" 레벨의 신호를 출력하고, 래치(233)는 "하이" 레벨 신호의 위상을 반전하여 "로우" 레벨의 검출신호 DET<0>를 출력한다. 즉 제2 에지신호(P1)가 "하이" 레벨 상태에서 에지지연신호 A가 "로우" 레벨 상태이면 "로우" 레벨의 검출신호 DET<0>을 출력한다.
다음으로 제2 에지신호(P1)가 "하이" 레벨 상태에서 에지지연신호 A가 "하이"의 레벨 상태이면, 제1 PMOS 트랜지스터(P1)가 턴오프되는 반면, 제1 NMOS 트랜지스터(N1), 제2 NMOS 트랜지스터(N2)c가 턴온된다. 따라서 제1 NMOS 트랜지스 터(N1)는 "로우" 레벨의 신호를 출력하고, 래치(233)는 "로우" 레벨 신호의 위상을 반전하여 "하이" 레벨의 검출신호 DET<0>를 출력한다. 즉 제2 에지신호(P1)가 "하이" 레벨 상태에서 에지지연신호 A가 "하이" 레벨 상태이면 "하이" 레벨의 검출신호 DET<0>을 출력한다.
상기 지연신호 B 판정부(234)와 지연신호 C 판정부(236)는 지연신호 A 판정부(232)와 동일한 구성 및 동작을 통하여 검출신호 DET<1>과 DET<2>를 출력할 수 있다. 또한 본 실시예에서는 에지지연신호 판정부(230)가 3개의 지연신호 판정부(232, 234, 236)를 포함하는 경우를 예시하였지만, 이에 한정되지 아니하며 에지지연신호의 수에 따라 확장될 수 있다.
도 10은 도 7의 위상 검출부의 위상 검출 동작을 설명하기 위한 타이밍도이다. 도 10을 참조하여 먼저 위상 검출부(200)가 외부클록(CLK)을 저주파 클록으로 판정하는 과정을 설명한다. 에지신호 발생부(210)는 외부클록(CLK)의 첫번째 라이징 에지에 동기되어 "로우"로 천이되는 제1 에지신호(P0)를 생성한다. 지연수단(220)은 제1 에지신호(P0)를 단위 제1 지연부(222), 단위 제2 지연부(224) 및 단위제3 지연부(226)를 통하여 순차적으로 지연이 증가된 에지지연신호 A, 에지지연신호 B 및 에지지연신호 C를 생성한다. 에지지연신호 판정부(230)는 제2 에지신호(P0)가 "하이" 레벨 상태일때 에지지연신호 A, 에지지연신호 B 및 에지지연신호 C의 레벨상태를 판정하여 "로우", "로우" 및 "하이"에 해당하는 검출신호 DET<0:2>를 출력한다.
즉 외부클록(CLK)의 에지를 지연시킨 에지지연신호 A, B, C의 레벨 상태가 외부클록(CLK)의 한주기 동안 "로우","로우","하이"이면, 외부클록(CLK)을 펄스 폭이 큰 저주파 클록으로 판정할 수 있다.
다음으로 위상 검출부(200)가 외부클록(CLK)을 고주파 클록으로 판정하는 과정을 설명한다. 에지신호 발생부(210)와 지연수단(220)의 동작은 위상 검출부(200)가 외부클록(CLK)을 저주파로 판정하는 과정과 동일하므로 상세한 설명은 생략한다. 에지지연신호 판정부(230)는 제2 에지신호(P1)가 "하이" 레벨 상태일때 에지지연신호 A, 에지지연신호 B 및 에지지연신호 C의 레벨상태를 판정하여 "로우", "하이" 및 "하이"에 해당하는 검출신호 DET<0:2>를 출력한다.
즉 외부클록(CLK)의 에지를 지연시킨 에지지연신호 A, B, C의 레벨 상태가 외부클록(CLK)의 한주기 동안 "로우","하이","하이"이면, 외부클록(CLK)을 펄스 폭이 작은 고주파 클록으로 판정할 수 있다.
도 11은 도 6의 디코더부의 예시 회로도이다. 도 11을 참조하면, 디코더부(300)는, 각 레벨 상태의 검출신호 DET<0:n>를 낸드 연산하는 2n(n=2)개의 낸드 게이트(ND1 내지 ND8), 고주파 클록으로 판정되는 검출신호를 입력받아 낸드 연산하는 라이징 출력 게이트(RND) 및 저주파 클록으로 판정되는 검출신호를 입력받아 낸드 연산하는 폴링 출력 게이트(FND)를 포함한다.
여기서 각 레벨 상태의 검출신호 DET<0:2>는
DET<0>,DET<1>,DET<2>; DET<0>DET<1>DETB<2>, DET<0>DETB<1>DET<2>,
DET<0>DETB<1>DETB<2>, DETB<0>DET<1>DET<2>, DETB<0>DET<1>DETB<2>,
DETB<0>DETB<1>DET<2> 및 DETB<0>DETB<1>DETB<2>를 의미한다. 또한 저주파 클록으로 판정되는 검출신호 DET<0:2>과 고주파 클록으로 판정되는 검출신호<0:2>는 아래 표1과 같다.
DET<0> DET<1> DET<2> 판정
LOW LOW LOW 저주파
LOW LOW HIGH 저주파
LOW HIGH HIGH 고주파
HIGH HIGH HIGH 고주파
이하 디코더부(300)의 동작을 설명한다. 저주파로 판정되는 검출신호 중 하나가 인에이블되면, 폴링 출력 게이트(FND)는 폴링 선택 신호(FDLL)을 인에이블 시켜 출력한다. 고주파로 판정되는 검출신호 중 하나가 인에이블되면, 라이징 출력 게이트(RND)는 라이징 선택 신호(RDLL)을 인에이블 시켜 출력한다.
도 12는 도 6의 데이터 출력 제어 회로에서 저주파 클록이 입력되고 DLL이 오프될때 도메인 크로싱 동작을 보여주는 타이밍도이다. 상술한 바와 같이 지연부(400)는 인에이블된 폴링 선택 신호(FDLL)에 응답하여, 포지티브 지연을 먹은 DLLCLK의 위상을 반전하여 출력 인에이블 신호 생성부(600)로 출력한다.
저주파 외부 클록일 경우 펄스 폭이 크므로 출력 인에이블 신호 생성부(600)는 내부리드 커맨드(RDCMD)의 인에이블 시점과 일정 마진을 가진 DLLCLKD을 이용하여 내부리드 커맨드(RDCMD)를 래치하는 도메인 크로싱 동작을 수행할 수 있다.
도 13은 도 6의 데이터 출력 제어 회로에서 고주파 클록이 입력되고 DLLdl 오프될때 도메인 크로싱 동작을 보여주는 타이밍도이다. 상술한 바와 같이 지연부(600)는 인에이블된 라이징 선택 신호(RDLL)에 응답하여 포지티브 지연을 먹은 DLLCLK을 지연시켜 출력 인에이블 신호 생성부(600)로 출력한다.
종래 고주파 외부 클록이 입력되는 경우 펄스 폭이 작아, 출력 인에이블 신호 생성부가 내부리드 커맨드를 래치하는 도메인 크로싱 동작시 내부리드 커맨드의 인에이블 시점과 DLLCLK의 라이징 에지가 일치되는 크로스 포인트가 발생되었지만, 본 실시예에 따르는 경우 포지티브 지연을 먹은 주파수 상황에 따라 위상이 반전된DLLCLK을 출력 인에이블 신호 생성부(600)로 출력하기 때문에 도메인 크로싱 동작을 안정적으로 수행할 수 있는 마진을 확보할 수 있다.
즉 본 발명의 일실시예에 의하면, 고정지연루프가 오프되는 경우 저주파 외부클록이 입력되는 경우 뿐만아니라 고주파 외부클록이 입력되는 경우에도 안정적으로 도메인 크로싱 동작을 수행할 수 있으므로 반도체 메모리 장치의 동작 주파수 영역이 넓어지는 효과가 있다.
이상에서 설명한 바와 같이, 본 발명의 데이터 출력 제어 회로는 DLL 오프 동작시 클록 주파수를 검출하여 도메인 크로싱에 사용되는 DLL 클록을 선택할 수 있기 때문에, 저주파에서도 적절한 도메인 크로싱 마진을 확보하여 안정적으로 데이터를 출력할 수 있도록 하는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (17)

  1. 제어신호에 응답하여 외부클록을 지연시켜 제1클록을 출력하는 지연고정루프;
    상기 제어신호에 응답하여 상기 외부클록의 주파수를 검출하여 검출신호를 출력하는 위상 검출부;
    상기 검출신호를 디코딩하여 선택신호를 출력하는 디코더부;
    상기 선택신호에 응답하여 상기 제1 클록을 지연시키거나 위상을 반전지연시켜 제2 클록을 출력하는 지연부;
    를 포함하는 데이터 출력 제어 회로.
  2. 제 1 항에 있어서, 상기 지연고정 루프는,
    상기 제어신호가 인에이블되면 상기 외부클록을 포지티브 지연시켜 상기 제1 클록으로 출력하는
    데이터 출력 제어 회로.
  3. 제 2 항에 있어서, 상기 지연고정 루프는,
    상기 제어신호가 디스에이블되면 상기 외부클록을 네거티브 지연시켜 상기 제1 클록으로 출력하는
    데이터 출력 제어 회로.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 제어신호는,
    모드 레지스터 셋 명령과 어드레스 비트에 의해 결정되는
    데이터 출력 제어 회로.
  5. 제 1 항에 있어서, 상기 위상 검출부는,
    상기 외부클록의 에지를 지연시킨 에지지연신호의 레벨 상태를 상기 외부클록의 소정 주기 동안 판단한 결과를 상기 검출신호로 출력하는
    데이터 출력 제어 회로.
  6. 제 5항에 있어서, 상기 위상 검출부는,
    상기 제어신호가 인에이블될 때 동작하는
    데이터 출력 제어 회로.
  7. 제 6항에 있어서, 상기 위상 검출부는,
    상기 외부클록의 첫번째 라이징 에지에 동기되는 제1 에지신호와 상기 외부클록의 두번째 라이징 에지에 동기되는 제2 에지신호를 생성하는 에지신호 발생부,
    상기 제1 에지신호를 지연시켜 적어도 하나의 에지지연신호를 생성하는 지연수단,
    상기 제2 에지신호에 응답하여 상기 에지지연신호의 레벨 상태에 따른 상기 검출신호를 생성하는 에지지연신호 판정부 및
    상기 제어신호에 응답하여 상기 외부클록을 선택적으로 상기 에지신호 발생부로 전달하는 클록전달수단을 포함하는
    데이터 출력 제어 회로.
  8. 제 7 항에 있어서, 상기 에지신호 발생부는,
    상기 외부클록의 첫번째 에지에 동기되어 상태가 천이되는 제1 에지신호를 생성하는 제1 에지신호 발생부,
    상기 제1 에지신호와 위상인 반전된 제1 에지신호에 응답하여 선택적으로 제1 에지신호를 전달을 단속하는 전달 게이트,
    상기 전달 게이트로부터 전달받은 제1 에지신호를 래치시켜 출력하는 제1 래치,
    상기 전달 게이트로부터 제1 에지신호를 입력받아, 상기 외부클록의 두번째 에지에 동기되어 상태가 천이되는 제2 에지신호를 생성하는 제2 에지신호 발생부 및
    상기 제2 에지신호를 래치시켜 출력하는 제2 래치를 포함하는
    데이터 출력 제어 회로.
  9. 제 7 항에 있어서, 상기 지연수단은,
    직렬로 연결된 복수의 단위 지연부를 포함하는
    데이터 출력 제어 회로.
  10. 제 9 항에 있어서, 상기 지연수단은,
    상기 단위 지연부를 통하여 순차적으로 지연량이 증가하는 복수의 에지지연신호를 생성하는
    데이터 출력 제어 회로.
  11. 제 10 항에 있어서, 상기 에지지연신호 판정부는,
    상기 제2 에지신호에 의해, 상기 에지지연신호의 레벨 상태에 따르는 검출신호를 출력하는
    데이터 출력 제어 회로.
  12. 제 11 항에 있어서, 상기 에지지연신호 판정부는,
    상기 제2 에지신호가 "하이" 레벨 상태에서 상기 복수의 에지지연신호 중 "로우" 레벨 상태의 에지지연신호가 많으면 상기 외부클록을 저주파로 판단하는 검출신호를 생성하는
    데이터 출력 제어 회로.
  13. 제 12 항에 있어서, 상기 에지지연신호 판정부는,
    상기 제2 에지신호가 "하이" 레벨 상태에서 상기 복수의 에지지연신호 중 "하이" 레벨 상태의 에지지연신호가 많으면 상기 외부클록을 고주파로 판단하는 검출신호를 생성하는
    데이터 출력 제어 회로.
  14. 제 11 항에 있어서, 상기 에지지연신호 판정부는,
    상기 에지지연신호에 대응하는 지연신호 판정부를 포함하며, 상기 지연신호 판정부는 전원전압과 접지전압 사이에 직렬로 연결되는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하는
    데이터 출력 제어 회로.
  15. 제 14 항에 있어서, 상기 제1 PMOS 트랜지스터와 제2 NMOS 트랜지스터는,
    게이트에 상기 에지지연신호가 입력되고, 상기 제2 PMOS 트랜지스터는 게이트에 인버터에 의해 반전된 제2 에지신호가 입력되며, 상기 제1 NMOS 트랜지스터는 게이트에 상기 제2 에지신호가 입력되는
    데이터 출력 제어 회로.
  16. 제 13 항 또는 제 14 항에 있어서, 디코더부는,
    저주파로 판단되는 상기 검출신호를 디코딩한 신호를 입력받아 폴링 선택 신호를 출력하는 폴링 출력 게이트와 고주파로 판단되는 상기 검출신호를 디코딩한 신호를 입력받아 라이징 선택 신호를 인에이블 시켜 출력하는 라이징 출력 게이트를 포함하는
    데이터 출력 제어 회로.
  17. 제 1 항에 있어서,
    리드 명령을 지연시켜 내부리드 커맨드로 출력하는 내부 커맨드생성부 및
    상기 내부 리드 커맨드를 상기 제2 클록의 라이징 에지로 래치시켜 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부
    를 더 포함하는 데이터 출력 제어 회로.
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