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KR100796724B1 - 커패시터 및 이의 제조 방법 - Google Patents

커패시터 및 이의 제조 방법 Download PDF

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KR100796724B1
KR100796724B1 KR1020060085177A KR20060085177A KR100796724B1 KR 100796724 B1 KR100796724 B1 KR 100796724B1 KR 1020060085177 A KR1020060085177 A KR 1020060085177A KR 20060085177 A KR20060085177 A KR 20060085177A KR 100796724 B1 KR100796724 B1 KR 100796724B1
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KR
South Korea
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film
layer
upper electrode
silicon germanium
forming
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KR1020060085177A
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이우성
박홍범
신현진
서종범
Original Assignee
삼성전자주식회사
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Abstract

전기적 특성이 우수한 커패시터 및 이의 제조방법이 개시되어 있다. 상기 커패시터는 하부 전극, 유전막, 상부 전극, 베리어막 및 캡핑막을 포함한다. 상기 하부전극은 실린더 타입을 갖고, 상기 유전막은 상기 하부 전극 상에 형성되고, 실질적으로 균일한 두께를 갖는다. 상기 상부 전극은 상기 유전막 상에 형성되고, 실질적으로 균일한 두께를 갖는다. 상기 캡핑막은 상기 상부 전극 상에 형성되고, p형 불순물이 도핑된 실리콘 게르마늄막을 포함한다. 상기 베리어막은 상기 상부 전극과 캡핑막 사이에 개재되고, 상기 p형 불순물이 상기 유전막 내로 침투되는 것을 방지한다.

Description

커패시터 및 이의 제조 방법{CAPACITOR AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시예 1에 따른 커패시터를 나타내는 단면도이다.
도 2는 도 1에 도시된 커패시터의 제조방법을 나타내는 공정순서도이다.
도 3은 본 발명의 실시예 2에 따른 커패시터를 나타내는 단면도이다.
도 4는 도 3에 도시된 커패시터의 제조방법을 나타내는 공정순서도이다.
도 5 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 13은 실시예 1, 2 및 비교예에 따른 커패시터의 유전막들 내에 함유된 보론의 농도를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 기판 205 : 소자 분리막
225 : 게이트 스페이서 230 : 게이트 구조물
235 : 제1 콘택 영역 240 : 제2 콘택 영역
245 : 제1 층간 절연막 250 : 제1 패드
255 : 제2 패드 260 : 제2 층간 절연막
265 : 제3 층간 절연막 270 : 비트 라인
280 : 제3 패드 305 : 식각방지막
312 : 개구 310 : 몰드막 패턴
315 : 도전막 320 : 하부 전극
330 : 버퍼막 패턴 340 : 유전막
350 : 상부 전극 355 : 베리어막
360 : 캡핑막
본 발명은 커패시터 및 이의 제조방법에 관한 것으로서 보다 상세하게는 캡핑막인 p형 도프트 실리콘 게르마늄을 포함하는 커패시터 및 이의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자들 중에서 디램 장치는 단위 셀로서 하나의 엑세스 트랜지스터(access transistor)와 하나의 축적 커패시터(storage capacitor)를 포함한다. 그리고, 상기 커패시터는 집적도의 증가를 요구하는 최근의 반도체 소자에 부응하기 위하여 그 크기를 더욱 감소시키고 있다. 그러므로, 축소된 크기에서도 높은 축적 용량을 갖는 커패시터를 제조하는 것이 상기 반도체 장치의 제조에서 보다 중요한 문제로 부각되고 있다.
널리 알려진 바와 같이, 상기 커패시터의 축적 용량은 하기 수학식과 같이 나타낼 수 있다.
[수학식 1]
Figure 112006064125211-pat00001
(상기
Figure 112006064125211-pat00002
및
Figure 112006064125211-pat00003
각각은 진공 중에서의 유전율 및 유전막의 유전율을 의미하고, 상기 A는 하부 전극의 유효 면적을 나타내고, 상기 d는 유전막의 두께를 의미한다.)
상기 수학식을 참조하면, 상기 반도체 커패시터의 축적 용량을 향상시키기 위한 방법으로서는 하부 전극의 유효 면적 증가, 유전막의 두께 감소, 유전막으로서 고유전율 물질의 사용 등을 고려할 수 있다. 특히, 상기 하부 전극의 유효 면적을 증가시키기 위한 일환으로서 최근에는 상기 커패시터의 하부 전극을 폭에 비해 매우 높은 높이를 갖는 실린더 타입으로 형성하고 있다.
상기 실린더 타입의 하부 전극을 갖는 커패시터를 제조하는 방법에 대한 예들은 미국특허 2004-259308호에 개시되어 있다.
상기 종래의 방법에 따라 제조한 반도체 커패시터의 하부전극의 제조 방법을 설명하면, 반도체 기판 상에 폭에 비해 높은 높이의 종횡비를 가지면서 서로 인접하게 배치되며, 노드가 분리된 실린더 타입의 하부 전극을 형성한다. 특히, 상기 반도체 기판 상에는 콘택 패드를 포함하는 층간 절연막이 형성되어 있고, 상기 실린더 타입의 하부 전극은 상기 콘택 패드와 연결된다. 이어서, 하부전극의 표면상에 실질적으로 균일한 두께를 갖는 유전막을 형성한 후 상기 유전막 상에 금속막과 보론 또는 인이 도핑된 실리콘 게르마늄막을 형성한다. 그 결과 커패시터가 완성된 다.
상기 커패시터의 상기 실리콘 게르마늄막은 금속막 상에 실리콘 게르마늄물질을 증착하는 단계에서 결정화되어 형성되기 때문에 후속 열처리 공정이 요구되지 않는다. 이로 인해, 상기 유전막 및 커패시터에 열적 스트레스를 감소시켜 유전막의 신뢰성을 향상시킬 수 있다. 또한, 상기 실리콘 게르마늄막에 도핑된 불순물로 보론을 사용할 경우 실리콘 게르마늄막은 반도체 소자의 패턴간의 노이즈를 감소시켜 반도체 소자의 리프레쉬 특성을 향상시킬 수 있다. 그러나, 상기 실리콘 게르마늄막에 포함된 보론은 확산력이 높아 후속 공정의 열적 버짓에 따라 유전막 내로 침투될 수 있다. 상기 유전막 내로 침투된 보론은 유전막 내에서 전하 트랩 사이트로 작용하여 누설전류를 증가시키고, 유전막의 신뢰성 열화를 초래한다.
상술한 문제점을 해결하기 위한 본 발명의 제1 목적은 p형 도프트 실리콘 게르마늄막을 포함하는 커패시터의 제조시 유전막 내로 p형 불순물이 침투되지 않는 베리어막을 포함하는 커패시터를 제공하는데 있다.
본 발명의 제2 목적은 유전막 내로 p형 불순물이 침투되지 않는 구조의 커패시터의 제조방법을 제공하는데 있다.
상술한 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 커패시터는 하부 전극, 유전막, 상부 전극, 베리어막 및 캡핑막을 포함한다. 상기 하부전극은 실린더 타입을 갖는다. 상기 유전막은 상기 하부 전극 상에 형성되고, 실질적으로 균일한 두께를 갖는다. 상기 상부 전극은 상기 유전막 상에 형성되고, 실질적으로 균일한 두께를 갖는다. 상기 캡핑막은 상기 상부 전극 상에 형성되고, p형 불순물이 도핑된 실리콘 게르마늄막을 포함한다. 상기 베리어막은 상기 상부 전극과 캡핑막 사이에 개재되고, 상기 p형 불순물이 상기 유전막 내로 침투되는 것을 방지한다.
상기 커패시터의 일 예로서, 상기 베리어막은 약 30 내지 80Å의 두께를 갖는 질화막인 것이 바람직하고, 상기 캡핑막은 시드막을 더 포함할 수 있다. 상기 시드막의 예로서는 실리콘막, 실리콘 게르마늄막, 이들의 복합막을 들 수 있다. 특히, 상기 하부 전극 및 상부 전극은 티타늄 질화물을 포함하는 것이 바람직하고, 상기 P형 불순물은 보론을 포함하는 것이 바람직하다.
상술한 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 커패시터의 제조 방법에 있어서, 기판 상에 하부 전극을 형성한다. 상기 하부전극 상에 실질적으로 균일한 두께를 갖는 유전막을 형성한다. 상기 유전막 상에 실질적으로 균일한 두께를 갖는 상부 전극을 형성한다. 상기 상부 전극 상에 이후 공정에서 p형 불순물이 상기 유전막 내로 침투되는 것을 방지하기 위한 베리어막을 형성한다. 상기 베리어막 상에 상기 p형 불순물이 도핑된 실리콘 게르마늄막을 포함하는 캡핑막을 형성한다. 그 결과 p형 불순물이 유전막 내로 침투되지 않는 커패시터가 완성된다.
또한, 상술한 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 커패시터의 제조 방법에 있어서, 도전성 구조물을 포함하는 기판을 마련한다. 상기 기판 상에 도전성 구조물의 표면을 노출시키는 개구를 갖는 몰드막 패턴을 형성한다. 상기 개구 및 몰드막 패턴 상에 실질적으로 균일한 두께를 갖는 도전막을 형성한다. 상기 도전막이 형성된 개구를 매몰하면서 상기 도전막을 덮는 버퍼막을 형성한다. 상기 버퍼막을 상기 몰드막 패턴 상의 도전막이 노출될 때까지 부분적으로 제거하여 버퍼막 패턴을 형성한다. 상기 버퍼막 패턴을 식각마스크로 사용하여 상기 몰드막 패턴 상의 도전막을 제거함으로써 하부 전극을 형성한다. 상기 몰드막 패턴 및 버퍼막 패턴을 제거하여 기판 상에 노출된 하부전극을 형성한다. 상기 기판의 노출된 하부 전극의 표면에 실질적으로 균일한 두께를 갖는 유전막을 형성한다. 상기 유전막 상에 실질적으로 균일한 두께를 갖는 상부 전극을 형성한다. 상기 상부 전극 상에 이후 공정에서 p형 불순물이 상기 유전막 내로 침투되는 것을 방지하기 위한 베리어막을 형성한다. 상기 베리어막 상에 상기 p형 불순물이 도핑된 실리콘 게르마늄막을 포함하는 캡핑막을 형성한다. 그 결과 그 결과 p형 불순물이 유전막 내로 침투되지 않는 커패시터가 완성된다.
상기 커패시터의 제조 방법의 일 예로서, 상기 베리어막은 N2, NO, N2O 및 NH3 가스로 이루어진 군으로부터 선택된 적어도 하나의 가스가 제공되는 분위기에서 상기 상부 전극을 800 내지 1100℃로 열 처리하여 형성할 수 있다. 다른 예로, 상기 베리어막은 N2, NO, N2O 및 NH3 가스로 이루어진 군으로부터 선택된 적어도 하나의 가스를 플라즈마 상태로 형성한 후 상기 플라즈마를 이용하여 상기 상부 전극의 표면을 플라즈마 질화 처리하여 형성할 수 있다.
또한, 상기 커패시터의 제조 방법의 일 예로서, 상기 캡핑막은 실리콘막을 더 포함하며 상기 캐핑막은 상기 실리콘막과 상기 p형 불순물이 도핑된 실리콘 게르마늄막을 인-시튜로 형성할 수 있다. 다른 예로서, 상기 캡핑막은 실리콘 게르마늄막을 더 포함하며, 상기 캐핑막은 상기 실리콘 게르마늄막과 상기 p형 불순물이 도핑된 실리콘 게르마늄막을 인-시튜로 형성할 수 있다. 또 다른 예로서, 상기 캡핑막은 실리콘막 및 실리콘 게르마늄막을 더 포함하고, 상기 캡핑막은 상기 실리콘막, 실리콘 게르마늄막 및 p형 불순물이 도핑된 실리콘 게르마늄막을 인-시튜로 형성할 수 있다.
본 발명에 따르면, 상부 전극 상에 질화물을 포함하는 베리어막을 형성한 후 p형 도프트 실리콘 게르마늄막을 형성할 경우 상기 실리콘 게르마늄막에 포함된 p형 불순물이 후속 열처리 공정에서 유전막으로 침투되는 것을 방지된다. 이로 인해, 유전막 내에는 전하 트랩사이트가 존재하지 않아 상기 유전막은 신뢰성 저하가 발생되지 않는다. 그 결과 누설전류의 발생이 최소화되고, 전기적 특성의 열화가 발생하지 않는 커패시터를 형성할 수 있다.
이하, 본 발명에 따른 바람직한 실시예들에 따른 커패시터 및 이의 제조 방법에 첨부된 도면을 참조하여 상세히 설명한다. 하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막 ), 영역 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", ""제2" 및/또는 "제3"은 각 층(막), 영역, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
커패시터 및 이의 제조방법 1
도 1은 본 발명의 실시예 1에 따른 커패시터를 나타내는 단면도이고, 도 2는 도 1에 도시된 커패시터의 제조방법을 나타내는 공정순서도이다.
도 1을 참조하면, 커패시터는 하부 전극(110), 유전막(120), 상부 전극(130), 베리어막(140) 및 p형 도프트 실리콘 게르마늄막을 포함하는 캡핑막(150)이 적층된 구조를 갖는다.
도 1 및 도 2를 참조하면, 상기 하부 전극(110)을 기판(100) 상에 도전성 물질을 증착하여 형성한다(단계 S110).
상기 도전성 물질의 예로서는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W) 또는 텅스텐 질화물(WN)등을 들 수 있다. 본 실시 예서는 티타늄 질화물로 이루어진 하부 전극(110)을 형성한다. 또한, 상기 하부 전극은 실린더 형상을 갖는 것이 바람직하다.
이어서, 상기 유전막을 하부 전극(110)의 표면상에 형성된다(단계 S120).
상기 유전막은 상기 하부 전극 표면상에서 실질적으로 균일한 두께를 갖도록 형성된다. 상기 유전막(120)은 산화물-질화물, 산화물-질화물-산화물, 금속 산화물 등을 포함한다. 상기 금속 산화물의 예로서는 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO 등을 들 수 있다. 본 실시예서는 등가 산화막 두께를 충분히 낮추면서도 양호한 누설 전류 특성을 갖는 금속 산화물로 이루어진 유전막(120)을 형성한다.
이어서, 상부 전극(130)을 상기 유전막(120)상에 형성한다(단계 S130).
상기 상부 전극(130)은 상기 유전막 상에 도전성 물질을 증착하여 실질적으로 균일한 두께를 갖도록 형성된다. 일 예로서, 상기 유전막은 약 100 내지 300Å의 두께를 갖도록 형성된다. 상기 상부 전극(130)은 상기 하부 전극(110)을 형성하는데 적용되는 도전성 물질로 형성된다. 본 실시예서는 상부 전극(130)은 약 700℃의 온도에서 화학기상증착 공정을 수행하여 형성되며, 티타늄 질화물을 포함한다.
이어서, 상기 베리어막(140)을 상기 상부 전극(130)상에 형성한다(단계 S140).
상기 베리어막(140)은 이후 공정에서 형성되는 실리콘 게르마늄막에 포함된 p형 불순물이 상기 상부전극을 통과하여 상기 유전막(120) 내로 침투되는 것을 방지하는 역할을 한다. 상기 베리어막(140)은 질화물을 포함한다. 상기 베리어막(140)은 상기 상부 전극의 표면을 열 질화처리 또는 플라즈마 질화처리 공정을 수행하여 형성될 수 있다. 따라서, 상기 베리어막은 그 막질이 치밀한 특성을 갖는다.
일 예로서, 열 질화처리는 N2, NO, N2O 및 NH3 가스로 이루어진 군으로부터 선택된 적어도 하나의 가스가 제공되는 분위기에서 상기 상부 전극의 표면을 800 내지 1100℃로 열 처리하는 공정이다. 다른 예로서, 상기 플라즈마 질화처리는 N2, NO, N2O 및 NH3 가스로 이루어진 군으로부터 선택된 적어도 하나의 가스를 플라즈마 상태로 형성한 후 상기 플라즈마를 이용하여 상기 상부 전극의 표면을 플라즈마 질화 처리하는 공정이다.
이어서, p형 도프트 실리콘 게르마늄막을 포함하는 캡핑막(150)을 상기 베리어막(140) 상에 형성한다(단계 S150).
상기 p형 도프트 실리콘 게르마늄막(150)은 실리콘 소스가스, 게르마늄 소스가스 및 p형 불순물을 이용한 저압 화학기상증착 공정을 수행하여 형성된다. 상기 실리콘 소스 가스의 예로서는 테트라클로로실란라이드(Tetrachlorosilane; SiCl4), 실란(SiH4), 디클로로실란(SiH2Cl2), 트리클로로실란(trichlorosilane;SiHCl3)가스 등을 들 수 있다. 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다. 또한, 상 기 실리콘 게르마늄 소스가스의 예로서는 GeH4(Germane), GeF4(Germanium tetrafluoride)가스등을 들 수 있다. 상기 p형 불순물은 BCl3(Boron trichloride), B2H6(Boron hydride)가스 등에 포함된 보론이다. 즉 상기 p형 도프트 실리콘 게르마늄막은 보론 도프트 실리콘 게르마늄막으로 보론 이온을 약 1X1020 내지 8X1020ion/cm3을 함유한다.
상술한 방법으로 형성된 커패시터는 상기 베리어막(140)을 포함하고 있어 상기 캡핑막(150)에 포함된 보론이 유전막(120)내로 침투되는 것을 방지할 수 있다. 따라서, 상기 커패시터는 누설전류의 발생이 최소화되는 동시에 신뢰성이 향상된다.
커패시터 및 이의 제조방법 2
도 3은 본 발명의 실시예 2에 따른 커패시터를 나타내는 단면도이고, 도 4는 도 3에 도시된 커패시터의 제조방법을 나타내는 공정순서도이다. 도 3에서 상기 제1 실시예서와 동일한 요소에 대해서는 도 1에서와 동일한 참조 번호를 부여하고, 중복되는 설명은 생략한다.
도 3 및 도 4를 참조하면, 커패시터는 하부 전극(110), 유전막(120), 상부 전극(130), 베리어막(140) 및 시드막(144)과 p형 도프트 실리콘 게르마늄막(148)으로 이루어진 캡핑막(150)을 포함하는 구조를 갖는다.
상기 하부 전극(110)을 기판 상에 티타늄 질화물을 증착하여 형성한다(단계 S210). 상기 하부 전극(110)은 실린더 형상을 갖고, 실질적으로 균일한 두께를 갖는다.
이어서, 상기 유전막(120)을 상기 하부 전극(110)의 표면상에 실질적으로 균일한 두께를 갖도록 형성한다(단계 S220). 본 실시예의 유전막(120)은 제1산화막/질화막/제2산화막이 적층된 구조를 갖는 것이 바람직하다.
이어서, 상부 전극(130)을 상기 유전막(120)의 표면상에 실질적으로 균일한 두께를 갖도록 형성한다(단계 S230). 상기 상부 전극은 상기 하부 전극과 동일한 물질인 타타늄 질화물을 증착하여 형성된다.
이어서, 상기 베리어막(140)을 상기 상부 전극(130)상에 형성한다(단계 S240).
상기 베리어막(140)은 이후 공정에서 형성되는 캡핑막에 포함된 p형 불순물이 상기 유전막(120) 내로 침투되는 것을 방지하는 역할을 한다. 상기 베리어막(140)은 질화물을 포함하는 질화막이다. 상기 베리어막은 상기 전극의 표면을 열 질화처리 또는 플라즈마 질화처리 공정을 수행하여 형성할 수 있다. 본 실시예서는 상기 베리어막은 열 질화처리 공정을 수행하여 형성된다.
이를 구체적으로 설명하면, 먼저 상부 전극이 형성된 기판을 공정챔버(미도시) 내에 위치시킨다. 이어서, 질소를 포함하는 질화가스를 공정챔버 내로 제공하여 상기 질화가스를 열분해 시킨다. 상기 질소를 포함하는 질화가스는 예컨대 N2, NO, N2O, NH3 등을 들 수 있다. 이어서, 상기 공정챔버 내에서 열 분해되어 형성된 질소 원자를 이용하여 상기 상부 전극의 표면을 질화 처리한다. 그 결과 상부 전극(130)의 표면에는 질화물을 포함하는 질화막이 형성된다. 상기 질화막은 베리어막(140)이다.
이어서, 상기 베리어막(140) 상에 시드막(144)을 형성한다(단계 S250).
구체적으로 상기 베리어막(140)상에 시드막으로 사용되는 실리콘 게르마늄막(144)을 형성한다. 상기 실리콘 게르마늄막(144)은 실리콘 소스가스 및 게르마늄 소스가스를 이용한 저압 화학기상증착 공정을 수행하여 형성한다. 상기 실리콘 소스가스 및 게르마늄 소스가스에 대한 구체적인 설명은 상기 실시예 1에서 상세히 설명하였기 때문에 생략한다. 상기 시드막인 실리콘 게르마늄막은 이후 상기 보론 도프트 실리콘 게르마늄막을 형성할 경우 상기 보론 도프트 실리콘 게르마늄막을 구성하는 입자의 조대 성장을 방지한다.
이어서, 시드막(144) 상에 p형 불순물이 도핑된 실리콘 게르마늄막(148)을 형성한다(단계 260). 상기 p형 불순물이 도핑된 실리콘 게르마늄막(148)은 실리콘 소스가스, 게르마늄 소스가스 및 p형 불순물을 이용한 저압 화학기상증착 공정을 수행하여 형성한다. 상기 p형 불순물은 BCl3, B2H6 가스등을 등을 들 수 있다. 즉 상기 p형 불순물이 도핑된 실리콘 게르마늄막은 보론 도프트 실리콘 게르마늄막으로 보론이온을 약 1X1020 내지 8X1020ion/cm3을 포함하는 것을 특징으로 한다. 그 결과 베리어막(140)상에 시드막인 실리콘 게르마늄막(144)과 p형 불순물이 도핑된 실 리콘 게르마늄막(148)이 적층된 구조를 갖는 캡핑막(150)을 형성된다.
상술한 방법으로 형성된 커패시터는 시드막 및 베리어막을 포함하고 있어 상기 p형 불순물이 도핑된 실리콘 게르마늄막(148)의 조대 성장을 방지할 수 있을 뿐만 아니라 p형 불순물이 도핑된 실리콘 게르마늄막(148)에 포함된 p형 불순물이 상기 유전막 내부로 침투되는 것이 방지된다.
반도체 소자의 제조방법
도 5 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 5를 참조하면, 셸로우 트렌치 소자 분리(STI) 공정을 수행하여 반도체 기판(200) 상에 소자 분리막(205)을 형성하여 기판(200)을 액티브 영역 및 필드 영역으로 구분한다.
이어서, 열 산화법, 화학기상증착 공정 또는 원자층적층 공정으로 소자 분리막(205)이 형성된 기판(200) 상에 게이트 절연막을 형성한다. 여기서, 상기 게이트 절연막은 실리콘 산화막(SiO2)일 수 도 있고, 상기 실리콘 산화막 보다 높은 유전율을 갖는 물질로 이루어진 박막일 수 도 있다.
상기 게이트 절연막으로 사용되는 박막을 형성하기 위한 물질로는 예컨대 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO등을 예를 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 게이트 절연막 상에 제1 도전막 및 게이트 마스크를 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전극으로 패터닝 된다. 한편, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드를 포함할 수 있다.
상기 게이트 마스크는 후속하여 형성되는 제1 층간절연막(미도시)에 대하여 높은 식각 선택비를 갖는 물질로 형성된다. 예를 들면, 제1 층간절연막(245)이 실리콘 산화물과 같은 산화물로 이루어질 경우에는, 상기 게이트 마스크층은 실리콘 질화물로 이루어진다.
이어서, 상기 게이트 마스크를 식각마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝한다. 이에 따라, 기판(200) 상에는 각기 게이트 절연막 패턴, 게이트 전극 및 게이트 마스크를 포함하는 게이트 구조물(230)들로 형성된다.
이어서, 게이트 구조물(230)들이 형성된 기판(200) 상에 실리콘 질화막을 형성한 후, 이를 이방성 식각하여 각 게이트 구조물(230)들의 양 측벽에 게이트 스페이서(225)를 형성한다.
게이트 스페이서(225)가 형성된 게이트 구조물(230)들을 이온 주입 마스크로 이용하여 게이트 구조물(230)들 사이에 노출되는 기판(200)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써 기판(200)에 소오스/드레인 영역에 해당되는 제1 콘택 영역(235) 및 제2 콘택 영역(240)을 형성한다.
제1 및 제2 콘택 영역(235, 240)은 커패시터를 위한 제1 패드(250)와 비트 라인을 위한 제2 패드(250)가 각기 접촉되는 커패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 예를 들면, 제1 콘택 영역(235)은 제1 패드(250)가 접촉되는 커패시터 콘택 영역에 해당되며, 제2 콘택 영역(240)은 제2 패드(255)가 접속되는 비트라인 콘택 영역에 해당된다. 이에 따라, 기판(200) 상에는 각기 게이트 구조물(230), 게이트 스페이서(225) 및 콘택 영역들(235, 240)을 포함하는 트랜지스터들이 형성된다.
게이트 구조물(230)들을 덮으면서 기판(200)의 전면에 산화물로 이루어진 제1 층간절연막(245)을 형성한다. 제1 층간절연막(245)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정을 수행하여 형성한다.
이어서, 화학기계적연마 공정을 수행하여 제1 층간절연막(245)의 상부를 제거함으로써, 제1 층간절연막(245)의 상면을 평탄화한다. 일 실시예에 있어서, 제1 층간절연막(245)은 게이트 마스크(220)의 상면으로부터 소정의 높이를 갖도록 형성된다.
이어서, 평탄화 공정이 수행된 제1 층간절연막(245) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간절연막(245)을 부분적으로 이방성 식각함으로써, 제1 층간절연막(245)을 관통하여 제1 및 제2 콘택 영역(235, 240)을 노출시키는 제1 콘택홀들(도시되지 않음)을 형성한다. 상기 제1 콘택홀들은 게이트 구조물(230)들에 대하여 자기 정렬(self-alignment)되면서 제1 및 제2 콘택 영역(235, 240)을 노출시킨다.
상기 제1 콘택홀들 가운데 일부는 커패시터 콘택 영역인 제1 콘택 영역(235)을 노출시키며, 상기 제1 콘택홀들 중 다른 부분은 비트라인 콘택 영역인 제2 콘택 영역(240)을 노출시킨다.
이후, 상기 제2 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 통하여 제거한 후, 상기 제1 콘택홀들을 매몰하면서 제1 층간절연막(245)을 덮는 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성할 수 있다.
이어서, 제1 층간절연막(245)의 상면이 노출될 때까지 화학 기계적 연마 공정 또는 에치백 공정을 수행함으로써 상기 제1 콘택홀들 내에 구비되는 자기 정렬 콘택(SAC) 패드인 제1 패드(250)와 제2 패드(255)를 형성한다. 제1 패드(250)는 커패시터 콘택 영역인 제1 콘택 영역(235)에 형성되고, 제2 패드(255)는 비트 라인 콘택 영역인 제2 콘택 영역(240)에 형성된다. 이에 따라, 제1 패드(250)는 커패시터 콘택 영역에 전기적으로 접촉되며, 제2 패드(255)는 비트 라인 콘택 영역에 전기적으로 접촉된다.
이어서, 제1 및 제2 패드(250, 255)를 포함하는 제1 층간절연막(245) 상에 제2 층간절연막(260)을 형성한다. 제2 층간절연막(260)은 후속하여 형성되는 비트 라인(미도시)과 제1 패드(250)를 전기적으로 절연시키는 역할을 한다. 제2 층간절연막(260)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 을 수행하여 형성할 수 있다.
상기 실시예에 있어서, 제1 및 제2 층간절연막(245, 260)은 전술한 산화물 가운데 동일한 물질을 사용하여 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 제1 및 제2 층간절연막(245, 260)은 상기 산화물 중에서 서로 다른 물질을 사용하여 형성할 수 있다.
이어서, 화학기계적 연마공정을 수행하여 제2 층간절연막(260)의 상부를 평탄화한다. 이어서, 평탄화된 제2 층간절연막(260) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간절연막(260)을 부분적으로 식각함으로써, 제2 층간절연막(260)에 제1 층간절연막(260)에 매몰된 제2 패드(255)를 노출시키는 제2 콘택홀(265)을 형성한다. 제2 콘택홀(265)은 후속하여 형성되는 비트 라인과 제2 패드(255)를 서로 전기적으로 연결하기 위한 비트 라인 콘택홀에 해당한다.
도 6을 참조하면, 상기 제3 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 이용하여 제거한 후, 제2 콘택홀(265)을 채우면서 제2 층간절연막(260) 상에 제3 도전막을 형성한다.
이어서, 상기 제3 도전막 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 한다. 이후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제3 도전막을 식각함으로써, 제2 콘택홀을 통해 상기 제2 패드와 전기적으로 연결되는 비트 라인(270)이 형성된다. 비트 라인(270)은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다. 예를 들면, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다.
이어서, 상기 비트 라인(270)이 형성된 제2 층간절연막(260)을 덮는 제3 층간절연막(275)을 형성한다. 제3 층간절연막(275)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 사용하여 형성된다. 상술한 바와 같이, 제3 층간절연막(275)은 제2 층간절연막과 실질적으로 동일한 물질을 사용하거나 상이한 물질을 사용하여 형성할 수 있다.
이어서, 평탄화 공정을 수행하여 제3 층간절연막(275)의 상면을 평탄화 시킨다. 본 발명의 일 실시예에 따르면, 인접하는 비트 라인(270)들 사이에 위치하는 제3 층간절연막(275) 내에 보이드가 발생하는 현상을 방지하기 위하여, 비트 라인(270) 및 제2 층간절연막(260) 상에 질화물로 이루어진 추가 절연막을 형성한 후, 상기 추가 절연막 상에 제3 층간절연막(275)을 형성할 수 있다.
이어서, 평탄화된 상면을 갖는 제3 층간절연막(275) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간절연막(275) 및 제2 층간절연막(260)을 부분적으로 식각함으로써, 제1 패드(250)들을 노출시키는 제3 콘택홀(미도시)들을 형성한다. 제3 콘택홀들은 각기 커패시터 콘택홀에 해당된다.
이어서, 제3 콘택홀들을 매몰하면서 제3 층간절연막(275) 상에 제4 도전막을 형성한 후, 화학기계적 연마공정을 수행하여 제3 콘택홀들에 존재하는 제3 패드(280)를 형성한다. 제3 패드(280)는 대체로 불순물로 도핑된 폴리실리콘으로 이 루어지며, 제1 패드(250)와 후속하여 형성되는 하부 전극(미도시)을 서로 연결시키는 역할을 한다.
도 7은 식각방지막 및 개구부를 포함하는 몰드막 패턴을 형성하는 단계를 설명하기 위한 단면도이다.
도 7을 참조하면, 제3 패드(280) 및 제3 층간절연막(275) 상에 식각방지막(305)을 형성한다. 예를 들면, 상기 식각방지막(305)은 이후 상기 몰드막(310)에 개구(312)를 형성하기 위해 상기 몰드막을 선택적으로 식각하는 공정을 수행할 경우 상기 제3 패드(280)의 식각 손상을 방지하기 위해 개재된다. 상기 식각방지막(305)은 약 10 내지 200Å 정도의 두께로 형성되며 상기 베리어막에 대하여 식각율이 낮은 질화물이나 금속 산화물로 형성된다.
이어서, 상기 식각방지막(305) 상에 산화물을 증착하여 몰드막을 형성한다. 상기 몰드막은 BPSG, PSG, USG, SOG, PE-TEOS 등과 같은 산화물을 도포하여 형성할 수 있다. 상기 몰드막은 약 10000 내지 약 20,000Å 정도의 두께로 형성되며, 그 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다.
이어서, 몰드막 상에 마스크 패턴(미도시)을 형성한 후 상기 마스크 패턴에 노출된 몰드막을 선택적으로 이방성 식각하여 몰드막에 상기 식각방지막(305)의 표면을 노출시키는 개구(312)들을 형성한다. 이후 상기 개구(312)에 노출된 식각방지막을 선택적으로 제거하는 식각공정을 수행한다. 상기 개구부가 형성됨으로 인해 상기 몰드막은 몰드막 패턴(310)으로 형성된다.
도 8은 버퍼막 패턴을 형성하는 단계를 설명하기 위한 단면도이다.
도 8을 참조하면, 상기 몰드막 패턴(310)의 측멱과 저면을 노출시키는 개구(312)들의 내벽 및 마스크 패턴의 상면에 하부 전극막(미도시)을 연속적으로 형성한다. 상기 하부 전극막은 텅스텐, 티타늄, 텅스텐 질화물 또는 티타늄 질화물로 형성될 수 있다. 특히 상기 하부 전극막은 약 300 내지 500Å 정도의 두께로 형성되는 것이 바람직하다.
이어서, 상기 하부 전극막이 형성된 개구(312)들을 매몰하는 버퍼막을 형성한다. 일 예로 버퍼막은 산화물을 증착하여 형성할 수 있고, 다른 예로 포토레지스트를 도포하여 형성할 수 있다. 상기 포토레지스트막은 세정 공정이 수행된 기판 상에 포토레지스트 조성물을 코팅한 후 제1 베이킹 공정을 수행하여 상기 기판에 대하여 접착성이 증가된 예비 포토레지스트막을 형성이후 상기 예비 포토레지스트막에 노광 공정 및 제2 베이킹 공정을 수행함으로써 형성된다.
이어서, 화학 기계적 연마 공정을 수행하여 상기 몰드막 패턴의 상면이 노출될 때까지 상기 결과물들을 식각함으로써 개구(312)들의 내벽에 구비되는 실린더 형상을 갖는 하부 전극(320)형성된다. 이와 동시에 상기 하부 전극(320)이 형성된 개구부(312)들 내에 버퍼막 패턴(330)이 형성된다.
도 9는 하부전극을 형성하는 단계를 설명하기 위한 단면도이다.
도 9를 참조하면, 이어서, 산화물 제거용 식각용액을 이용하여 상기 몰드막 패턴을 상기 기판(200)으로부터 제거한다. 상기 몰드막이 제거됨으로 인해 상기 하부 전극(320)은 기판으로부터 노출된다. 이후, 상기 하부 전극(320) 내에 잔류하는 버퍼막 패턴(330)인 포토레지스트 패턴을 플라즈마 에싱/ 스트립 공정을 수행하여 제거한다. 그 결과, 상기 반도체 기판의 상기 제3 콘택 패드(280)와 연결되는 실린더 타입의 하부 전극(320)이 형성된다. 상기 하부 전극(320)은 높은 종횡비를 가지면서 서로 인접하게 배치되는 패턴들을 포함하는 구조를 갖는다.
도 10은 유전막 및 상부 전극을 형성하는 단계를 설명하기 위한 단면도이다.
도 10을 참조하면, 상기 하부 전극(320)의 형성한 후, 상기 하부 전극(320)의 표면에 유전막(340) 및 상부 전극(350)을 형성한다.
구체적으로, 상기 유전막(340)은 산화물-질화물, 산화물-질화물-산화물, 금속 산화물 등을 포함한다. 그러나, 최근에는 등가 산화막 두께를 충분히 낮추면서도 양호한 누설 전류 특성을 갖는 금속 산화물로 이루어진 유전막(340)이 적용된다. 특히, 상기 유전막(340)을 형성하기 위한 원자층 적층의 수행에서는 반응 물질의 제공 → 퍼지 → 산화제의 제공 → 퍼지의 순서로 적어도 1회 반복한다. 그 결과 상기 하부 전극(320)의 표면에 실질적으로 균일한 두께를 갖는 금속 산화물로 이루어진 유전막(340)이 형성된다. 여기서, 상기 반응 물질은 금속 전구체를 포함하는 물질로서, 하프늄 전구체를 포함하는 물질의 경우에는 TEMAH(tetrakis ethyl methyl amino hafnium, Hf[NC2H5CH3]4), 하프늄 부틸옥사이드(Hf(O-tBu)4) 등을 포함하고, 알루미늄 전구체를 포함하는 물질의 경우에는 TMA(trimethyl aluminum, Al(CH3)3) 등을 포함한다. 또한, 상기 산화제는 O3, O2, H2O, 플라즈마 O2, 리모트 플라즈마 O2 등을 포함한다.
계속해서, 상기 유전막(340)을 형성한 후, 상기 유전막(340)을 갖는 결과물 상에 상부 전극(350)을 형성한다. 상기 상부 전극(350)은 하부 전극에 적용되는 도전성 물질을 이용하여 형성한다. 최근에는 상기 상부 전극(350)으로서 집적도 관점에서 보다 유리한 금속 질화물을 주로 선택한다. 따라서, 본 실시예에서는 상기 상부 전극(350)으로서 티타늄 질화물을 선택하고, 화학기상증착을 수행하여 형성한다. 상기 티타늄 질화물의 상부 전극(350)은 치밀한 조직을 갖도록 약 700℃의 온도에서 반응 가스로서 TiCl4 가스, NH3 가스 등을 이용한 화학기상증착 공정을 수행하여 형성하는 것이 바람직하다.
도 11은 베리어막을 형성하기 위한 단계를 설명하기 위한 단면도이다.
도 11을 참조하면, 상기 베리어막(355)은 이후 공정에서 형성되는 실리콘 게르마늄막에 포함된 p형 불순물이 상기 상부전극을 통과하여 상기 유전막(340) 내로 침투되는 것을 방지하는 역할을 한다. 상기 베리어막(355)은 상기 상부 전극의 표면을 열 질화처리 또는 플라즈마 질화처리 공정을 수행하여 형성될 수 있다. 따라서, 상기 베리어막(255)은 그 막질이 치밀한 특성을 갖는다.
일 예로서, 상기 베리어막(255)은 N2, NO, N2O 및 NH3 가스로 이루어진 군으로부터 선택된 적어도 하나의 가스가 제공되는 분위기에서 상기 상부 전극의 표면을 800 내지 1100℃로 열 처리하여 형성할 수 있다. 다른 예로서, 상기 베리어막(255)은 N2, NO, N2O 및 NH3 가스로 이루어진 군으로부터 선택된 적어도 하나의 가스를 플라즈마 상태로 형성한 후 상기 플라즈마를 이용하여 상기 상부 전극의 표면을 플라즈마 질화 처리하여 형성할 수 있다.
도 12는 캡핑막을 형성하기 위한 단계를 설명하기 위한 단면도이다.
도 12를 참조하면, 상기 베리어막(355)상에 캡핑막(360)을 형성한다. 일 예로서 상기 캡핑막(360)은 상기 베리어막 상에 p형 도프트 실리콘 게르마늄 물질을 화학기상 증착하여 형성할 수 있다. 즉, 상기 캡핑막은 p형 도프트 실리콘 게르마늄막인 것이 바람직하다. 다른 예로서, 상기 캡핑막(360)은 시드막과 P형 도프트 실리콘 게르마늄막을 순차적으로 적층하여 형성할 수 있다. 상기 캡핑막(360)의 구체적인 설명은 상기 커패시터의 제조방법 2에서 상세히 설명하였기 때문에 생략한다. 이러한 방법으로 형성된 커패시터는 상기 베리어막(355)을 포함하고 있어 상기 캡핑막(360)에 포함된 보론이 유전막으로 침투되는 것이 방지될 수 있다.
이하, 실시예, 비교예 및 평가예를 통하여 본 발명을 더욱 상세하게 설명한다. 그러나 하기 실시예 및 평가예는 본 발명을 예시하기 위한 것으로서 본 발명이 하기 실시예에 의하여 한정되지 않고 다양하게 수정 및 변경될 수 있다.
실시예 1
실리콘 산화막 1000Å이 형성된 기판 상에 하부전극(TiN) 150Å, 유전막(하프늄/알루미늄/하프늄) 85Å, 상부전극(TiN) 150Å, 베리어막 55Å 및 보론을 포함하는 실리콘게르마늄막 1200Å을 순차적으로 형성하여 커패시터를 제조하였다. 이때, 상기 상부전극은 약 530℃의 온도에서 플라즈마 증착공정을 수행하여 형성되고, 상기 제1 베리어막은 플라즈마 질화처리 공정을 수행하여 형성된다.
실시예 2
실리콘 산화막 1000Å이 형성된 기판 상에 하부전극(TiN) 150Å, 유전막(하프늄/알루미늄/하프늄) 85Å, 상부전극(TiN) 150Å, 제1 베리어막 55Å 및 보론을 포함하는 실리콘게르마늄막 1200Å을 순차적으로 형성하여 커패시터를 제조하였다. 이때, 상기 상부전극은 약 700℃의 온도에서 화학기상증착 공정을 수행하여 형성되고, 상기 제2 베리어막은 플라즈마 질화처리 공정을 수행하여 형성된다.
비교예 1
실리콘 산화막 1000Å이 형성된 기판 상에 하부전극(TiN) 150Å, 유전막(하프늄/알루미늄/하프늄) 85Å, 상부전극(TiN) 150Å 및 보론을 포함하는 실리콘게르마늄막 1200Å을 순차차적으로 형성하여 커패시터를 제조하였다. 상기 상부전극은 약 530℃의 온도에서 플라즈마 증착공정을 수행하여 형성된다.
보론의 확산 평가
상기 실시예 1, 실시예 2 및 비교예에서 제조된 커패시터의 유전막 내에 함유된 보론의 농도를 SIMS(Secondary Ion Mass Spectrometry)를 이용하여 측정하였다. 그 결과가 하기 도 12의 그래프에 개시되어 있다.
도 13은 실시예 1, 2 및 비교예에 따른 커패시터의 유전막들 내에 함유된 보론의 농도를 나타내는 그래프이다.
도 13을 참조하면, 상기 실시예 1에서 제조된 커패시터의 유전막의 표면에서는 약 1.0×105개 이하의 보론 원자가 측정되었고 유전막의 하부면에서는 약 1.0×104개 이하의 보론 원자가 측정되었다. 또한, 상기 실시예 2에서 제조된 커패시터의 유전막의 표면에서는 1.0×103개 이하의 보론 원자가 측정되었고 유전막의 하부면에서는 약 1.0×101개 이하의 보론 원자가 측정되었다. 반면에 비교예에서 제조된 커패시터의 유전막의 표면에서는 약 1.0×106개 이상의 보론 원자가 측정되었고 유전막의 하부면에서는 약 1.0×105개 이상의 보론 원자가 측정되었다.
즉, 상부전극과 보론을 포함하는 캡핑막 사이에 개재된 베리어막이 상기 캡핑막에 포함된 보론이 유전막 내로 확산되는 것을 방지하는 역할을 하는 것을 확인할 수 있었다. 또한, 상기 보론의 확산을 방지하기 위해 상기 상부전극을 약 700℃에서 화학기상증착 공정을 수행하여 형성하는 것이 바람직하다는 것을 확인할 수 있었다.
본 발명에 의하면, 상부 전극 상에 불순물 침투 방지용 베리어막을 형성한 후 p형 불순물이 도핑된 캡핑막을 형성할 경우 이후 형성되는 캡핑막에 포함된 p형 불순물이 이후 열처리 공정에 의해 상기 유전막 내부로 침투되는 문제점을 방지할 수 있다. 이로 인해, 상기 유전막 내에는 보론으로 인한 전하 트랩사이트가 존재하 지 않아 상기 유전막의 신뢰성 저하가 발생되지 않는다. 그 결과 누설전류의 발생이 최소화되고, 전기적 특성의 열화가 발생하지 않는 커패시터를 형성할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 실린더 타입의 하부 전극;
    상기 하부 전극 상에 형성되고, 실질적으로 균일한 두께를 갖는 유전막;
    상기 유전막 상에 형성되고, 실질적으로 균일한 두께를 갖는 상부 전극;
    상기 상부 전극 상에 형성되고, p형 불순물이 도핑된 실리콘 게르마늄막을 포함하는 캡핑막; 및
    상기 상부 전극과 캡핑막 사이에 개재되고, 상기 p형 불순물이 상기 유전막 내로 침투되는 것을 방지하는 베리어막을 포함하는 커패시터.
  2. 제1 항에 있어서, 상기 베리어막은 질화물을 포함하고, 30 내지 80Å의 두께를 갖는 것을 특징으로 하는 커패시터.
  3. 제1 항에 있어서, 상기 캡핑막은 시드막으로 사용되는 실리콘막, 실리콘 게르마늄막 또는 이들의 복합막을 더 포함하는 것을 특징으로 하는 커패시터.
  4. 삭제
  5. 기판 상에 하부 전극을 형성하는 단계;
    상기 하부전극 상에 실질적으로 균일한 두께를 갖는 유전막을 형성하는 단계;
    상기 유전막 상에 실질적으로 균일한 두께를 갖는 상부 전극을 형성하는 단계;
    상기 상부 전극 상에 이후 공정에서 p형 불순물이 상기 유전막 내로 침투되는 것을 방지하기 위한 베리어막을 형성하는 단계; 및
    상기 베리어막 상에 상기 p형 불순물이 도핑된 실리콘 게르마늄막을 포함하는 캡핑막을 형성하는 단계를 포함하는 커패시터의 제조 방법.
  6. 제5 항에 있어서, 상기 베리어막은 상기 상부 전극의 표면을 열 질화 처리하여 형성하는 것을 특징으로 하는 커패시터의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제5 항에 있어서, 상기 열 질화처리는 N2, NO, N2O 및 NH3 가스로 이루어진 군으로부터 선택된 적어도 하나의 가스가 제공되는 분위기에서 상기 상부전극을 800 내지 1100℃로 열 처리하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
  8. 제5 항에 있어서, 상기 베리어막은 상기 상부 전극의 표면을 플라즈마 질화 처리하여 형성하는 것을 특징으로 하는 질화막인 것을 특징으로 하는 커패시터의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서, 상기 플라즈마 질화 처리는
    N2, NO, N2O 및 NH3 가스로 이루어진 군으로부터 선택된 적어도 하나의 가스를 플라즈마 상태로 형성하는 단계; 및
    상기 플라즈마를 이용하여 상기 상부 전극의 표면을 플라즈마 질화 처리하는 단계를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제5 항에 있어서, 상기 캡핑막은 실리콘막을 더 포함하며, 상기 캐핑막은 상기 실리콘막과 상기 p형 불순물이 도핑된 실리콘 게르마늄막을 인-시튜로 형성하는 것을 특징으로 하는 커패시터의 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제5 항에 있어서, 상기 캡핑막은 실리콘 게르마늄막을 더 포함하며, 상기 캐핑막은 상기 실리콘 게르마늄막과 상기 p형 불순물이 도핑된 실리콘 게르마늄막을 인-시튜로 형성하는 것을 특징으로 하는 커패시터의 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제5 항에 있어서, 상기 캡핑막은 실리콘막 및 실리콘 게르마늄막을 더 포함하고, 상기 캡핑막은 상기 실리콘막, 실리콘 게르마늄막 및 p형 불순물이 도핑된 실리콘 게르마늄막을 인-시튜로 형성하는 것을 특징으로 하는 커패시터의 제조 방법.
  13. 도전성 구조물을 포함하는 기판을 마련하는 단계;
    상기 기판 상에 도전성 구조물의 표면을 노출시키는 개구를 갖는 몰드막 패턴을 형성하는 단계;
    상기 개구 및 몰드막 패턴 상에 실질적으로 균일한 두께를 갖는 도전막을 형성하는 단계;
    상기 도전막이 형성된 개구를 매몰하면서 상기 도전막을 덮는 버퍼막을 형성하는 단계;
    상기 버퍼막을 상기 몰드막 패턴 상의 도전막이 노출될 때까지 부분적으로 제거하여 버퍼막 패턴을 형성하는 단계;
    상기 버퍼막 패턴을 식각마스크로 사용하여 상기 몰드막 패턴 상의 도전막을 제거함으로써 하부 전극을 형성하는 단계;
    상기 몰드막 패턴 및 버퍼막 패턴을 제거하여 기판 상에 노출된 하부전극을 형성하는 단계;
    상기 기판의 노출된 하부 전극의 표면에 실질적으로 균일한 두께를 갖는 유전막을 형성하는 단계;
    상기 유전막 상에 실질적으로 균일한 두께를 갖는 상부 전극을 형성하는 단계;
    상기 상부 전극 상에 이후 공정에서 p형 불순물이 상기 유전막 내로 침투되는 것을 방지하기 위한 베리어막을 형성하는 단계; 및
    상기 베리어막 상에 상기 p형 불순물이 도핑된 실리콘 게르마늄막을 포함하는 캡핑막을 형성하는 단계를 포함하는 커패시터의 제조 방법.
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