KR100795665B1 - 반도체 장치 검사 방법 - Google Patents

Abstract

공정 과정을 통해 X축 방향의 WIS 측정을 위한 X WIS 마크 및 Y축방향의 WIS 측정을 위한 Y WIS 마크를 형성하고 이를 측정하여 각 축방향의 WIS 값을 도출하는 것을 특징으로 하는 반도체 장치 검사 방법이 개시된다. 이때, 각 WIS 마크를 형성하는 방법은 콘택 형성 단계에서 상대적으로 다음 과정에서 형성될 상층 배선 패턴의 폭보다 넓은 폭을 가지는 콘택을 형성하고, 다음 과정에서는 상층 배선 패턴을 형성할 때 축방향으로 뻗은 배선 패턴을 폭 중심이 콘택 중심과 겹치도록 형성하는 방법을 사용할 수 있다.

본 발명에 따르면 WIS 마크를 형성하여 이를 이용하여 정확한 WIS값을 직접 찾아내고, 이를 노광 단계에서 반영하여 오버레이 정합도를 향상할 수 있으며, 오버레이 정합도를 향상함으로써 공정 불량을 줄이고, 완성품의 수율 향상을 기대할 수 있다.

Description

반도체 장치 검사 방법{Method of inspecting semiconductor device}

도1은 종래의 반도체 장치 형성 과정에서 층간 절연막(30) 위에 형성된 배선 패턴(10)을 반응성 이온 식각(RIE)으로 형성한 후에 나타난 형태를 도시하는 평면도,

도2 및 도3은 본 발명에 사용되는 WIS 마크의 형성예들을 나타내는 평면도,

도4는 본 발명 방법에서 WIS 마크가 칩 영역에서 형성된 위치의 예를 나타내는 평면도이다.

본 발명은 반도체 장치 검사 방법에 관한 것으로, 보다 상세하게는 공정에 기인하는 정렬 오류를 직접 측정할 수 있도록 하는 반도체 장치 검사 방법에 관한 것이다.

반도체 장치는 반도체 기판과 절연층, 도체층으로 이루어지는 많은 층상에 필요한 패턴을 형성하고 서로 연결하여 이루어지는 다층 구성을 가지는 장치이며 이를 위해 상부 패턴과 하부 패턴 사이의 층상 결합이 정확한 상호 위치를 가지도 록 이루어져야 한다.

반도체 장치의 고집적화 다층 배선화 경향에 따라 이러한 층간의 보다 정확한 결합이 필요하고, 정확한 결합을 위해 상부층과 하부층 패턴들 사이에서 보다 정확한 위치 정렬이 이루어져야 한다. 상층 패턴과 하층 패턴의 정확한 정렬을 위해 정렬 마크, 정렬 키 등으로 불리는 인식 구조가 각 층상의 반도체 패턴 형성시 함께 형성되어 이용되고 있다. 정렬 마크, 정렬 키는 형태 요소에 의해 그 배열 상태를 전자 현미경 등 광학 장비를 이용하여 시각적으로 확인하는 방법에 적합하도록 이루어진다.

오버레이(Overlay)값은 반도체 장치의 상부층과 하부층 사이의 중첩 정도를 나타내는 값이다.

한편, 오버레이 측정 결과는 에러값을 포함하게 된다. 오버레이 측정 에러값은 공정에서 이루어진 문제로 인한 패턴의 왜곡 등에 따른 에러값인 공정 파생 에러(이하 WIS:Wafer induced shift라 함)와 측정 장비 자체의 오차로 인한 TIS (Tool induced shift)가 결합된 값이 된다. 이때, TIS는 오버레이 측정장비의 측정 에러값이며, 아래의 수식1과 같이 측정 장비의 대상을 회전시키면서 측정한 두 값의 평균으로 구해질 수 있다.

TIS = (0도 측정 값 + 180도 측정값)/2

WIS는 공정에 기인되는 에러값으로 공정 중에 각 대상층에 형성되는 오버레 이 마크(overlay mark)의 변형으로 발생할 수 있다. 특히 배선층(metal layer)의 노광 공정(photo process)에서 주로 발생한다. 이런 오버레이 마크가 형성된 층들의 적층 구조, 적층 상태(profile)의 차이로 오버레이 값을 잘못 측정하는 것, 혹은 그 잘못 측정된 정도를 나타낸 값을 WIS라 한다. 경우에 따라 공정중에 형성된 오버레이 마크가 비대칭 구조를 가질 때에도 오버레이 값은 잘못 측정될 수 있다.

도1은 종래의 반도체 장치 형성 과정에서 층간 절연막(30) 위에 형성된 배선 패턴(10)을 반응성 이온 식각(RIE)으로 형성한 후에 나타난 형태를 도시한다. 하층의 콘택(21,22,23,24)과 배선 패턴(10) 사이의 정렬 오류(misalign)로 인해 배선 패턴 하부의 콘택 패턴(21,22,23,24)이 일부씩 좌로 치우쳐 드러난 상태이다. 이런 식각 후 패턴의 정렬 오류는 노광 공정에서의 오버레이 측정시의 잘못된 측정에 WIS가 추가된 것으로 볼 수 있으므로 잘 세팅된 정밀한 검사 장치에서의 검사를 통해 WIS는 다음과 같은 수학식 2에 의해 실질적으로 얻어질 수 있다.

WIS = 배선 배턴 형성 식각 후의 오버레이값 ?? 노광 공정에서의 오버레이 값

그런데, 오버레이 마크가 화학적 기계적 연마(CMP)등의 공정을 거치면서 변형될 수 있으나, 배선 패턴의 폭이 콘택 폭보다 크므로, 도1과 같이 정렬 오류가 크지 않으면 정렬 오류의 정도를 정확히 알 수 없다. 가령, 식각을 통해 배선 패턴이 드러날 때 배선 폭이 0.24μm이고 콘택 폭이 0.20μm라면, 0.02μm이상의 정렬 오류가 발생하지 않는 한 배선 패턴과 콘택의 정렬 오류를 알아내기 어렵다. 즉, 배선 폭과 콘택 폭의 중첩 마아진이 WIS 측면의 오측정이 발생할 수 있다.

결국 이런 오류값은 혹은 이런 오류값의 원인들은 공정의 정확도를 떨어뜨리고, 불량 가능성을 높이므로 문제가 된다.

본 발명은 종래와 달리 공정에서 기인하는 WIS를 직접 용이하게 측정하여, 오류 분석을 용이하게 하고, 공정 정확도를 개선할 수 있도록 하는 반도체 장치 검사 방법을 제공하는 것을 목적으로 한다.

본 발명은 특히, 오버레이 마크와 별개인 WIS 마크(mark)를 이용하여 정확한 WIS를 측정하여 배선 패턴과 콘택 사이의 정렬 오류를 최소화 하여 공정 마진을 향상시키고 수율을 높일 수 있는 반도체 장치 검사 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 검사 방법은,

공정 과정을 통해 X축 방향의 WIS 측정을 위한 X WIS 마크 및 Y축방향의 WIS 측정을 위한 Y WIS 마크를 형성하고 이를 측정하여 각 축방향의 WIS 값을 도출하는 것을 특징으로 한다.

이때, X WIS 마크를 형성하는 방법은 콘택 형성 단계에서 상대적으로 다음 과정에서 형성될 상층 배선 패턴의 폭보다 넓은 폭을 가지는 콘택을 형성하고, 다음 과정에서는 상층 배선 패턴을 형성할 때 Y축방향으로 뻗은 배선 패턴을 폭 중심이 콘택 중심과 겹치도록 형성하는 방법을 사용할 수 있다.

동일한 논리로 이때, Y WIS 마크를 형성하는 방법은 콘택 형성 단계에서 상대적으로 다음 과정에서 형성될 상층 배선 패턴의 폭보다 넓은 폭을 가지는 콘택을 형성하고, 다음 과정에서는 상층 배선 패턴을 형성할 때 X축방향으로 뻗은 배선 패턴을 폭 중심이 콘택 중심과 겹치도록 형성하는 방법을 사용할 수 있다.

X축 방향 WIS와 Y축 방향 WIS는 사각형 칩 영역 내에서도 측정되는 위치에 따라 달라질 수 있다. 따라서, 전체적인 WIS값 파악을 위한 방법으로 가령 X WIS 마크와 Y WIS 마크의 형성 위치를 나누어, X WIS 마크는 사각형 칩 영역의 Y축방향으로 형성된 한 변의 중간 지점에, Y WIS 마크는 X축방향 으로 형성된 한 변의 중간 지점에 형성할 수 있다.

이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.

도2 및 도3은 각각 본 발명의 일 실시예에 따른 X WIS 마크와 Y WIS 마크의 형성 패턴을 나타낸다.

콘택(Contact:120,220)은 원형으로 이루어지고, 콘택(120,220)의 직경(size)은 배선 패턴(metal line:110,210)의 형성폭 보다 2배 정도로 크게 만들어져 서로 겹치도록 형성된다. 이때 WIS가 없는 완전한 정렬일 경우, 콘택(120,220)의 중심점과 배선 패턴(110,210)의 중심축선은 서로 겹치게 된다. 콘택 패턴과 배선 패턴을 형성하는 두 층 사이에 X축 방향의 정렬 오류가 있다면 X WIS 마크에서 Y축방향으로 길게 형성된 측정용 배선 패턴은 더 넓은 폭으로 형성된 콘택 패턴 위에서 한 쪽으로 치우쳐 있는 형태를 가지게 된다. 도면번호 30은 콘택(120,220)이 형성되는 층간 절연막을 나타낸다.

따라서, 현실적으로 형성된 각 축 WIS 마크에서 콘택(120,220)의 중심점과 배선 패턴(110,210)의 중심축선 사이의 이격 거리를 측정하면 각 축방향 WIS를 알 수 있다.

도4는 사각형 칩 영역에 대응되는 하나의 노광 샷(Shot:310)에서 본 발명의 일 실시예에 따라 X WIS 마크(330)와 Y WIS 마크(320)가 형성된 형태를 나타내는 평면도이다.

도시된 바와 같이, X WIS 마크(330)와 Y WIS 마크(320)의 형성 위치를 나누어, X WIS 마크는 사각형 칩 영역의 Y축방향으로 형성된 한 변의 중간 지점에, Y WIS 마크는 X축방향 으로 형성된 한 변의 중간 지점에 형성되어 있다.

도시된 노광 샷(shot)에서 WIS 마크가 형성된 두 위치에서 측정을 하면, WIS에 대해서도 잘 알려진 통상의 오버레이 계산식을 통하여 그 값을 측정할 수 있다.

오버레이 계산식의 한 예를 통해,

X축 방향의 에러값을 △x라면 △x = Xoff + SxX + WrxY,

X축 방향의 에러값을 △x라면 △y = Yoff + SyY + WryX 로 구해질 수 있다.

이때, Sx, Sy는 각각 웨이퍼의 각 축 x,y 스케일(scale), Wrx, Wry는 각각 웨이퍼 x, y 회전(rotation)을 나타낸다.

이런 계산식을 이용하여 가령 5개의 노광 샷을 측정하고, 하나의 노광 샷에서 10 개 위치의 데이타(data)를 얻어 최소 제곱법으로 WIS값을 측정할 수 있다. 이런 계산 방법은 이 기술 분야에 잘 알려진 것이므로 구체적인 계산 방법은 생략한다.

본 발명에 따르면 WIS 마크를 형성하여 이를 이용하여 정확한 WIS값을 직접 찾아내고, 이를 노광 단계에서 반영하여 오버레이 정합도를 향상할 수 있으며, 오버레이 정합도를 향상함으로써 공정 불량을 줄이고, 완성품의 수율 향상을 기대할 수 있다.

Claims (4)

1. 반도체 장치 형성을 위한 웨이퍼의 칩에 공정 과정을 통해 X축 방향의 공정 파생 에러(이하 'WIS') 측정을 위한 X WIS 마크 및 Y축방향의 WIS 측정을 위한 Y WIS 마크를 형성하는 단계와

   각각의 상기 WIS 마크에서 WIS를 측정하여 각 축방향의 WIS 값을 도출하는 단계를 구비하여 이루어지는 것을 특징으로 하는 반도체 장치 검사 방법.
2. 제 1 항에 있어서,

   상기 WIS 마크를 형성하는 단계는 상기 칩의 상기 WIS 마크 형성 영역에 콘택 형성 단계에서 상대적으로 넓은 폭을 가지는 콘택을 형성하고,

   상기 콘택 형성 단계의 다음 공정에서 상층 배선 패턴을 형성할 때 Y축방향으로 뻗은 배선 패턴을 폭 중심이 상기 콘택의 중심과 겹치도록 형성하여 이루어지는 것을 특징으로 하는 반도체 장치 검사 방법.
3. 제 1 항에 있어서,

   X WIS 마크와 Y WIS 마크의 형성 위치를 상기 칩이 형성되는 영역에서 나누어 형성하는 것을 특징으로 하는 반도체 장치 검사 방법.
4. 제 3 항에 있어서,

   상기 X WIS 마크는 상기 칩이 형성되는 사각형 영역의 Y축방향으로 형성된 한 변의 중간 지점에, 상기 Y WIS 마크는 상기 칩이 형성되는 사각형 영역의 X축방향으로 형성된 한 변의 중간 지점에 형성되는 것을 특징으로 하는 반도체 장치 검사 방법.

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