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KR100792405B1 - 벌브형 리세스 패턴의 제조 방법 - Google Patents

벌브형 리세스 패턴의 제조 방법 Download PDF

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KR100792405B1
KR100792405B1 KR1020070000749A KR20070000749A KR100792405B1 KR 100792405 B1 KR100792405 B1 KR 100792405B1 KR 1020070000749 A KR1020070000749 A KR 1020070000749A KR 20070000749 A KR20070000749 A KR 20070000749A KR 100792405 B1 KR100792405 B1 KR 100792405B1
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KR
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pattern
etching
recess pattern
bulb
manufacturing
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KR1020070000749A
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김명옥
김태형
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주식회사 하이닉스반도체
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Abstract

본 발명은 CD 바아이어스의 증가, 보잉 및 슬로프 프로파일, 탑어택, 볼패턴이 형성되지 않는 문제, 공극의 증가 및 이동 현상을 방지할 수 있는 벌브형 리세스패턴의 제조 방법을 제공하기 위한 것으로, 본 발명의 벌브형 리세스 패턴의 제조 방법은 기판 상에 식각장벽막을 형성하는 단계, 상기 식각장벽막 상에 측벽에 제1폴리머가 부착된 하드마스크패턴을 형성하는 단계, 상기 식각장벽막과 기판을 순차적으로 식각하여 측벽에 제2폴리머가 부착된 리세스패턴을 형성하는 단계, 상기 제1,2폴리머 및 하드마스크패턴을 제거하는 단계, 상기 리세스패턴의 바닥을 노출시키는 스페이서를 형성하는 단계, 및 상기 노출된 리세스패턴의 바닥을 식각하여 볼패턴을 형성하는 단계를 포함하고, 상술한 본 발명은 리세스게이트의 CD 바이어스의 증가, 보잉 및 슬로프프로파일, 볼패턴 형성 불량 및 탑어택, 공극의 증가 및 이동 현상을 해결함으로써, 서브 40nm 수준의 고집적소자의 리프레쉬 특성을 강화시켜 소자의 수율 및 특성을 향상시킬 수 있는 효과가 있다.
벌브형리세스패턴, 공극, 슬로프, 보잉, 폴리머

Description

벌브형 리세스 패턴의 제조 방법{METHOD FOR FABRICATING BULB TYPE RECESS PATTERN}
도 1a는 종래기술에 따른 리세스게이트 공정시 보잉 및 슬로프 프로파일을 나타낸 도면.
도 1b는 종래기술에 따른 실리콘 첨점의 증가를 도시한 도면.
도 2는 종래기술에 따른 벌브형 리세스 패턴의 프로파일을 도시한 사진
도 3a는 종래기술에 따른 볼패턴 형성 불량을 나타낸 사진.
도 3b는 종래기술의 과도한 식각에 의한 탑어택을 나타낸 사진.
도 3c는 종래기술에 따른 공극 및 공극의 이동을 도시한 도면.
도 4a 내지 도 4h는 본 발명의 제1실시예에 따른 벌브형 리세스 게이트의 제조 방법을 도시한 공정 단면도.
도 5a 내지 도 5i는 본 발명의 제2실시예에 따른 벌브형 리세스 게이트의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 식각장벽막
33 : 비정질카본막 34 : SiON
37, 39, 41A : 제1,2,3폴리머
38 : 리세스패턴 40A : 스페이서
41 : 볼패턴
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 트랜지스터의 채널로 사용되는 벌브형 리세스 패턴의 제조 방법에 관한 것이다.
최근에, DRAM 제조시 트랜지스터의 채널길이 확보를 위해 리세스 채널을 이용하는 리세스게이트(Recess gate) 공정을 적용하고 있다.
DRAM 소자의 디자인룰(design rule)이 감소할수록 리세스게이트(recess gate)의 선폭(Critical Dimension; CD)은 더 작게 제어되어야 한다.
그러나, 패터닝 관점에서는 30nm 이하의 간격(space)을 정의(define)하는데 어려움이 존재한다. 더욱이, 리세스식각(recess etch)의 바이어스(bias)가 증가한다면, FICD(Final Inspection Critical Demension)를 충족시키기 위해서는 30nm 이하의 선폭을 제어하기는 불가능해진다. 또한, 리세스 선폭(recess CD)이 감소할수록 리세스된 공간에서의 플라즈마(Plasma) 내 입자들의 MFP(Mean Free Path)가 짧아지므로, 프로파일의 보잉(bowing, 11)이나 슬로프(slope, 12)가 더욱 심화되게 되어, 수직프로파일(vertical profile) 대비 리세스게이트의 길이(length)가 짧아 질 뿐만 아니라(도 1a 참조), 리세스의 활성영역과 측벽산화막 계면에서 발생하는 실리콘첨점(Si horn)도 더 증가하게 되어(도 1b의 '13' 참조), 소자의 리프레시(Refresh) 특성을 저하시키게 된다.
도 1a는 종래기술에 따른 리세스게이트 공정시 보잉 및 슬로프 프로파일을 나타낸 도면이고, 도 1b는 종래기술에 따른 실리콘 첨점의 증가를 도시한 도면이다.
디자인룰이 작아질수록 리세스게이트의 바텀프로파일(bottom profile)이 악화되어 전기장(electric field; E-field)이 증가하게 되므로, 전기장을 완화시키기 위해 리세스식각후 스페이서를 증착하고, 스페이서를 배리어(barrier)로 한 등방성식각(isotropic etch)을 실시함으로써, 바텀프로파일의 곡률반경을 증가시켜 리세스게이트가 갖고 있는 문제점들을 해결하고자 하는 벌브형 리세스 게이트(bulb type Recess Gate) 공정이 제안되었다. 벌브형 리세스 게이트 공정이라 함은 벌브형 리세스 패턴을 채널로 사용하는 트랜지스터 공정을 의미한다.
도 2는 종래기술에 따른 벌브형 리세스 패턴의 프로파일을 도시한 사진으로서, 리세스패턴(Recess pattern, 도면부호 'R')과 볼패턴(Ball pattern, 도면부호 'B')으로 이루어진 벌브형 리세스패턴이 형성되고 있다.
그러나, 벌브형 리세스 패턴 공정에서는, 등방성식각시 사용하는 스페이서가 HTO(High Temperature Oxide), LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate) 같은 고온의 산화막을 이용함으로써, 공정시간의 증가뿐만 아니라 스페이서가 형성될 표면에서의 증착률 차이에 의해 바텀지역에서 과도하게 증착이 발생하여 볼패턴 이 형성되지 않는(bulb not define, 도 3a의 도면부호 '21' 참조) 문제가 발생한다. 도 3a는 종래기술에 따른 볼패턴 형성 불량을 나타낸 사진이다.
이러한 현상을 해결하기 위해, 과도한 식각을 진행하면, 벌브형 리세스의 탑어택(Top attack)이 발생한다. 도 3b는 종래기술의 과도한 식각에 의한 탑어택을 나타낸 사진으로서, 벌브형 리세스의 탑부분(22)에 추가로 손실이 발생함을 알 수 있다. 또한, 과도한 식각을 진행하면 볼패턴의 크기(size)가 증가되고, 이 경우 후속 게이트폴리실리콘 증착시 볼패턴 내부에서 공극(seam, 23)이 생성되고, 이러한 공극은 후속 열공정시 이동(23A)하여 신뢰성을 저하시키는 문제가 있다. 도 3c는 종래기술에 따른 공극 및 공극의 이동을 도시한 도면으로서, 게이트폴리실리콘 증착시 발생된 공극(23)이 후속 열공정에 의해 게이트산화막쪽으로 이동(23A)하는 것을 알 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, CD 바아이어스의 증가, 보잉 및 슬로프 프로파일, 탑어택, 볼패턴이 형성되지 않는 문제, 공극의 증가 및 이동 현상을 방지할 수 있는 벌브형 리세스패턴의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 벌브형 리세스 패턴의 제조 방법은 기 판 상에 식각장벽막을 형성하는 단계, 상기 식각장벽막 상에 측벽에 제1폴리머가 부착된 하드마스크패턴을 형성하는 단계, 상기 식각장벽막과 기판을 순차적으로 식각하여 측벽에 제2폴리머가 부착된 리세스패턴을 형성하는 단계, 상기 제1,2폴리머 및 하드마스크패턴을 제거하는 단계, 상기 리세스패턴의 바닥을 노출시키는 스페이서를 형성하는 단계, 및 상기 노출된 리세스패턴의 바닥을 식각하여 볼패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 제1,2폴리머는 다량의 실리콘을 함유한 폴리머(Si containing polymer)이고, 상기 제1,2폴리머는 실리콘함유가스를 첨가하여 생성시키는 것을 특징으로 하며, 상기 실리콘함유가스는 SiCl4를 사용하는 것을 특징으로 한다.
바람직하게, 상기 하드마스크패턴은, 비정질카본막과 SiON의 순서로 적층한 후 식각하여 형성하거나 또는 상기 하드마스크패턴은 폴리실리콘, SiON, 산화막 중에서 선택된 적어도 어느 하나, 비정질카본막, SiON의 순서로 적층한 후 식각하여 형성하는 것을 특징으로 한다.
바람직하게, 상기 노출된 리세스패턴의 바닥을 식각하여 볼패턴을 형성하는 단계에서 상기 리세스패턴의 바닥 식각시 실리콘이 함유된 가스를 첨가하여 상기 볼패턴의 측벽에 폴리머가 생성되도록 하는 것을 특징으로 하며, 상기 실리콘함유가스는 0.5∼100sccm 유량의 SiCl4를 사용하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4h는 본 발명의 제1실시예에 따른 벌브형 리세스 게이트의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 활성영역이 구비된 기판(31) 상에 식각장벽막(32)을 형성한다. 이때, 식각장벽막(32)은 후속 볼패턴 형성을 위한 식각공정시 식각장벽 역할을 하는 것으로서, 산화막으로 형성한다.
이어서, 식각장벽막(32) 상에 리세스식각(recess etch)을 진행하기 위해 필요한 하드마스크(100)를 형성한다. 이때, 하드마스크(100)는 비정질카본막(Amorphous Carbon, A-C)(33), SiON(34)의 순서로 적층된 구조이다. SiON(34)은 비정질카본막(33) 식각시 식각장벽 역할을 하고, 비정질카본막(33)은 기판(31)의 리세스식각시 식각장벽 역할을 한다.
이어서, 하드마스크(100) 상에 반사방지막(35)을 형성하고, 반사방지막(35) 상에 감광막 도포, 노광 및 현상을 진행하여 감광막패턴(36)을 형성한다. 여기서, 반사방지막(35)은 OBARC(Organic Bottom Anti Reflective Coating)을 사용한다.
도 4b에 도시된 바와 같이, 감광막패턴(36)을 식각장벽(Etch barrier)으로 하여 반사방지막(35)을 식각하고, 연속해서 하드마스크(100)를 식각한다. 이때, 하드마스크(100) 식각은 SiON(34)을 먼저 식각한 후에 비정질카본막(33)을 식각하는 순서로 진행하며, 이로써 SiON패턴(34A)과 비정질카본막패턴(33A)으로 이루어진 하 드마스크패턴(101)이 형성된다. 그리고, 비정질카본막패턴(33A)이 형성되는 시점에서 감광막패턴(36)과 반사방지막(35)은 잔류하지 않을 수 있다.
바람직하게, 비정질카본막(33) 식각시 N2, H2, O2, HBr 또는 Cl2 중에서 선택된 어느 하나의 가스를 단독 또는 적어도 두가지 가스를 혼합하여 식각을 진행한다. 아울러, 비정질카본막(33) 식각시에는 전술한 식각가스에 SiCl4 가스를 보호가스(passivation gas)로 첨가한다. 그리고, 비정질카본막(33)의 식각공정은 TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma) 또는 CCP(Capacitively Coupled Plasma)의 플라즈마식각장비(Plasma etcher)에서 5∼100mTorr의 압력, 200∼1200W의 탑파워(Top power), 10∼500W의 바텀파워(Bottom power) 조건에서 진행한다. 그리고, 사용가능한 식각가스 조합은 N2/H2/Cl2/HBr의 혼합가스 또는 N2/O2/HBr/Cl2의 혼합가스이다. 그리고, 첨가되는 SiCl4 가스는 그 유량을 0.5∼100sccm으로 한다.
이와 같은 조건에 의해 비정질카본막(33)을 식각하면 식각시 발생된 제1폴리머(37)가 비정질카본막패턴(33A)의 식각된 면에 부착되고, 첨가된 SiCl4 가스에 의해 제1폴리머(37)는 다량의 실리콘을 함유한 폴리머(Si containing polymer)가 된다. 한편, 제1폴리머(37) 형성을 위해 첨가되는 첨가가스는 SiCl4외에 플라즈마 식각 가스로 사용가능한 실리콘 함유 가스를 사용할 수 있다.
제1폴리머(37)에 의해 비정질카본막패턴(33A)의 바선폭(Bar Critical Dimension; BCD)이 증가하게 된다. 그리고, 제1폴리머(37)에 의해 CD 바이어스(Critical Bias)를 노바이어스(No bias)로 제어할 수 있다.
결국, 제1폴리머(37)가 부착된 하드마스크패턴(101)이 형성된다.
도 4c에 도시된 바와 같이, 하드마스크패턴(101)을 식각장벽으로 하여 식각장벽막(32)을 식각하고, 연속해서 기판(31)을 소정 깊이 식각하는 리세스식각(Recess etch)을 진행한다. 이때, 하드마스크패턴(101) 중 SiON막패턴(34A)은 소모되어 잔류하지 않으며, 비정질카본막패턴(33A)이 식각장벽 역할을 한다.
위와 같은 리세스식각에 의해 기판(31)에 리세스패턴(Recess pattern, 38)이 형성되며, 리세스패턴(38)의 측벽 프로파일을 수직프로파일로 제어하기 위해 리세스식각시 SiCl4를 첨가하여 식각을 진행한다. 바람직하게, 식각장벽막(32) 식각시 CF4와 O2의 혼합가스를 사용하고, 기판(31) 식각시에는 Cl2, HBr, O2, N2, He, SF6, 또는 CF4 중에서 선택된 적어도 어느 하나를 단독 또는 두 가지 이상의 가스를 혼합하여 사용한다. 그리고, 기판(31) 식각시에는 5∼100mTorr의 압력, 200∼1200W의 탑파워(Top power), 10∼500W의 바텀파워(Bottom power) 조건에서 진행한다.
식각장벽막(32)과 기판(31)의 식각공정시 SiCl4 가스를 첨가하여 식각을 진행하므로써 식각된 식각장벽막패턴(32A)과 리세스패턴(38)의 식각된 단면(측벽)에 제2폴리머(39)를 부착시킨다. 여기서, 제2폴리머(39)는 SiCl4 가스를 첨가함에 따라 제1폴리머(37)와 동일하게 실리콘이 함유된 폴리머가 된다. 제2폴리머(39) 형성을 위해 첨가되는 첨가가스는 SiCl4외에 플라즈마 식각 가스로 사용가능한 실리콘 함유 가스를 사용할 수 있다.
전술한 바와 같이, 제2폴리머(39)를 발생시키면, 리세스패턴(38)의 측벽 프로파일이 수직프로파일(Vertical profile)을 갖는다. 즉, 제2폴리머(39)에 의해 리세스패턴(38)의 CD 바이어스(Critical Dimension Bias)를 노바이어스(No bias)로 제어할 수 있다.
한편, 비정질카본막(33) 식각, 식각장벽막(32) 식각 및 기판(31) 식각 공정은 인시튜(In-situ) 또는 엑시튜(Ex-situ)로 진행한다.
도 4d에 도시된 바와 같이, 리세스식각 후 남아있는 비정질카본막패턴(33A)을 제거한다. 이때, 비정질카본막패턴(33A)은 산소플라즈마를 이용한 스트립퍼(Stripper)에서 제거한다.
이어서, 세정(Cleaning)을 실시하여 제1,2폴리머(37, 39)를 모두 제거한다.
따라서, 세정공정후에는 기판(31) 상에 식각장벽막패턴(32A)만 잔류하고, 기판(31)에는 리세스패턴(38)이 형성된 구조가 된다.
도 4e에 도시된 바와 같이, 플라즈마를 이용하여 기판(31)의 전면에 플라즈마산화막(Plasma oxide, 40)을 형성한다.
이때, 플라즈마산화막(40) 형성시 리세스패턴(38)의 바텀(Bottom) 지역 상부에서 형성되는 두께보다 리세스패턴(38)의 측벽 및 식각장벽막패턴(32A) 상부에서 형성되는 두께가 더 두껍게 형성되도록 한다. 이와 같은 플라즈마산화막(40)은 SiCl4를 사용가능한 플라즈마에처에서 N2/O2 가스를 이용하여 플라즈마산화(Plasma oxidation)를 통해 형성하며, N2/O2 가스를 이용하여 플라즈마산화막(40)을 형성한 후 또는 형성하기 전에 실리콘함유가스인 SiCl4를 첨가하여 실리콘이 함유된 폴리머(도시 생략)를 플라즈마산화막(40) 상부 또는 하부에 미리 생성시킨다. 또한, N2/O2 가스와 SiCl4 가스를 동시에 사용하여도 플라즈마산화막과 폴리머를 형성할 수 있다.
위와 같은 폴리머는 후속 전면식각시 리세스패턴(38)의 측벽을 보호하는 역할을 한다.
도 4f에 도시된 바와 같이, 생성된 플라즈마산화막(40)을 전면식각하여 식각장벽막패턴(32A)과 리세스패턴(38)의 측벽에 스페이서(40A) 형태로 잔류시킨다. 이로써, 리세스패턴(38)의 바닥부분을 노출시키고 나머지 부분은 덮는 형태로 스페이서(40A)가 형성된다. 이때, 플라즈마산화막(40)이 리세스패턴(38)의 바텀지역에서 얇게 형성되어 있으므로, 전면식각후에 리세스패턴(38)의 바닥부분만 선택적으로 노출시킬 수 있다. 아울러, 플라즈마산화막(40) 형성전 또는 형성후에 생성시킨 폴리머도 전면식각을 통해 선택적으로 식각하여 리세스패턴(38)의 바닥부분을 노출시킨다.
바람직하게, 플라즈마산화막(40)의 전면식각은 플라즈마산화막(40) 형성시의 챔버내에서 인시튜(Insitu)로 CF4/CHF3/O2의 혼합가스를 시용하여 진행한다.
이어서, 노출된 리세스패턴(38)의 바닥부분을 등방성식각(isotropic etch)을 통해 식각하므로써 볼패턴(41)을 형성한다. 이때, 스페이서(40A)는 리세스패턴(38)의 측벽이 손상되는 것을 방지하는 보호막 역할을 한다. 바람직하게, 등방성식각은 Cl2, HBr, SF6, CF4, O2 및 He 중에서 선택된 어느 하나 또는 둘 이상을 혼합하여 진행하여, 압력은 5∼70mTorr, 탑파워는 200∼1200W, 바텀파워는 0∼100W를 인가한다. 이때, 보호가스인 SiCl4를 0.5∼100sccm으로 첨가하여 제3폴리머(41A)를 증착시켜 볼패턴(41)의 측벽을 보호하면서 볼패턴(41)의 크기를 제어한다. 여기서, 제3폴리머(41A)또한 제1,2폴리머와 동일하게 실리콘이 다량 함유된 폴리머가 된다.
상술한 일련의 플라즈마산화막 형성, 플라즈마산화막의 전면식각, 볼패턴 형성을 위한 등방성 식각 공정은 동일 챔버내에서 순차적으로 진행한다.
도 4g에 도시된 바와 같이, 세정 공정을 실시하여 남아있는 스페이서(40A) 및 식각장벽막패턴(32A), 그리고 폴리머(41A)를 제거한다. 이로써, 리세스패턴(38)과 볼패턴(41)으로 이루어진 벌브형 리세스 패턴이 형성된다.
이후, 후처리로 알려진 후식각처리(Light Etch Treatment)를 실시하여, 리세스패턴(38)과 볼패턴(41)의 표면손상(surface damage)을 큐어링(curing)하고, 리세스패턴(38) 형성시 발생된 첨점(horn, 도시 생략)의 높이를 감소시킨다. 또한, 후식각처리에 의해 리세스패턴(38)의 탑코너(Top corner, 38A)가 둥글게 되는 라운딩(Rounding) 효과를 얻어 누설전류가 발생되는 포인트(Poing)를 제거할 수 있다.
바람직하게, 후식각처리는 다운스트림(Down stream) 방식의 플라즈마에처에 서 CF4/O2의 혼합가스를 이용하여 진행하며, 이로써 플라즈마에 의한 손상을 큐어링하고, 첨점을 제거할 수 있다.
도 4h에 도시된 바와 같이, 게이트절연막(42)을 형성한 후, 게이트전극(43)을 형성하여 벌브형 리세스 게이트를 완성한다. 이때, 게이트전극(43)은 폴리실리콘막을 리세스패턴(38) 및 볼패턴(41)이 매립될때까지 증착하고, 텅스텐과 같은 금속전극을 추가로 증착한 후 게이트패터닝을 진행하여 형성할 수 있다.
도 5a 내지 도 5i는 본 발명의 제2실시예에 따른 벌브형 리세스 게이트의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 활성영역이 구비된 기판(51) 상에 식각장벽막(52)을 형성한다. 이때, 식각장벽막(52)은 후속 볼패턴 형성을 위한 식각공정시 식각장벽 역할을 하며, 산화막으로 형성한다.
이어서, 식각장벽막(52) 상에 리세스식각(recess etch)을 진행하기 위해 필요한 하드마스크(200)를 형성한다. 이때, 하드마스크(200)는 폴리실리콘, SiON, 산화막 중에서 선택된 적어도 어느 하나(단일층, 이중층, 삼중층 가능), 비정질카본막(A-C, 54), SiON(55)의 순서로 적층된 구조이다. 여기서, 비정질카본막(54) 아래에 폴리실리콘막(53)이 형성된 것이라 가정한다. SiON(55)은 비정질카본막(54) 식각시 식각장벽 역할을 하고, 비정질카본막(54)와 폴리실리콘막(53)은 기판(51)의 리세스식각시 식각장벽 역할을 하며, 폴리실리콘막(53)은 리세스 식각시 비정질카본막(54)으로 부족할 수 있는 선택비를 확보하기 위해 사용된다.
이어서, 하드마스크(200) 상에 반사방지막(56)을 형성하고, 반사방지막(56) 상에 감광막 도포, 노광 및 현상을 진행하여 감광막패턴(57)을 형성한다. 여기서, 반사방지막(56)은 OBARC(Organic Bottom Anti Reflective Coating)을 사용하며, OBARC로는 SiON을 사용한다.
도 5b에 도시된 바와 같이, 감광막패턴(57)을 식각장벽(Etch barrier)로 하여 반사방지막(56)을 식각하고, 연속해서 하드마스크(200)를 식각한다. 이때, 하드마스크(200) 식각은 SiON(55)을 먼저 식각한 후에 비정질카본막(54)과 폴리실리콘막(53)을 식각하는 순서로 진행하며, 이로써 SiON패턴(55A), 비정질카본막패턴(54A) 및 폴리실리콘막패턴(53A)으로 이루어진 하드마스크패턴(201)이 형성된다. 그리고, 비정질카본막패턴(54A)이 형성되는 시점에서 감광막패턴(57)과 반사방지막(56)은 잔류하지 않는다.
바람직하게, 비정질카본막(54)과 폴리실리콘막(53) 식각시 N2, H2, O2, HBr 또는 Cl2 중에서 선택된 어느 하나의 가스를 단독 또는 적어도 두가지 가스를 혼합하여 식각을 진행한다. 아울러, 비정질카본막(54) 및 폴리실리콘막(53) 식각시에는 전술한 식각가스에 SiCl4 가스를 보호가스(passivation gas)로 첨가한다.
이와 같은 조건에 의해 비정질카본막(54)과 폴리실리콘막(53)을 식각하면 식각시 발생된 제1폴리머(58)가 비정질카본막패턴(54A)과 폴리실리콘막패턴(53A)의 식각된 면에 부착되고, 첨가된 SiCl4 가스에 의해 제1폴리머(58)는 다량의 실리콘을 함유한 폴리머(Si containing polymer)가 된다. 한편, 제1폴리머(58) 형성을 위해 첨가되는 첨가가스는 SiCl4외에 플라즈마 식각 가스로 사용가능한 실리콘 함유 가스를 사용할 수 있다.
도 5c에 도시된 바와 같이, 하드마스크패턴(201)을 식각장벽으로 하여 식각장벽막(52)을 식각한다.
이때, SiON막패턴(55A)은 소모되어 잔류하지 않는다.
이어서, 남아있는 비정질카본막패턴(54A)을 제거한다. 이로써, 하드마스크패턴은 폴리실리콘막패턴(53A)만 잔류한다. 바람직하게, 비정질카본막패턴(54A)을 제거하기 위해 산소플라즈마를 이용한 스트립공정을 진행하며, 이때, 제1폴리머(58)도 동시에 제거된다.
도 5d에 도시된 바와 같이, 기판(51)을 소정 깊이 식각하는 리세스식각(Recess etch)을 진행한다. 이때, 폴리실리콘막패턴(53A)은 기판(51) 식각시 동시에 소모되어 잔류하지 않으므로, 리세스식각이 완료되는 시점에서 기판(51) 위에는 식각장벽막패턴(52A)이 잔류한다.
위와 같은 리세스식각에 의해 기판(51)에 리세스패턴(Recess pattern, 59)이 형성되며, 리세스패턴(59)의 측벽 프로파일을 수직프로파일로 제어하기 위해 리세스식각시 SiCl4를 첨가하여 식각을 진행한다. 바람직하게, 식각장벽막(52) 식각시 CF4와 O2의 혼합가스를 사용하고, 기판(51) 식각시 HBr 또는 Cl2 가스를 사용하는데, 기판(51)의 식각공정시 SiCl4 가스를 첨가하여 식각을 진행하므로써 식각된 리세스패턴(59)의 식각된 단면(측벽)에 제2폴리머(60)를 부착시킨다. 여기서, 제2폴 리머(60)는 SiCl4 가스를 첨가함에 따라 실리콘이 함유된 폴리머가 된다. 한편, 제2폴리머(60) 형성을 위해 첨가되는 첨가가스는 SiCl4외에 플라즈마 식각 가스로 사용가능한 실리콘 함유 가스를 사용할 수 있다.
전술한 바와 같이, 제2폴리머(60)를 발생시키면, 리세스패턴(59)의 측벽 프로파일이 수직프로파일(Vertical profile)을 갖는다. 즉, 제2폴리머(60)에 의해 리세스패턴(59)의 CD 바이어스(Critical Dimension Bias)를 노바이어스(No bias)로 제어할 수 있다.
한편, 비정질카본막(54) 식각, 폴리실콘막(53) 식각, 식각장벽막(52) 식각 및 기판(51) 식각 공정은 인시튜(In-situ) 또는 엑시튜(Ex-situ)로 진행한다.
도 5e에 도시된 바와 같이, 세정(Cleaning)을 실시하여 제2폴리머(60)를 모두 제거한다.
따라서, 세정공정후에는 기판(51) 상에 식각장벽막패턴(52A)만 잔류하고, 기판(51)에는 리세스패턴(59)이 형성된 구조가 된다.
도 5f에 도시된 바와 같이, 플라즈마를 이용하여 기판(51)의 전면에 플라즈마산화막(Plasma oxide, 61)을 형성한다.
이때, 플라즈마산화막(61) 형성시 리세스패턴(59)의 바텀(Bottom) 지역 상부에서 형성되는 두께보다 리세스패턴(59)의 측벽 및 식각장벽막패턴(52A) 상부에서 형성되는 두께가 더 두껍게 형성되도록 한다. 이와 같은 플라즈마산화막(61)은 SiCl4를 사용가능한 플라즈마에처에서 N2/O2 가스를 이용하여 플라즈마산화(Plasma oxidation)를 통해 형성하며, N2/O2 가스를 이용하여 플라즈마산화막(61)을 형성한 후 또는 형성하기 전에 실리콘함유가스인 SiCl4를 첨가하여 실리콘이 함유된 폴리머(도시 생략)를 플라즈마산화막(60) 상부 또는 하부에 미리 생성시킨다. 또한, N2/O2 가스와 SiCl4 가스를 동시에 사용하여도 플라즈마산화막과 폴리머를 형성할 수 있다.
위와 같은 폴리머는 후속 전면식각시 리세스패턴(59)의 측벽을 보호하는 역할을 한다.
도 5g에 도시된 바와 같이, 생성된 플라즈마산화막(61)을 전면식각하여 식각장벽막패턴(52A)과 리세스패턴(59)의 측벽에 스페이서(61A) 형태로 잔류시킨다. 이로써, 리세스패턴(59)의 바닥부분이 노출된다. 이때, 플라즈마산화막(61)이 리세스패턴(59)의 바텀지역에서 얇게 형성되어 있으므로, 전면식각후에 리세스패턴(59)의 바닥부분만 선택적으로 노출시킬 수 있다. 아울러, 플라즈마산화막(61) 형성전 또는 형성후에 생성시킨 폴리머도 전면식각을 통해 선택적으로 식각하여 리세스패턴(59)의 바닥부분을 노출시킨다.
바람직하게, 플라즈마산화막(61)의 전면식각은 플라즈마산화막(61) 형성시의 챔버내에서 인시튜(Insitu)로 CF4/CHF3/O2의 혼합가스를 시용하여 진행한다.
이어서, 노출된 리세스패턴(59)의 바닥부분을 등방성식각(isotropic etch)을 통해 식각하므로써 볼패턴(62)을 형성한다. 이때, 스페이서(61A)는 리세스패턴(59)의 측벽이 손상되는 것을 방지하는 보호막 역할을 한다.
바람직하게, 등방성식각은 Cl2, HBr, SF6, CF4, O2 및 He 중에서 선택된 어느 하나 또는 둘 이상을 혼합하여 진행하여, 압력은 5∼70mTorr, 탑파워는 200∼1200W, 바텀파워는 0∼100W를 인가한다. 이때, 보호가스인 SiCl4를 0.5∼100sccm으로 첨가하여 제3폴리머(62A)를 증착시켜 볼패턴(62)의 측벽을 보호하면서 볼패턴(62)의 크기를 제어한다.
상술한 일련의 플라즈마산화막 형성, 플라즈마산화막의 전면식각, 볼패턴 형성을 위한 등방성 식각 공정은 동일 챔버내에서 순차적으로 진행한다.
도 5h에 도시된 바와 같이, 세정 공정을 실시하여 남아있는 스페이서(61A) 및 식각장벽막패턴(52A), 그리고 제3폴리머(62A)를 제거한다.
이후, 후처리로 알려진 후식각처리(Light Etch Treatment)를 실시하여, 리세스패턴(59)과 볼패턴(62)의 표면손상(surface damage)을 큐어링(curing)하고, 리세스패턴(59) 형성시 발생된 첨점(horn, 도시 생략)의 높이를 감소시킨다. 또한, 후식각처리에 의해 리세스패턴(59)의 탑코너(Top corner, 59A)가 둥글게 되는 라운딩(Rounding) 효과를 얻어 누설전류가 발생되는 포인트(Poing)를 제거할 수 있다.
바람직하게, 후식각처리는 다운스트림(Down stream) 방식의 플라즈마에처에서 CF4/O2의 혼합가스를 이용하여 진행하며, 이로써 플라즈마에 의한 손상을 큐어링하고, 첨점을 제거할 수 있다.
도 5i에 도시된 바와 같이, 게이트절연막(63)을 형성한 후, 게이트전극(64)을 형성하여 벌브형 리세스 게이트를 완성한다. 이때, 게이트전극(64)은 폴리실리 콘막을 리세스패턴(59) 및 볼패턴(62)이 매립될때까지 증착하고, 텅스텐과 같은 금속전극을 추가로 증착한 후 게이트패터닝을 진행하여 형성할 수 있다.
상술한 제1,2실시예에 따르면, 플라즈마산화막을 플라즈마에처에서 형성하므로써, 저온공정이 가능하다. 예컨대, 플라즈마에처의 공정온도는 100℃ 이하이다. 이처럼, 저온에서 스페이서로 사용되는 플라즈마산화막을 형성하면, 공정시간이 단축된다. 또한, 리세스패턴의 바닥에서 상대적으로 얇게 형성이 가능하므로, 볼패턴이 형성되지 않는 불량을 근본적으로 방지하고, 과도한 식각이 불필요하므로 탑어택이 발생하지 않고, 더불어 볼패턴의 크기가 커지지 않으므로 공극의 생성 및 이동이 억제된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명은 리세스게이트의 CD 바이어스의 증가, 보잉 및 슬로프프로파일, 볼패턴 형성 불량 및 탑어택, 공극의 증가 및 이동 현상이 방지되는 벌브형 리세스패턴을 형성하므로써, 서브 40nm 수준의 고집적소자의 리프레쉬 특성을 강화시켜 소자의 수율 및 특성을 향상시킬 수 있는 효과가 있다.

Claims (28)

  1. 기판 상에 식각장벽막을 형성하는 단계;
    상기 식각장벽막 상에 측벽에 제1폴리머가 부착된 하드마스크패턴을 형성하는 단계;
    상기 식각장벽막과 기판을 순차적으로 식각하여 측벽에 제2폴리머가 부착된 리세스패턴을 형성하는 단계;
    상기 제1,2폴리머 및 하드마스크패턴을 제거하는 단계;
    상기 리세스패턴의 바닥을 노출시키는 스페이서를 형성하는 단계; 및
    상기 노출된 리세스패턴의 바닥을 식각하여 볼패턴을 형성하는 단계
    를 포함하는 벌브형 리세스 패턴의 제조 방법.
  2. 제1항에 있어서,
    상기 제1,2폴리머는,
    다량의 실리콘을 함유한 폴리머(Si containing polymer)인 벌브형 리세스 패턴의 제조 방법.
  3. 제2항에 있어서,
    상기 제1,2폴리머는,
    실리콘함유가스를 첨가하여 생성시키는 벌브형 리세스 패턴의 제조 방법.
  4. 제3항에 있어서,
    상기 실리콘함유가스는 SiCl4를 사용하는 벌브형 리세스패턴의 제조 방법.
  5. 제1항에 있어서,
    상기 하드마스크패턴은 적어도 비정질카본을 포함하는 적층을 형성한 후 식각하여 형성하는 벌브형 리세스패턴의 제조 방법.
  6. 제5항에 있어서,
    상기 하드마스크패턴은, 비정질카본막과 SiON의 순서로 적층한 후 식각하여 형성하는 벌브형 리세스패턴의 제조 방법.
  7. 제5항에 있어서,
    상기 하드마스크패턴은,
    폴리실리콘, SiON, 산화막 중에서 선택된 적어도 어느 하나, 비정질카본막, SiON의 순서로 적층한 후 식각하여 형성하는 벌브형 리세스패턴의 제조 방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 하드마스크패턴의 비정질카본막 식각시,
    N2, H2, O2, HBr 또는 Cl2 중에서 선택된 어느 하나의 가스를 단독 또는 적어도 두가지 가스를 혼합하여 식각을 진행하는 벌브형 리세스패턴의 제조 방법.
  9. 제8항에 있어서,
    상기 비정질카본막의 식각공정은,
    TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma) 또는 CCP(Capacitively Coupled Plasma)의 플라즈마식각장비(Plasma etcher)에서 5∼100mTorr의 압력, 200∼1200W의 탑파워(Top power), 10∼500W의 바텀파워(Bottom power) 조건에서 진행하는 벌브형 리세스 패턴의 제조 방법.
  10. 제1항에 있어서,
    상기 제2폴리머가 부착된 리세스패턴을 형성하는 단계에서,
    상기 제2폴리머는 상기 기판 식각시 실리콘함유가스를 첨가하여 생성시키는 벌브형 리세스 패턴의 제조 방법.
  11. 제10항에 있어서,
    상기 실리콘함유가스는 SiCl4를 사용하는 벌브형 리세스패턴의 제조 방법.
  12. 제10항에 있어서,
    상기 기판 식각시,
    Cl2, HBr, O2, N2, He, SF6, 또는 CF4 중에서 선택된 적어도 어느 하나를 단독 또는 두 가지 이상의 가스를 혼합하여 사용하고, 5∼100mTorr의 압력, 200∼1200W의 탑파워(Top power), 10∼500W의 바텀파워(Bottom power) 조건에서 진행하는 벌브형 리세스 패턴의 제조 방법.
  13. 제1항에 있어서,
    상기 노출된 리세스패턴의 바닥을 식각하여 볼패턴을 형성하는 단계에서,
    상기 리세스패턴의 바닥 식각시 실리콘이 함유된 가스를 첨가하여 상기 볼패턴의 측벽에 폴리머가 생성되도록 하는 벌브형 리세스 패턴의 제조 방법.
  14. 제13항에 있어서,
    상기 실리콘함유가스는 0.5∼100sccm 유량의 SiCl4를 사용하는 벌브형 리세스패턴의 제조 방법.
  15. 제1항에 있어서,
    상기 식각장벽막 상에 상기 리세스패턴의 바닥을 노출시키는 스페이서를 형성하는 단계는,
    상기 식각장벽막을 포함한 전면에 상기 스페이서로 사용되는 산화막을 형성하는 단계; 및
    전면식각으로 상기 산화막을 식각하여 상기 리세스패턴의 바닥을 노출시키는 형태로 상기 산화막을 잔류시키는 단계
    를 포함하는 벌브형 리세스 패턴의 제조 방법.
  16. 제15항에 있어서,
    상기 산화막은, 상기 리세스패턴의 바닥상부에서 형성되는 두께가 상기 식각장벽막 상부 및 리세스패턴의 측벽에서 형성되는 두께보다 더 얇게 형성되는 벌브형 리세스 패턴의 제조 방법.
  17. 제16항에 있어서,
    상기 산화막은 플라즈마에처에서 N2와 O2의 혼합가스를 이용하여 형성하는 벌브형 리세스 패턴의 제조 방법.
  18. 제17항에 있어서,
    상기 N2와 O2의 혼합가스와 함께 실리콘함유가스를 동시에 이용하여 폴리머를 동시에 형성하는 벌브형 리세스 패턴의 제조 방법.
  19. 제17항에 있어서,
    상기 N2와 O2의 혼합가스를 이용하여 산화막을 형성한 후에 실리콘함유가스 를 이용하여 상기 산화막 상에 폴리머를 형성하는 벌브형 리세스 패턴의 제조 방법.
  20. 제17항에 있어서,
    상기 N2와 O2의 혼합가스를 이용하여 산화막을 형성하기 전에 실리콘함유가스를 이용하여 폴리머를 미리 형성하는 벌브형 리세스 패턴의 제조 방법.
  21. 제18항 내지 제20항 중 어느 한 항에 있어서,
    상기 실리콘함유가스는 SiCl4를 사용하는 벌브형 리세스패턴의 제조 방법.
  22. 제15항에 있어서,
    상기 전면식각은,
    상기 산화막 형성시의 챔버내에서 인시튜(In-situ)로 CF4/CHF3/O2의 혼합가스를 시용하여 진행하는 벌브형 리세스 패턴의 제조 방법.
  23. 제1항에 있어서,
    상기 볼패턴을 형성하는 단계는,
    등방성식각으로 진행하는 벌브형 리세스 패턴의 제조 방법.
  24. 제23항에 있어서,
    상기 등방성식각은 Cl2, HBr, SF6, CF4, O2 및 He 중에서 선택된 어느 하나 또는 둘 이상을 혼합하여 진행하여, 압력은 5∼70mTorr, 탑파워는 200∼1200W, 바텀파워는 0∼100W를 인가하여 진행하는 벌브형 리세스 패턴의 제조 방법.
  25. 제1항에 있어서,
    상기 스페이서를 형성하는 단계와 상기 볼패턴을 형성하는 단계는, 동일 챔버내에서 순차적으로 진행하는 벌브형 리세스 패턴의 제조 방법.
  26. 제1항에 있어서,
    상기 볼패턴 형성후에,
    후식각처리를 진행하는 벌브형 리세스 패턴의 제조 방법.
  27. 제26항에 있어서,
    상기 후식각처리는, 다운스트림(Down stream) 방식의 플라즈마에처에서 CF4/O2의 혼합가스를 이용하여 진행하는 벌브형 리세스 패턴의 제조 방법.
  28. 제1항에 있어서,
    상기 식각장벽막은, 산화막으로 형성하는 벌브형 리세스 패턴의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101585214B1 (ko) * 2009-09-03 2016-01-13 삼성전자주식회사 리세스 형성 방법 및 이를 포함하는 반도체 소자의 형성 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100824995B1 (ko) * 2006-12-27 2008-04-24 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조 방법
US8512582B2 (en) * 2008-09-15 2013-08-20 Micron Technology, Inc. Methods of patterning a substrate
JP2015041724A (ja) * 2013-08-23 2015-03-02 東京エレクトロン株式会社 半導体デバイスを製造する方法
CN107438892B (zh) * 2016-03-28 2021-08-24 株式会社日立高新技术 等离子处理方法以及等离子处理装置
US10515849B2 (en) * 2017-11-30 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device, interconnection structure and method for forming the same
US20250062124A1 (en) * 2023-08-18 2025-02-20 Tokyo Electron Limited Methods and structures for improving etch profile of underlying layers

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100282452B1 (ko) 1999-03-18 2001-02-15 김영환 반도체 소자 및 그의 제조 방법
KR20060058959A (ko) * 2004-11-26 2006-06-01 삼성전자주식회사 리세스 게이트 및 그 형성 방법
KR20060074983A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 리세스채널을 이용한 반도체소자의 제조 방법
KR100628378B1 (ko) 2005-11-10 2006-09-27 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4713682A (en) * 1984-04-25 1987-12-15 Honeywell Inc. Dielectric barrier material
JPH0640588B2 (ja) * 1987-03-13 1994-05-25 株式会社東芝 半導体記憶装置
FR2640809B1 (fr) * 1988-12-19 1993-10-22 Chouan Yannick Procede de gravure d'une couche d'oxyde metallique et depot simultane d'un film de polymere, application de ce procede a la fabrication d'un transistor
US5556501A (en) * 1989-10-03 1996-09-17 Applied Materials, Inc. Silicon scavenger in an inductively coupled RF plasma reactor
US5183775A (en) * 1990-01-23 1993-02-02 Applied Materials, Inc. Method for forming capacitor in trench of semiconductor wafer by implantation of trench surfaces with oxygen
US5246801A (en) * 1991-09-20 1993-09-21 At&T Bell Laboratories Method of repairing indentations in phase-shifting lithographic masks
JP3407086B2 (ja) * 1994-06-17 2003-05-19 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
US5933759A (en) * 1996-12-31 1999-08-03 Intel Corporation Method of controlling etch bias with a fixed lithography pattern for sub-micron critical dimension shallow trench applications
US5915192A (en) * 1997-09-12 1999-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming shallow trench isolation
US6576547B2 (en) * 1998-03-05 2003-06-10 Micron Technology, Inc. Residue-free contact openings and methods for fabricating same
US6326300B1 (en) * 1998-09-21 2001-12-04 Taiwan Semiconductor Manufacturing Company Dual damascene patterned conductor layer formation method
US6451703B1 (en) * 2000-03-10 2002-09-17 Applied Materials, Inc. Magnetically enhanced plasma etch process using a heavy fluorocarbon etching gas
US6376384B1 (en) * 2000-04-24 2002-04-23 Vanguard International Semiconductor Corporation Multiple etch contact etching method incorporating post contact etch etching
US20030052088A1 (en) * 2001-09-19 2003-03-20 Anisul Khan Method for increasing capacitance in stacked and trench capacitors
US6979652B2 (en) * 2002-04-08 2005-12-27 Applied Materials, Inc. Etching multi-shaped openings in silicon
US6764949B2 (en) * 2002-07-31 2004-07-20 Advanced Micro Devices, Inc. Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication
US20040038537A1 (en) * 2002-08-20 2004-02-26 Wei Liu Method of preventing or suppressing sidewall buckling of mask structures used to etch feature sizes smaller than 50nm

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100282452B1 (ko) 1999-03-18 2001-02-15 김영환 반도체 소자 및 그의 제조 방법
KR20060058959A (ko) * 2004-11-26 2006-06-01 삼성전자주식회사 리세스 게이트 및 그 형성 방법
KR20060074983A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 리세스채널을 이용한 반도체소자의 제조 방법
KR100628378B1 (ko) 2005-11-10 2006-09-27 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101585214B1 (ko) * 2009-09-03 2016-01-13 삼성전자주식회사 리세스 형성 방법 및 이를 포함하는 반도체 소자의 형성 방법

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