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KR100791006B1 - 싱글레벨 셀 및 멀티레벨 셀을 구비하는 반도체 메모리장치 및 그 구동방법 - Google Patents

싱글레벨 셀 및 멀티레벨 셀을 구비하는 반도체 메모리장치 및 그 구동방법 Download PDF

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KR100791006B1
KR100791006B1 KR1020060123379A KR20060123379A KR100791006B1 KR 100791006 B1 KR100791006 B1 KR 100791006B1 KR 1020060123379 A KR1020060123379 A KR 1020060123379A KR 20060123379 A KR20060123379 A KR 20060123379A KR 100791006 B1 KR100791006 B1 KR 100791006B1
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KR
South Korea
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control signal
command
logic circuit
enable control
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Inventor
강은숙
최영준
이상길
이대현
Original Assignee
삼성전자주식회사
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Abstract

외부로부터 수신된 커맨드 또는 어드레스에 오류가 존재하는 경우 오류 제어동작을 수행하는 반도체 메모리 장치 및 그 구동방법이 개시된다. 상기 반도체 메모리 장치는, 싱글레벨 셀 영역과 멀티레벨 셀 영역을 포함하는 메모리 셀 어레이와, 외부로부터 수신되는 커맨드를 입력받아 이를 디코딩하는 커맨드 디코더와, 외부로부터 수신되는 어드레스를 입력받아, 상기 어드레스에 대응하는 메모리 셀이 상기 싱글레벨 셀 영역 및 멀티레벨 셀 영역 중 어느 영역에 속하는지 판별하는 영역 판별부와, 상기 디코딩된 커맨드 및 상기 판별 결과에 따라 적어도 하나의 인에이블 제어신호를 발생하는 커맨드 플래그 발생부 및 상기 인에이블 제어신호에 응답하여, 메모리 셀을 구동하기 위한 제어신호를 발생하거나 오류 제어동작을 수행하는 로직회로를 구비하는 것을 특징으로 한다.

Description

싱글레벨 셀 및 멀티레벨 셀을 구비하는 반도체 메모리 장치 및 그 구동방법{Semiconductor Memory Device having Single-level cells and Multi-level cells and Driving Method for the same}
도 1a는 싱글레벨 셀에서 문턱전압(threshold voltage)에 대응하는 데이터 상태를 나타내는 도면이다.
도 1b는 멀티레벨 셀에서 문턱전압에 대응하는 데이터 상태를 나타내는 도면이다.
도 2는 종래의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 본 발명의 반도체 메모리 장치에 적용되는 메모리 셀 어레이의 구조를 나타내는 블록도이다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 5는 도 4의 커맨드 플래그 발생부를 상세하게 나타내기 위한 회로도이다.
도 6은 도 4의 반도체 메모리 장치의 동작의 제1예를 나타내기 위한 파형도이다.
도 7은 도 4의 반도체 메모리 장치의 동작의 제2예를 나타내기 위한 파형도이다.
도 8은 도 4의 반도체 메모리 장치의 동작의 제3예를 나타내기 위한 파형도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구동방법을 나타내는 플로우차트이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 메모리 장치 110: 커맨드 디코더
120: 영역 판별부 130: 커맨드 플래그 발생부
140: 로직회로 141: 제1 로직회로
142: 제2 로직회로 143: 오류제어 로직회로
150: 메모리 컨트롤러 160: 메모리 셀 어레이
170: 영역정보 저장부 180: 오류정보 저장부
본 발명은 반도체 메모리 장치 및 그 구동방법에 관한 것으로서, 더 자세하게는 싱글비트 셀과 멀티비트 셀을 구비하는 메모리 장치에서 오동작이나 시스템 동작 불능 상태가 발생하는 문제를 개선할 수 있는 반도체 메모리 장치 및 그 구동방법에 관한 것이다.
모바일(Mobile) 시스템 및 여러 가지 응용 시스템의 개발에 따라 비휘발성 메모리인 플래시(flash) 메모리의 요구가 증가되고 있다. 전기적으로 소거 및 프로 그램이 가능한 불휘발성 메모리 장치인 플래시 메모리는, 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있다. 특히 낸드(NAND)형 플래시 메모리 장치는 복수 개의 메모리 셀들이 직렬로 연결되는 스트링 구조를 가지고 있기 때문에, 집적이 용이할 뿐 아니라 낮은 가격으로 공급될 수 있다. 이러한 이유로 낸드형 플래시 메모리 장치는 각종 휴대용 제품들의 데이터 메모리로서 사용되고 있다.
한편, 플래시 메모리 장치와 관련 기술의 발전에 따라, 하나의 메모리 셀에 2 이상의 멀티비트를 저장할 수 있는 플래시 메모리 장치가 널리 이용되고 있다. 싱글레벨 셀(Single-level cell, SLC)은 하나의 메모리 셀에 1비트의 데이터를 저장하는 용도로 사용되며, 멀티레벨 셀(Multi-level cell, SLC)은 하나의 메모리 셀에 2비트 또는 그 이상의 데이터를 저장하는 용도로 사용된다.
도 1a는 싱글레벨 셀에서 문턱전압(threshold voltage)에 대응하는 데이터 상태를 나타내는 도면이다. 도시된 바와 같이 싱글레벨 셀에서 1 비트의 데이터를 저장함에 있어서, 프로그램된 문턱전압이 1 내지 3볼트일 때에는 메모리 셀에 저장된 데이터는 논리 "1"이며, 프로그램된 문턱전압이 5내지 7볼트일 때에는 메모리 셀에 저장된 데이터는 논리 "0"이 된다. 메모리 셀에 저장된 데이터는 독출동작시, 상기 문턱전압의 차이에 의하여 셀 전류값에 차이가 발생하며, 상기 셀 전류값을 감지함으로써 메모리 셀에 저장된 데이터를 독출하게 된다.
도 1b는 멀티레벨 셀에서 문턱전압에 대응하는 데이터 상태를 나타내는 도면이다. 일예로서 하나의 메모리 셀에 2 비트의 데이터가 저장되는 경우가 도시된다. 도시된 바와 같이 멀티레벨 셀에서 2 비트의 데이터를 저장함에 있어서, 프로그램된 문턱전압이 1 내지 3볼트일 때에는 메모리 셀에 저장된 데이터는 논리 "11"이며, 프로그램된 문턱전압이 3.8 내지 4.2볼트일 때에는 메모리 셀에 저장된 데이터는 논리 "10"이다. 또한 프로그램된 문턱전압이 4.9 내지 5.4볼트일 때에는 메모리 셀에 저장된 데이터는 논리 "01"이며, 프로그램된 문턱전압이 6.5 내지 7.0볼트일 때에는 메모리 셀에 저장된 데이터는 논리 "00"이 된다.
하나의 플래시 메모리 장치에 구비되는 메모리 셀은 하나의 비트를 저장하기 위한 싱글레벨 셀로 사용되거나, 2 비트 이상의 데이터를 저장하기 위한 멀티레벨 셀로 사용될 수 있다. 또한 하나의 플래시 메모리 장치에구비되는 메모리 셀에서 일부 영역은 싱글레벨 셀로 사용되며, 다른 일부 영역은 멀티레벨 셀로 사용될 수 있다.
하나의 플래시 메모리 장치에서 메모리 셀들이 싱글레벨 셀 및 멀티레벨 셀로 다양하게(variable) 사용되는 경우, 상기 싱글레벨 셀 및 멀티레벨 셀은 각각 별도의 커맨드(command)를 통해 구동되어진다. 다시 말하면, 소정의 셀 영역 정보를 이용하여 메모리 셀 중 일부 영역이 싱글레벨 셀로 설정되고, 다른 일부 영역이 멀티레벨 셀로 설정되며, 싱글레벨 셀 영역에 속하는 메모리 셀에 대응하는 어드레스와 싱글레벨 셀 용 커맨드를 입력받아, 상기 싱글레벨 셀에 대하여 프로그램 및 독출 등의 동작을 수행한다. 또한 멀티레벨 셀 영역에 속하는 메모리 셀에 대응하는 어드레스와 멀티레벨 셀 용 커맨드를 입력받아, 상기 멀티레벨 셀에 대하여 프로그램 및 독출 등의 동작을 수행한다. 상술한 바와 같은 싱글레벨 셀 및 멀티레벨 셀을 포함하는 플래시 메모리 장치의 일반적인 구조를 도 2를 참조하여 설명하면 다음과 같다.
도 2는 종래의 반도체 메모리 장치를 나타내는 블록도이다. 도시된 바와 같이 상기 일반적인 플래시 메모리 장치(10)는, 커맨드 디코더(11), 커맨드 플래그 발생부(12), SLC용 로직회로(13), MLC용 로직회로(14), 메모리 컨트롤러(15) 및 메모리 셀(16)을 구비할 수 있다. 커맨드 디코더(11)로는 싱글레벨 셀의 프로그램 또는 독출을 위한 싱글레벨 셀용 커맨드가 입력되거나, 또는 멀티레벨 셀의 프로그램 또는 독출을 위한 멀티레벨 셀용 커맨드가 입력된다. 메모리 셀(16)의 일부 영역은 싱글레벨 셀로 사용되며, 다른 일부 영역은 멀티레벨 셀로 사용된다.
커맨드 디코더(11)는 외부 호스트(HOST, 미도시)로부터 제공되는 커맨드를 입력받아 이를 디코딩한다. 디코딩된 커맨드는 커맨드 플래그 발생부(12)로 제공된다.
커맨드 플래그 발생부(12)는 상기 디코딩된 커맨드에 응답하여, SLC용 로직회로(13) 및 MLC용 로직회로(14) 중 어느 하나를 인에이블 시키기 위한 신호를 출력한다. 일예로서, 입력된 커맨드가 싱글레벨 셀 용 커맨드인 경우, SLC용 로직회로(13)를 인에이블 시키기 위하여 EN1 신호를 활성화시켜 출력한다. 또한 입력된 커맨드가 멀티레벨 셀 용 커맨드인 경우, MLC용 로직회로(14)를 인에이블 시키기 위하여 EN2 신호를 활성화시켜 출력한다.
활성화된 EN1 신호에 의하여 SLC용 로직회로(13)가 인에이블된 경우, SLC용 로직회로(13)는 메모리 셀(16) 중 싱글레벨 셀을 구동하기 위한 일련의 동작에 따 른 제어신호(C1)를 메모리 컨트롤러(15)로 제공한다. 메모리 컨트롤러(15)는 각종 전압신호 및 제어신호들(C3)을 생성하며, 상기 생성된 신호들(C3)을 메모리 셀(16)로 제공한다. 이 경우 상기 신호들(C3)은 메모리 셀(16) 중 싱글레벨 셀을 구동하기 위한 신호이다.
한편, 입력되는 커맨드가 멀티레벨 셀 용 커맨드인 경우, EN2 신호가 활성화되며 MLC용 로직회로(14)가 인에이블된다. MLC용 로직회로(14)는 멀티레벨 셀을 구동하기 위한 일련의 동작에 따른 제어신호(C2)를 메모리 컨트롤러(15)로 제공한다. 메모리 컨트롤러(15)는 각종 전압신호 및 제어신호들(C3)을 메모리 셀(16)로 제공하며, 이 경우 상기 신호들(C3)은 메모리 셀(16) 중 멀티레벨 셀을 구동하기 위한 신호이다.
상기와 같이 구성되는 일반적인 플래시 메모리 장치(10)에 있어서, 싱글레벨 셀용 커맨드가 입력됨에도 불구하고 멀티레벨 셀에 대응하는 어드레스가 입력되거나, 또는 멀티레벨 셀용 커맨드가 입력됨에도 불구하고 싱글레벨 셀에 대응하는 어드레스가 입력되는 경우가 발생할 수 있다. 또는, 일예로서 64개의 페이지를 구비하는 하나의 싱글레벨 셀 블록을 구동하는 경우에 있어서, 상기 페이지 어드레스의 범위를 벗어하는 잘못된 어드레스가 입력되는 경우가 발생할 수 있다. 상기와 같은 경우에 있어서 플래시 메모리 장치(10)는 오동작을 수행하거나 또는 시스템 동작 불능 상태가 발생할 수 있다. 그러나, 종래의 경우에는 잘못된 어드레스 입력 등에 의한 원인으로 오동작이 발생하거나 또는 시스템이 동작 불능 상태에 빠지는 문제를 방지할 수 없었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 외부로부터 수신된 커맨드 및 어드레스에 따라 오류 제어동작을 수행함으로써, 메모리 장치가 오동작하거나 시스템 동작 불능이 발생하는 문제를 개선할 수 있는 반도체 메모리 장치 및 그 구동방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 싱글레벨 셀 영역과 멀티레벨 셀 영역을 포함하는 메모리 셀 어레이와, 외부로부터 수신되는 커맨드를 입력받아 이를 디코딩하는 커맨드 디코더와, 외부로부터 수신되는 어드레스를 입력받아, 상기 어드레스에 대응하는 메모리 셀이 상기 싱글레벨 셀 영역 및 멀티레벨 셀 영역 중 어느 영역에 속하는지 판별하는 영역 판별부와, 상기 디코딩된 커맨드 및 상기 판별 결과에 따라 적어도 하나의 인에이블 제어신호를 발생하는 커맨드 플래그 발생부 및 상기 인에이블 제어신호에 응답하여, 메모리 셀을 구동하기 위한 제어신호를 발생하거나 오류 제어동작을 수행하는 로직회로를 구비하는 것을 특징으로 한다.
바람직하게는 상기 로직회로는, 상기 커맨드 플래그 발생부로부터 출력되는 제1 인에이블 제어신호에 응답하여, 상기 싱글레벨 셀을 구동하기 위한 제어신호를 발생하는 제1 로직회로 및 상기 커맨드 플래그 발생부로부터 출력되는 제2 인에이블 제어신호에 응답하여, 상기 멀티레벨 셀을 구동하기 위한 제어신호를 발생하는 제2 로직회로를 구비하는 것을 특징으로 한다.
또한 바람직하게는 상기 로직회로는, 상기 커맨드 플래그 발생부로부터 출력되는 제3 인에이블 제어신호에 응답하여, 오류 제어동작을 수행하는 오류제어 로직회로를 더 구비하는 것을 특징으로 한다.
한편, 상기 제1 로직회로, 상기 제2 로직회로 및 상기 오류제어 로직회로는, 각각 스테이트 머신(State Machine)을 구비할 수 있다.
한편 상기 커맨드 플래그 발생부는, 상기 수신된 커맨드가 싱글레벨 셀용 커맨드이고 상기 수신된 어드레스가 싱글레벨 셀 영역에 해당하는 경우, 상기 제1 인에이블 제어신호를 활성화시켜 출력하며, 상기 수신된 커맨드가 멀티레벨 셀용 커맨드이고 상기 수신된 어드레스가 멀티레벨 셀 영역에 해당하는 경우, 상기 제2 인에이블 제어신호를 활성화시켜 출력하는 것을 특징으로 한다.
또한, 상기 커맨드 플래그 발생부는, 상기 수신된 커맨드가 구동하고자 하는 메모리 셀과 상기 수신된 어드레스에 대응하는 메모리 셀이 서로 다른 영역에 속하는 경우, 상기 제3 인에이블 제어신호를 활성화시켜 출력하는 것을 특징으로 한다.
바람직하게는 상기 오류제어 로직회로는, 상기 오류 제어동작 수행 후, 메모리 장치가 명령 대기 상태임을 나타내는 정보를 외부로 제공하기 위하여, 플래그 신호를 활성화하여 출력하는 것을 특징으로 한다.
또한 바람직하게는 상기 반도체 메모리 장치는, 상기 싱글레벨 셀 영역과 멀티레벨 셀 영역의 어드레스 정보를 저장하며, 상기 어드레스 정보를 상기 영역 판별부로 제공하기 위한 저장부를 더 구비할 수 있다.
또한 바람직하게는 상기 반도체 메모리 장치는, 상기 오류제어 로직회로에 연결되며, 상기 오류제어 로직회로로부터 제공되는 오류 발생정보를 저장하기 위한 저장부를 더 구비할 수 있다.
또한 바람직하게는, 상기 메모리 셀 어레이는 플래시(Flash) 메모리 셀 어레이가 적용될 수 있다.
한편, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 싱글레벨 셀 영역과 멀티레벨 셀 영역을 포함하는 메모리 셀 어레이와, 외부로부터 수신되는 커맨드를 입력받아 이를 디코딩하는 커맨드 디코더와, 외부로부터 수신되는 어드레스를 입력받아, 상기 수신된 어드레스가 상기 메모리 셀 어레이에 대응하는 블록 넘버 또는 페이지 넘버 범위에 포함되는지 판별하고, 판별신호를 출력하는 영역 판별부와, 상기 디코딩된 커맨드 및 상기 판별 신호에 응답하여 적어도 하나의 인에이블 제어신호를 발생하는 커맨드 플래그 발생부 및 상기 인에이블 제어신호에 응답하여, 메모리 셀을 구동하기 위한 제어신호를 발생하거나 오류 제어동작을 수행하는 로직회로를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 싱글레벨 셀 영역은 각각의 블록당 m 개의 페이지(page)를 구비하고, 상기 멀티레벨 셀 영역은 각각의 블록당 n 개의 페이지를 구비하며(m,n은 정수), 상기 영역 판별부는, 수신된 어드레스의 페이지 넘버가 상기 메모리 셀 어레이의 해당 블록의 페이지 넘버 범위에 포함되는지를 판단하는 것을 특징으로 한다.
또한 바람직하게는, 상기 커맨드 플래그 발생부는, 상기 수신된 어드레스의 페이지 넘버가 해당 블록의 페이지 넘버 범위에 포함되는 경우, 상기 제1 인에이블 제어신호 또는 상기 제2 인에이블 제어신호를 활성화시켜 출력하며, 상기 수신된 어드레스의 페이지 넘버가 해당 블록의 페이지 범위 범위를 벗어난 경우, 상기 제3 인에이블 제어신호를 활성화시켜 출력하는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 반도체 메모리 장치의 구동방법은, 외부로부터 커맨드 및 어드레스를 수신하는 단계와, 상기 수신된 어드레스에 대응하는 메모리 셀이, 싱글레벨 셀 영역 및 멀티레벨 셀 영역 중 어느 영역에 속하는지 판별하는 단계와, 상기 커맨드 및 상기 판별 결과에 따라, 적어도 하나의 인에이블 제어신호를 발생하는 단계 및 상기 인에이블 제어신호에 응답하여, 메모리 셀을 구동하기 위한 제어신호를 발생하거나 오류 제어동작을 수행하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구동방법은, 외부로부터 커맨드 및 어드레스를 수신하는 단계와, 상기 수신된 어드레스가 싱글레벨 셀 영역에 대응하는 어드레스 범위 또는 멀티레벨 셀 영역에 대응하는 어드레스 범위 내에 포함되는지 판별하는 단계와, 상기 커맨드 및 상기 판별 결과에 따라, 적어도 하나의 인에이블 제어신호를 발생하는 단계 및 상기 인에이블 제어신호에 응답하여, 메모리 셀을 구동하기 위한 제어신호를 발생하거나 오류 제어동작을 수행하는 단계를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 반도체 메모리 장치에 적용되는 메모리 셀 어레이의 구조를 나타내는 블록도이다. 도시된 바와 같이 플래시 메모리 셀 등의 비휘발성 메모리 셀을 구비하는 메모리 셀 어레이는 적어도 하나의 블록을 구비한다.
메모리 셀 어레이에 구비되는 적어도 하나의 메모리 블록에서, 일부의 블록(BLK0 내지 BLK2)은 싱글레벨 셀로 사용되며, 다른 일부의 블록(BLK3 내지 BLKn)은 싱글레벨 셀로 사용될 수 있다. 싱글레벨 셀로 사용되는 메모리 셀과 멀티레벨 셀로 사용되는 메모리 셀은 서로 프로그램/독출 동작 방법이 서로 다르므로, 싱글레벨 셀을 구동하기 위한 커맨드와 멀티레벨 셀을 구동하기 위한 커맨드는 서로 구분되어 진다.
메모리 셀 어레이에 구비되는 각각의 메모리 블록은 복수의 스트링을 구비할 수 있으며, 각각의 스트링에는 스트링 선택 트랜지스터(SST), 하나 이상의 메모리 셀(M0 내지 Mm) 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 스트링 선택 트랜지스터(SST)의 게이트에는 스트링 선택 라인(SSL)이 연결되며, 하나 이상의 메모리 셀(M0 내지 Mm)의 게이트에는 각각 워드라인(WL0 내지 WLm)이 연결된다. 또한 접지 선택 트랜지스터(GST)의 게이트에는 접지 선택 라인(GSL)이 연결된다. 복수의 스트링 각각에 구비되는 스트링 선택 트랜지스터(SST)의 일 전극에는 비트라인(BL0,BL1)이 각각 연결되며, 상기 접지 선택 트랜지스터(GST)의 일 전극에는 공 통 소스 라인(CSL)이 연결된다.
상술한 바와 같이 메모리 셀 어레이는 싱글레벨 셀 영역과 멀티레벨 셀 영역을 포함할 수 있으며, 상기 싱글레벨 셀을 구동하기 위한 커맨드와 멀티레벨 셀을 구동하기 위한 커맨드는 서로 구분되어진다. 반도체 메모리 장치를 구동함에 있어서, 싱글레벨용 커맨드가 입력됨에도 불구하고 멀티레벨 셀에 대응하는 어드레스가 수신되는 경우, 또는 멀티레벨용 커맨드가 입력됨에도 불구하고 싱글레벨 셀에 대응하는 어드레스가 수신되는 경우에 있어서, 상기 반도체 메모리 장치는 오동작을 하거나 시스템이 다운되는 등의 문제가 발생할 수 있다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도시된 바와 같이 상기 반도체 메모리 장치(100)는, 커맨드 디코더(110), 영역 판별부(120), 커맨드 플래그 발생부(130), 로직회로(140), 메모리 컨트롤러(150) 및 메모리 셀 어레이(160)을 구비할 수 있다. 상기 메모리 셀 어레이(160)의 일부 영역은 싱글레벨 셀로 사용되며, 다른 일부 영역은 멀티레벨 셀로 사용된다.
상기 커맨드 디코더(110)는 외부로부터 싱글레벨 셀용 커맨드(CMD for SLC) 또는 멀티레벨 셀용 커맨드(CMD for MLC)를 수신한다. 커맨드 디코더(110)는 상기 수신된 커맨드를 디코딩하고, 디코딩된 커맨드(Dec_CMD)를 커맨드 플래그 발생부(130)로 제공한다.
한편, 상기 영역 판별부(120)는 외부로부터 어드레스(ADDRESS)를 수신하고, 상기 어드레스(ADDRESS)에 대응하는 메모리 셀이 메모리 셀 어레이(160)에서 싱글레벨 셀 영역에 속하는지 또는 멀티레벨 셀 영역에 속하는지를 판단한다. 영역 판 별부(120)는 상기 판별 결과에 따른 판별신호(DET)를 커맨드 플래그 발생부(130)로 제공한다.
바람직하게는 상기 반도체 메모리 장치(100)는, 메모리 셀 어레이(160)에서 싱글레벨 셀 영역에 대한 어드레스 정보와 멀티레벨 셀 영역에 대한 어드레스 정보를 저장하는 영역 정보 저장부(170)를 더 구비할 수 있다. 상기 영역 정보 저장부(170)는 레지스터 등의 어떠한 저장수단으로 이루어져도 무방하다. 영역 판별부(120)는, 수신된 어드레스(ADDRESS)의 영역을 판별함에 있어서, 상기 영역 정보 저장부(170)에 저장된 싱글레벨 셀 영역 및 멀티레벨 셀 영역의 어드레스 정보를 이용할 수 있다.
커맨드 플래그 발생부(130)는, 커맨드 디코더(110)로부터 디코딩된 커맨드(Dec_CMD)와, 영역 판별부(120)로부터 판별신호(DET)를 입력받는다. 또한 상기 디코딩된 커맨드(Dec_CMD) 및 판별신호(DET)에 응답하여 적어도 하나의 인에이블 제어신호(EN11 내지 EN13)를 발생한다.
바람직하게는 상기 커맨드 플래그 발생부(130)는, 제1 내지 제3 인에이블 제어신호(EN11 내지 EN13)를 발생하며, 상기 디코딩된 커맨드(Dec_CMD) 및 판별신호(DET)에 응답하여 제1 내지 제3 인에이블 제어신호(EN11 내지 EN13) 중 어느 하나의 인에이블 제어신호를 활성화시켜 출력한다. 일예로서, 상기 수신된 커맨드가 싱글레벨 셀용 커맨드이고 상기 수신된 어드레스(ADDRESS)가 싱글레벨 셀 영역에 해당하는 경우 제1 인에이블 제어신호(EN11)를 활성화시켜 출력한다. 또한 상기 수신된 커맨드가 멀티레벨 셀용 커맨드이고 상기 수신된 어드레스(ADDRESS)가 멀티레 벨 셀 영역에 해당하는 경우 제2 인에이블 제어신호(EN12)를 활성화시켜 출력한다. 그러나, 상기 수신된 커맨드가 싱글레벨 셀용 커맨드이고 상기 수신된 어드레스(ADDRESS)가 멀티레벨 셀 영역에 해당하는 경우, 또는 상기 수신된 커맨드가 멀티레벨 셀용 커맨드이고 상기 수신된 어드레스(ADDRESS)가 싱글레벨 셀 영역에 해당하는 경우에는 제3 인에이블 제어신호(EN13)를 활성화시켜 출력한다.
제1 내지 제3 인에이블 제어신호(EN11 내지 EN13) 중 어느 하나의 인에이블 제어신호가 활성화되며, 상기 제1 내지 제3 인에이블 제어신호(EN11 내지 EN13)는 로직회로(140)로 제공된다. 상기 로직회로(140)는, 제1 내지 제3 인에이블 제어신호(EN11 내지 EN13)에 응답하여, 메모리 셀을 구동하기 위한 제어신호(C11,C12)를 발생하거나 오류 제어동작을 수행한다.
상기 로직회로(140)는, 싱글레벨 셀을 구동하기 위한 제어신호(C11)를 발생하는 제1 로직회로(141) 및 멀티레벨 셀을 구동하기 위한 제어신호(C12)를 발생하는 제2 로직회로(142)를 구비할 수 있다. 커맨드 플래그 발생부(130)로부터 출력되는 제1 인에이블 제어신호(EN11)는 제1 로직회로(141)로 제공되며, 제2 인에이블 제어신호(EN12)는 제2 로직회로(142)로 제공된다.
한편, 반도체 메모리 장치(100)에서, 수신된 커맨드에 대응하여 적절한 어드레스가 수신되지 않은 경우(일예로서, 싱글레벨 셀을 구동하기 위한 커맨드가 수신되었으나, 수신된 어드레스는 멀티레벨 셀 영역에 대응하는 경우) 오동작이 발생할 수 있는데, 상기와 같은 오동작을 방지하기 위하여 상기 로직회로(140)는 오류제어 로직회로(143)를 더 구비할 수 있다. 커맨드 플래그 발생부(130)로부터 출력되는 제3 인에이블 제어신호(EN13)는 상기 오류제어 로직회로(143)로 제공된다. 또한 바람직하게는 상기 제1 로직회로(141), 제2 로직회로(142) 및 오류제어 로직회로(143)는 각각 스테이트 머신(State Machine)을 구비할 수 있다.
싱글레벨 셀을 구동하기 위한 커맨드와 싱글레벨 셀 영역에 대응하는 어드레스가 수신된 경우, 커맨드 플래그 발생부(130)는 제1 인에이블 제어신호(EN11)를 활성화시켜 출력한다. 또한 싱글레벨 셀을 구동하기 위한 제1 로직회로(141)는, 상기 활성화된 제1 인에이블 제어신호(EN11)에 응답하여 인에이블된다. 제1 로직회로(141)는 제어신호 C11을 메모리 컨트롤러(150)로 제공하며, 상기 메모리 컨트롤러(150)는 제어신호 C11에 응답하여 각종 전압신호 및 제어신호들(C13)을 메모리 셀 어레이(160)로 제공한다. 이에 따라, 메모리 셀 어레이(160) 중 싱글레벨 셀 영역에 속하는 메모리 셀들이 상기 수신된 커맨드에 대응하여 구동된다.
한편, 멀티레벨 셀을 구동하기 위한 커맨드와 멀티레벨 셀 영역에 대응하는 어드레스가 수신된 경우, 커맨드 플래그 발생부(130)는 제2 인에이블 제어신호(EN12)를 활성화시켜 출력한다. 제2 로직회로(142)는 상기 활성화된 제2 인에이블 제어신호(EN12)에 응답하여 인에이블된다. 제2 로직회로(142)는 메모리 컨트롤러(150)로 제어신호 C12를 제공하며, 상기 메모리 컨트롤러(150)는 상기 제어신호 C12에 의해 제어되어, 메모리 셀 어레이(160)로 각종 전압신호 및 제어신호들(C13)을 제공한다.
한편, 상술하였던 바와 같이, 상기 수신된 커맨드가 싱글레벨 셀용 커맨드이고 상기 수신된 어드레스(ADDRESS)가 멀티레벨 셀 영역에 해당하는 경우이거나, 또 는 상기 수신된 커맨드가 멀티레벨 셀용 커맨드이고 상기 수신된 어드레스(ADDRESS)가 싱글레벨 셀 영역에 해당하는 경우에는 제3 인에이블 제어신호(EN13)이 활성화되며, 상기 활성화된 제3 인에이블 제어신호(EN13)에 응답하여 오류제어 로직회로(143)가 인에이블된다. 또한 이 경우 상기 제1 인에이블 제어신호(EN11) 및 제2 인에이블 제어신호(EN12)는 비활성화 되므로, 제1 로직회로(141) 및 제2 로직회로(142)는 디스에이블 된다. 즉, 메모리 셀 어레이를 구동하기 위한 커맨드 또는 어드레스가 정상적인 동작 범위에 속하지 않는 경우, 상기 제1 로직회로(141) 및 제2 로직회로(142)를 디스에이블 시킴으로써, 오동작이 발생하는 것을 방지할 수 있다.
바람직하게는 상기 오류제어 로직회로(143)는, 수신된 커맨드에 대응하는 동작모드가 종료되었음을 외부로 통보하기 위한 플래그(Flag) 신호를 발생할 수 있다. 더 자세하게는, 오류제어 로직회로(143)가 제3 인에이블 제어신호(EN13)에 의해 인에이블되고, 소정 시간 후에 상기 플래그(Flag) 신호를 활성화시켜 출력한다. 반도체 메모리 장치(100)는 현재 동작모드의 종료 상태를 나타내는 상태 신호(미도시)를 외부로 제공하며, 상기 상태 신호는 플래그(Flag) 신호가 활성화됨에 따라 레벨의 천이가 발생되도록 한다. 레벨 천이된 상태 신호를 외부로 제공함으로써, 수신된 커맨드에 대응하는 동작모드가 종료되었음을 통보한다. 상기와 같이 동작모드가 종료되었음을 나타내는 정보를 외부로 제공하고 명령 대기 상태를 유지하도록 함으로써, 시스템 동작 불능 상태가 발생하는 문제를 방지할 수 있다.
한편, 상술한 바와 같이 정상적인 범위의 커맨드 또는 어드레스가 수신되지 않은 경우, 동작에 오류가 발생하였음을 나타내는 정보를 저장하기 위하여, 상기 반도체 메모리 장치(100)는 레지스터 등으로 이루어질 수 있는 오류 정보 저장부(180)를 더 구비할 수 있다. 오류 정보 저장부(180)는 오류제어 로직회로(143)에 연결되며, 오류제어 로직회로(143)가 인에이블 되는 경우 상기 오류제어 로직회로(143)로부터 제공되는 오류 발생정보(ERR_INF)를 저장한다.
상술하였던 바와 같이 영역 판별부(120)는, 외부로부터 어드레스(ADDRESS)를 수신하고, 상기 어드레스(ADDRESS)에 대응하는 메모리 셀이 메모리 셀 어레이(160)에서 싱글레벨 셀 영역에 속하는지 또는 멀티레벨 셀 영역에 속하는지를 판단한다. 또한 상기 영역 판별부(120)는, 상기 수신된 어드레스(ADDRESS)가 싱글레벨 셀 영역에 대응하는 어드레스 범위 또는 멀티레벨 셀 영역에 대응하는 어드레스 범위 내에 포함되는지 판별하고, 판별신호(DET)를 출력할 수 있다.
일예로서, 싱글레벨 셀로 사용되는 메모리 블록들은, 각각의 블록당 64개의 페이지를 구비할 수 있다. 또한 멀티레벨 셀로 사용되는 메모리 블록들은, 각각의 블록당 64개 이상의 페이지를 구비할 수 있다. 멀티레벨 셀이 2비트의 데이터를 저장하는 경우에는, 상기 멀티레벨 셀로 사용되는 메모리 블록 각각은 128개의 페이지를 구비할 수 있다.
영역정보 저장부(170)는, 싱글레벨 셀로 사용되는 메모리 셀에 대한 블록넘버 및 페이지 넘버의 정보와, 멀티레벨 셀로 사용되는 메모리 셀에 대한 블록넘버 및 페이지 넘버의 정보를 저장할 수 있다.
상기 영역 판별부(120)는 영역정보 저장부(170)에 저장된 어드레스 정보를 이용하여, 상기 수신된 어드레스(ADDRESS)가 정상적인 블록넘버 또는 페이지 넘버 범위 내에 속하는지 판단한다. 일예로서 페이지 넘버 0 내지 63을 갖는 싱글레벨 셀 영역의 블록에 대응하는 어드레스(ADDRESS)가 수신된 경우, 상기 수신된 어드레스(ADDRESS)의 페이지 넘버가 상기 페이지 넘버 0 내지 63 범위 내에 속하는지를 판단한다. 영역 판별부(120)는, 상기 판단 결과에 따라 서로 다른 값을 갖는 판별신호(DET)를 출력한다.
커맨드 플래그 발생부(130)는, 수신된 어드레스(ADDRESS)가 상기 페이지 범위 이내인 경우 제1 인에이블 제어신호(EN11) 또는 제2 인에이블 제어신호(EN12)를 활성화시켜 출력하며, 수신된 어드레스(ADDRESS)가 상기 페이지 범위를 벗어난 경우 제3 인에이블 제어신호(EN13)를 활성화시켜 출력한다.
도 5는 도 4의 커맨드 플래그 발생부를 상세하게 나타내기 위한 회로도이다. 도시된 바와 같이 상기 커맨드 플래그 발생부(130)는 하나 이상의 논리소자를 이용하여 구현될 수 있다. 일예로서 도 5에서는, 상기 커맨드 플래그 발생부(130)가 복수 개의 앤드 게이트(AND11 내지 AND17)와 복수 개의 오어 게이트(OR11 내지 OR16)로 구현되는 것을 도시한다.
커맨드 디코더(110)는, 외부로부터 싱글레벨 셀용 커맨드(CMD for SLC) 또는 멀티레벨 셀용 커맨드(CMD for MLC)를 수신하고, 상기 수신된 커맨드를 디코딩하여 디코딩된 신호(Dec_CMD1 내지 Dec_CMD3)를 출력한다. 또한 영역 판별부(120)는 외부로부터 어드레스(ADDRESS)를 수신하고, 영역 판별 결과에 따른 판별신호(DET_slc, DET_mlc 및 DET_fault)를 출력한다. 상기 커맨드 플래그 발생부(130) 는 디코딩된 신호(Dec_CMD1 내지 Dec_CMD4) 및 판별신호(DET_slc, DET_mlc 및 DET_fault)를 입력받아, 이를 논리 연산하여 제1 내지 제3 인에이블 제어신호(EN11 내지 EN13)를 생성하여 출력한다.
상기 도 4 및 도 5에서와 같이 구성되는 반도체 메모리 장치(100)의 구체적인 동작을 도 6 내지 도 8을 참조하여 설명하면 다음과 같다.
도 6은 도 4의 반도체 메모리 장치의 동작의 제1예를 나타내기 위한 파형도이다. 특히 도 6은 반도체 메모리 장치(100)로 정상적인 커맨드와 어드레스가 수신되는 경우의 동작을 나타내기 위한 파형도이다.
커맨드를 디코딩하여 얻어지는 신호 Dec_CMD1 및 Dec_CMD2는 싱글레벨 셀을 구동하기 위한 신호이며, 신호 Dec_CMD3 및 Dec_CMD4는 멀티레벨 셀을 구동하기 위한 신호이다. 또한 판별신호 DET_slc는 수신된 어드레스(ADDRESS)가 메모리 셀 어레이(160)에서 싱글레벨 셀 영역에 대응함을 나타내는 신호이며, 판별신호 DET_mlc는 수신된 어드레스(ADDRESS)가 메모리 셀 어레이(160)에서 멀티레벨 셀 영역에 대응함을 나타내는 신호이다. 또한 판별신호 DET_fault는 외부로부터 수신된 어드레스(ADDRESS)에 오류가 존재하는 경우, 일예로서, 수신된 어드레스(ADDRESS)가 싱글레벨 셀 영역에 대응하는 어드레스 범위를 벗어나거나 또는 상기 멀티레벨 셀 영역에 대응하는 어드레스 범위를 벗어나는 경우에 활성화되는 신호이다.
도 6에 도시된 바와 같이 싱글레벨 셀을 구동하기 위한 커맨드가 입력되어 신호 Dec_CMD1가 활성화된다. 또한 수신된 어드레스(ADDRESS)가 싱글레벨 셀 영역에 대응하는 것으로 판단됨에 따라 판별신호 DET_slc가 활성화된다.
상기 신호 Dec_CMD1와 판별신호 DET_slc는 도 5의 앤드 게이트 AND11의 두 입력단으로 입력된다. 이에 따라 AND11의 출력신호는 하이 레벨로 천이하며, 오어 게이트 OR11를 통하여 제1 인에이블 제어신호 EN11가 활성화되어 출력된다. 반면, 나머지 앤드 게이트(AND12 내지 AND17)를 통하여 비활성화된 신호의 출력이 유지되므로, 오어 게이트 OR12 및 OR16를 통하여 제2 인에이블 제어신호 EN12 및 제3 인에이블 제어신호 EN13가 비활성화되어 출력된다.
이 경우, 제1 인에이블 제어신호 EN11가 활성화됨에 따라 싱글레벨 셀을 구동하기 위한 제1 로직회로(141)가 인에이블되며, 제2 로직회로(142) 및 오류제어 로직회로(143)는 디스에이블 된다. 도시되지는 않았으나 상기 제1 로직회로(141)는, 수신된 커맨드에 따라 메모리 컨트롤러(150)를 제어한 후, 정상동작이 완료되었음을 나타내는 플래그 신호를 발생할 수 있으며, 바람직하게는 상기 제1 인에이블 제어신호 EN11는 상기 플래그 신호에 응답하여 비활성화 상태로 천이될 수 있다.
도 7은 도 4의 반도체 메모리 장치의 동작의 제2예를 나타내기 위한 파형도이다. 특히 도 7은 반도체 메모리 장치(100)로 멀티레벨 셀을 구동하기 위한 커맨드와 싱글레벨 셀에 대응하는 어드레스가 수신되는 경우의 동작을 나타내기 위한 파형도이다.
도시된 바와 같이, 싱글레벨 셀을 구동하기 위한 커맨드가 입력되어 신호 Dec_CMD1가 활성화된다. 또한 수신된 어드레스(ADDRESS)가 멀티레벨 셀 영역에 대응하는 것으로 판단됨에 따라 판별신호 DET_mlc가 활성화된다.
상기 신호 Dec_CMD1와 판별신호 DET_mlc가 활성화됨에 따라, 도 5의 오어 게이트 OR13 및 OR14의 출력신호가 하이레벨로 천이한다. 또한 판별신호 DET_mlc가 활성화되므로, OR14의 출력신호 및 판별신호 DET_mlc를 입력받는 앤드 게이트 AND16의 출력신호가 하이레벨로 천이한다. 이에 따라 오어 게이트 OR16를 통하여 제3 인에이블 제어신호 EN13가 활성화되어 출력된다. 반면, 앤드 게이트(AND11 내지 AND14)를 통하여 비활성화된 신호의 출력이 유지되므로, 오어 게이트 OR11 및 OR12를 통하여 제1 인에이블 제어신호 EN11 및 제2 인에이블 제어신호 EN12가 비활성화되어 출력된다.
이 경우, 제3 인에이블 제어신호 EN13가 활성화됨에 따라 오류 제어동작을 수행하기 위한 오류제어 로직회로(143)가 인에이블된다. 반면, 싱글레벨 셀을 구동하기 위한 제1 로직회로(141) 및 멀티레벨 셀을 구동하기 위한 제2 로직회로(142)는 디스에이블 된다.
오류제어 로직회로(143)는, 오류발생 정보(ERR_INF)를 오류정보 저장부(180)에 저장하는 등의 동작을 수행하고 난 후, 동작 종료를 나타내는 플래그 신호(Flag)를 발생할 수 있다. 바람직하게는 상기 제3 인에이블 제어신호 EN13는 상기 플래그 신호(Flag)에 응답하여 비활성화 상태로 천이된다. 또한 바람직하게는 상기 플래그 신호(Flag)에 응답하여 반도체 메모리 장치(100)의 동작 상태를 나타내는 상태신호(INT)가 천이된다. 천이된 상태신호(INT)를 외부로 제공함으로써, 수신된 커맨드에 대한 동작이 완료되고 명령 대기 상태임을 호스트(HOST)로 통보한다.
도 8은 도 4의 반도체 메모리 장치의 동작의 제3예를 나타내기 위한 파형도이다. 특히 도 8은 반도체 메모리 장치(100)로 제공된 어드레스(ADDRESS)가 정상적인 어드레스 범위를 벗어난 경우의 동작을 나타내기 위한 파형도이다.
도시된 바와 같이 싱글레벨 셀을 구동하기 위한 커맨드가 입력되어 신호 Dec_CMD1가 활성화된다. 또한, 영역 판별부(120)는 수신된 어드레스(ADDRESS)가 정상적인 어드레스 범위를 벗어남을 판별하여, 판별신호 DET_slc 및 DET_mlc를 비활성화하고 판별신호 DET_fault를 활성화시켜 출력한다.
상기와 같은 신호가 커맨드 플래그 발생부(130)로 입력됨에 따라, 앤드 게이트 AND11 내지 AND14는 비활성화된 신호의 출력이 유지된다. 이에 따라 오어 게이트 OR11 및 OR12를 통하여 제1 인에이블 제어신호 EN11 및 제2 인에이블 제어신호 EN12가 비활성화되어 출력된다.
한편, 활성화된 신호 Dec_CMD1에 의하여, 오어 게이트 OR13 및 OR14의 출력신호가 활성화된다. 또한 활성화된 판별신호 DET_fault에 의하여, 앤드 게이트 AND15의 출력신호가 활성화된다. 이에 따라 오어 게이트 OR16를 통하여 제3 인에이블 제어신호 EN13가 활성화되어 출력된다. 활성화된 제3 인에이블 제어신호 EN13에 의하여 오류제어 로직회로(143)가 인에이블되며, 메모리 셀을 구동하기 위한 제1 로직회로(141) 및 제2 로직회로(142)는 디스에이블 된다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구동방법을 나타내는 플로우차트이다.
도 9에 도시된 바와 같이, 외부의 호스트(HOST)로부터 반도체 메모리 장 치(100)로 커맨드 및 어드레스가 입력되는 단계(S11)가 수행된다. 반도체 메모리 장치(100)는 수신된 커맨드에 대하여 디코딩 동작을 수행한다(S12).
한편, 상기 커맨드와 함께 수신된 어드레스의 영역을 판별하는 단계가 수행된다(S13). 자세하게는 상기 어드레스에 대응하는 메모리 셀이, 메모리 셀 어레이 중 싱글레벨 셀 영역에 속하는지 또는 멀티레벨 셀 영역에 속하는지 판별한다.
이후, 디코딩된 커맨드와 상기 판별결과를 이용하여, 커맨드가 구동하고자 하는 셀 영역과 상기 어드레스에 대응하는 셀 영역이 동일한 영역인지를 판단하는 단계가 수행된다(S14). 자세하게는 싱글레벨 셀을 구동하기 위한 커맨드와 함께 싱글레벨 셀 영역에 대응하는 어드레스가 수신되었는지를 판단한다. 또한 멀티레벨 셀을 구동하기 위한 커맨드와 함께 멀티레벨 셀 영역에 대응하는 어드레스가 수신되었는지를 판단한다.
상기 판단결과, 커맨드가 구동하고자 하는 셀 영역과 상기 어드레스에 대응하는 셀 영역이 동일한 영역인 경우, 제1 또는 제2 인에이블 제어신호가 활성화된다(S15). 자세하게는, 상기 커맨드가 싱글레벨 셀을 구동하기 위한 커맨드이며, 상기 수신된 어드레스가 싱글레벨 셀 영역에 대응하는 경우, 제1 인에이블 제어신호가 활성화된다. 또한 상기 커맨드가 멀티레벨 셀을 구동하기 위한 커맨드이며, 상기 수신된 어드레스가 멀티레벨 셀 영역에 대응하는 경우, 제2 인에이블 제어신호가 활성화된다.
이후, 제1 또는 제2 인에이블 제어신호가 활성화됨에 따라, 싱글레벨 셀용 로직회로(일예로서, 스테이트 머신으로 구현되는) 또는 멀티레벨 셀용 로직회로가 인에이블되는 단계가 수행된다(S16). 또한 싱글레벨 셀용 로직회로 또는 멀티레벨 셀용 로직회로가 인에이블됨에 따라, 싱글레벨 셀 또는 멀티레벨 셀이 구동되는 단계가 수행된다(S17).
한편, 상기 판단결과, 커맨드가 구동하고자 하는 셀 영역과 상기 어드레스에 대응하는 셀 영역이 다른 영역인 경우, 제3 인에이블 제어신호가 활성화된다(S18). 이후 상기 제3 인에이블 제어신호가 활성화됨에 따라 오류제어 로직회로가 인에이블되는 단계가 수행된다(S19). 또한 상기 오류제어 로직회로가 인에이블됨에 따라 오류발생 정보가 소정의 메모리부에 저장된다(S20). 바람직하게는, 오류제어 로직회로는 오류 제어동작의 정상적인 종료 후 플래그 신호를 발생하며, 반도체 메모리 장치의 동작모드 상태를 나타내는 상태 신호는 활성화된 플래그 신호에 응답하여 그 레벨이 천이되도록 한다.
한편, 상기 도 9에서는 수신된 어드레스에 대응하는 영역이 싱글레벨 셀 영역에 속하는지 또는 멀티레벨 셀 영역에 속하는지 판별하는 것으로 도시되어 있으나 반드시 이에 국한되지는 않는다. 상기 영역을 판단함에 있어서 도 5에 도시된 바와 같이, 수신된 어드레스의 넘버가 메모리 셀 어레이에 구비되는 블록(Block)의 넘버, 그리고 각각의 블록에 대한 페이지(Page) 넘버의 범위 내에 정상적으로 포함되는지 여부를 판단할 수도 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기 술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상기한 바와 같은 본 발명에 따른 반도체 메모리 장치는, 외부로부터 수신된 커맨드 및 어드레스에 오류가 존재하는 경우 오류 제어동작을 수행하므로, 메모리 장치가 오동작하거나 시스템 동작 불능이 발생하는 문제를 개선할 수 있는 효과가 있다.

Claims (25)

  1. 싱글레벨 셀 영역과 멀티레벨 셀 영역을 포함하는 메모리 셀 어레이;
    외부로부터 수신되는 커맨드를 입력받아 이를 디코딩하는 커맨드 디코더;
    외부로부터 수신되는 어드레스를 입력받아, 상기 어드레스에 대응하는 메모리 셀이 상기 싱글레벨 셀 영역 및 멀티레벨 셀 영역 중 어느 영역에 속하는지 판별하는 영역 판별부;
    상기 디코딩된 커맨드 및 상기 판별 결과에 따라 적어도 하나의 인에이블 제어신호를 발생하는 커맨드 플래그 발생부; 및
    상기 인에이블 제어신호에 응답하여, 메모리 셀을 구동하기 위한 제어신호를 발생하거나 오류 제어동작을 수행하는 로직회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 로직회로는,
    상기 커맨드 플래그 발생부로부터 출력되는 제1 인에이블 제어신호에 응답하여, 상기 싱글레벨 셀을 구동하기 위한 제어신호를 발생하는 제1 로직회로; 및
    상기 커맨드 플래그 발생부로부터 출력되는 제2 인에이블 제어신호에 응답하여, 상기 멀티레벨 셀을 구동하기 위한 제어신호를 발생하는 제2 로직회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 로직회로는,
    상기 커맨드 플래그 발생부로부터 출력되는 제3 인에이블 제어신호에 응답하여, 오류 제어동작을 수행하는 오류제어 로직회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 로직회로, 상기 제2 로직회로 및 상기 오류제어 로직회로는, 각각 스테이트 머신(State Machine)을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 커맨드 플래그 발생부는,
    상기 수신된 커맨드가 싱글레벨 셀용 커맨드이고 상기 수신된 어드레스가 싱글레벨 셀 영역에 해당하는 경우, 상기 제1 인에이블 제어신호를 활성화시켜 출력하며,
    상기 수신된 커맨드가 멀티레벨 셀용 커맨드이고 상기 수신된 어드레스가 멀티레벨 셀 영역에 해당하는 경우, 상기 제2 인에이블 제어신호를 활성화시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 커맨드 플래그 발생부는,
    상기 수신된 커맨드가 구동하고자 하는 메모리 셀과 상기 수신된 어드레스에 대응하는 메모리 셀이 서로 다른 영역에 속하는 경우, 상기 제3 인에이블 제어신호를 활성화시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제3항에 있어서, 상기 오류제어 로직회로는,
    상기 오류 제어동작 수행 후, 메모리 장치가 명령 대기 상태임을 나타내는 정보를 외부로 제공하기 위하여, 플래그 신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제3항에 있어서,
    상기 싱글레벨 셀 영역과 멀티레벨 셀 영역의 어드레스 정보를 저장하며, 상기 어드레스 정보를 상기 영역 판별부로 제공하기 위한 저장부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제3항에 있어서,
    상기 오류제어 로직회로에 연결되며, 상기 오류제어 로직회로로부터 제공되는 오류 발생정보를 저장하기 위한 저장부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 메모리 셀 어레이는 플래시(Flash) 메모리 셀 어레이인 것을 특징으로 하는 반도체 메모리 장치.
  11. 싱글레벨 셀 영역과 멀티레벨 셀 영역을 포함하는 메모리 셀 어레이;
    외부로부터 수신되는 커맨드를 입력받아 이를 디코딩하는 커맨드 디코더;
    외부로부터 수신되는 어드레스를 입력받아, 상기 수신된 어드레스가 상기 메모리 셀 어레이에 대응하는 블록 넘버 또는 페이지 넘버 범위에 포함되는지 판별하고, 판별신호를 출력하는 영역 판별부;
    상기 디코딩된 커맨드 및 상기 판별 신호에 응답하여 적어도 하나의 인에이블 제어신호를 발생하는 커맨드 플래그 발생부; 및
    상기 인에이블 제어신호에 응답하여, 메모리 셀을 구동하기 위한 제어신호를 발생하거나 오류 제어동작을 수행하는 로직회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 로직회로는,
    상기 커맨드 플래그 발생부로부터 출력되는 제1 인에이블 제어신호에 응답하여, 상기 싱글레벨 셀을 구동하기 위한 제어신호를 발생하는 제1 로직회로; 및
    상기 커맨드 플래그 발생부로부터 출력되는 제2 인에이블 제어신호에 응답하여, 상기 멀티레벨 셀을 구동하기 위한 제어신호를 발생하는 제2 로직회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 로직회로는,
    상기 커맨드 플래그 발생부로부터 출력되는 제3 인에이블 제어신호에 응답하여, 오류 제어동작을 수행하는 오류제어 로직회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 싱글레벨 셀 영역은 각각의 블록당 m 개의 페이지(page)를 구비하고, 상기 멀티레벨 셀 영역은 각각의 블록당 n 개의 페이지를 구비하며(m,n은 정수),
    상기 영역 판별부는, 수신된 어드레스의 페이지 넘버가 상기 메모리 셀 어레이의 해당 블록의 페이지 넘버 범위에 포함되는지를 판단하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 커맨드 플래그 발생부는,
    상기 수신된 어드레스의 페이지 넘버가 해당 블록의 페이지 넘버 범위에 포함되는 경우, 상기 제1 인에이블 제어신호 또는 상기 제2 인에이블 제어신호를 활성화시켜 출력하며,
    상기 수신된 어드레스의 페이지 넘버가 해당 블록의 페이지 범위 범위를 벗어난 경우, 상기 제3 인에이블 제어신호를 활성화시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제11항에 있어서,
    상기 메모리 셀 어레이는 플래시(Flash) 메모리 셀 어레이인 것을 특징으로 하는 반도체 메모리 장치.
  17. 싱글레벨 셀 영역과 멀티레벨 셀 영역을 포함하는 메모리 셀 어레이를 구비하는 반도체 메모리를 구동하는 방법에 있어서,
    외부로부터 커맨드 및 어드레스를 수신하는 단계;
    상기 수신된 어드레스에 대응하는 메모리 셀이, 상기 싱글레벨 셀 영역 및 멀티레벨 셀 영역 중 어느 영역에 속하는지 판별하는 단계;
    상기 커맨드 및 상기 판별 결과에 따라, 적어도 하나의 인에이블 제어신호를 발생하는 단계; 및
    상기 인에이블 제어신호에 응답하여, 메모리 셀을 구동하기 위한 제어신호를 발생하거나 오류 제어동작을 수행하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  18. 제17항에 있어서, 상기 적어도 하나의 인에이블 제어신호를 발생하는 단계는,
    상기 수신된 커맨드가 싱글레벨 셀용 커맨드이고 상기 수신된 어드레스가 싱글레벨 셀 영역에 해당하는 경우, 제1 인에이블 제어신호를 활성화시켜 출력하며,
    상기 수신된 커맨드가 멀티레벨 셀용 커맨드이고 상기 수신된 어드레스가 멀 티레벨 셀 영역에 해당하는 경우, 제2 인에이블 제어신호를 활성화시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  19. 제18항에 있어서, 상기 적어도 하나의 인에이블 제어신호를 발생하는 단계는,
    상기 수신된 커맨드가 구동하고자 하는 메모리 셀과 상기 수신된 어드레스에 대응하는 메모리 셀이 서로 다른 영역에 속하는 경우, 제3 인에이블 제어신호를 활성화시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  20. 제19항에 있어서, 상기 메모리 셀을 구동하기 위한 제어신호를 발생하거나 오류 제어동작을 수행하는 단계는,
    상기 제1 인에이블 제어신호 내지 제3 인에이블 제어신호에 응답하여, 싱글레벨 셀용 스테이트 머신, 멀티레벨 셀용 스테이트 머신 및 오류제어 스테이트 머신 중 어느 하나를 인에이블시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  21. 제20항에 있어서,
    상기 오류 제어동작 수행 후, 메모리 장치가 명령 대기 상태임을 나타내는 정보를 외부로 제공하기 위하여, 플래그 신호를 활성화하여 출력하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  22. 싱글레벨 셀 영역과 멀티레벨 셀 영역을 포함하는 메모리 셀 어레이를 구비하는 반도체 메모리를 구동하는 방법에 있어서,
    외부로부터 커맨드 및 어드레스를 수신하는 단계;
    상기 수신된 어드레스가 상기 메모리 셀 어레이에 대응하는 블록 넘버 또는 페이지 넘버 범위에 포함되는지 판별하는 단계;
    상기 커맨드 및 상기 판별 결과에 따라, 적어도 하나의 인에이블 제어신호를 발생하는 단계; 및
    상기 인에이블 제어신호에 응답하여, 메모리 셀을 구동하기 위한 제어신호를 발생하거나 오류 제어동작을 수행하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  23. 제22항에 있어서, 상기 적어도 하나의 인에이블 제어신호를 발생하는 단계는,
    상기 수신된 어드레스가 상기 페이지 범위 이내인 것으로 판단된 경우, 제1 인에이블 제어신호 또는 제2 인에이블 제어신호를 활성화시켜 출력하는 단계; 및
    상기 수신된 어드레스가 상기 페이지 범위를 벗어난 것으로 판단된 경우, 제3 인에이블 제어신호를 활성화시켜 출력하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  24. 제23항에 있어서, 상기 메모리 셀을 구동하기 위한 제어신호를 발생하거나 오류 제어동작을 수행하는 단계는,
    상기 제1 인에이블 제어신호 내지 제3 인에이블 제어신호에 응답하여, 싱글레벨 셀용 스테이트 머신, 멀티레벨 셀용 스테이트 머신 및 오류제어 스테이트 머신 중 어느 하나를 인에이블시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  25. 제24항에 있어서, 상기 오류 제어동작을 수행하는 단계는,
    상기 오류 제어동작 수행 후, 메모리 장치가 명령 대기 상태임을 나타내는 정보를 외부로 제공하기 위하여, 플래그 신호를 활성화하여 출력하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101515098B1 (ko) 2008-11-20 2015-04-24 삼성전자주식회사 플래시 메모리 장치 및 이의 독출 방법
US9846543B2 (en) 2015-04-27 2017-12-19 SK Hynix Inc. Storage device including memory controller and memory system including the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7843728B2 (en) * 2007-11-20 2010-11-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device
US8762654B1 (en) 2008-07-02 2014-06-24 Marvell International Ltd. Selectively scheduling memory accesses in parallel based on access speeds of memory
US8706951B2 (en) * 2008-07-18 2014-04-22 Marvell World Trade Ltd. Selectively accessing faster or slower multi-level cell memory
JP2010134992A (ja) * 2008-12-04 2010-06-17 Powerchip Semiconductor Corp 不揮発性半導体記憶装置とその書き込み方法
US8135903B1 (en) * 2009-10-30 2012-03-13 Western Digital Technologies, Inc. Non-volatile semiconductor memory compressing data to improve performance
JP2012069205A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
US9348741B1 (en) 2011-12-19 2016-05-24 Western Digital Technologies, Inc. Systems and methods for handling write data access requests in data storage devices
US8760957B2 (en) * 2012-03-27 2014-06-24 SanDisk Technologies, Inc. Non-volatile memory and method having a memory array with a high-speed, short bit-line portion
US9301402B2 (en) 2013-03-15 2016-03-29 Skyera, Llc High density server storage unit
US10096355B2 (en) * 2015-09-01 2018-10-09 Sandisk Technologies Llc Dynamic management of programming states to improve endurance

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050057995A1 (en) * 2003-09-12 2005-03-17 Renesas Technology Corp. Semiconductor memory device
KR20050087264A (ko) * 2004-02-26 2005-08-31 삼성전자주식회사 멀티레벨 셀（Ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ）플래쉬메모리장치 및 이의 프로그램 방법
US20060259718A1 (en) * 2005-05-12 2006-11-16 M-Systems Flash Disk Pioneers, Ltd. Flash memory management method that is resistant to data corruption by power loss

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7447069B1 (en) * 1989-04-13 2008-11-04 Sandisk Corporation Flash EEprom system
EP0675502B1 (en) * 1989-04-13 2005-05-25 SanDisk Corporation Multiple sector erase flash EEPROM system
US5937423A (en) * 1996-12-26 1999-08-10 Intel Corporation Register interface for flash EEPROM memory arrays
JPH1131102A (ja) 1997-07-14 1999-02-02 Toshiba Corp データ記憶システム及び同システムに適用するアクセス制御方法
US6141276A (en) * 1999-09-02 2000-10-31 Micron Technology, Inc. Apparatus and method for increasing test flexibility of a memory device
JP4282197B2 (ja) 2000-01-24 2009-06-17 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP2003022687A (ja) * 2001-07-09 2003-01-24 Mitsubishi Electric Corp 半導体記憶装置
JP4259922B2 (ja) 2002-07-30 2009-04-30 シャープ株式会社 半導体記憶装置
US6870774B2 (en) * 2002-12-10 2005-03-22 Micron, Technology, Inc. Flash memory architecture for optimizing performance of memory having multi-level memory cells
JP2006004559A (ja) * 2004-06-18 2006-01-05 Elpida Memory Inc 半導体記憶装置
JP2006309829A (ja) * 2005-04-27 2006-11-09 Nec Electronics Corp 不揮発性半導体記憶装置及びその制御方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050057995A1 (en) * 2003-09-12 2005-03-17 Renesas Technology Corp. Semiconductor memory device
KR20050087264A (ko) * 2004-02-26 2005-08-31 삼성전자주식회사 멀티레벨 셀（Ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ）플래쉬메모리장치 및 이의 프로그램 방법
US20060259718A1 (en) * 2005-05-12 2006-11-16 M-Systems Flash Disk Pioneers, Ltd. Flash memory management method that is resistant to data corruption by power loss

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101515098B1 (ko) 2008-11-20 2015-04-24 삼성전자주식회사 플래시 메모리 장치 및 이의 독출 방법
US9846543B2 (en) 2015-04-27 2017-12-19 SK Hynix Inc. Storage device including memory controller and memory system including the same

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