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KR100780614B1 - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

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Abstract

본 발명은 스텝커버리지의 악화를 방지하면서 기생 캐패시턴스 값을 낮출 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상에 복수개의 도전패턴을 형성하는 단계, 상기 도전패턴 상에 절연층을 형성하는 단계, 상기 도전패턴 사이의 절연층을 식각하여 오픈부를 형성하는 단계, 상기 오픈부의 측벽에 이중층의 측벽절연막을 형성하는 단계, 상기 오픈부를 매립하는 콘택플러그를 형성하는 단계를 포함하고, 상기한 본 발명은 비트라인패턴과 스토리지 노드 콘택 플러그 간의 기생 캐패시턴스 값의 감소와 동시에 측벽절연막의 스텝 커버리지 악화를 방지하여 소자 신뢰성을 향상시키는 효과가 있다.
기생 캐패시턴스, 비트라인패턴, 스토리지 노드 콘택 플러그

Description

반도체 소자 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 제1절연층
13 : 폴리실리콘전극 14 : 금속전극
15 : 비트라인하드마스크 16 : 측벽보호막
17 : 제2절연층 18 : 하드마스크패턴
19 : 스토리지 노드 콘택홀 20A : 제1질화막
21A : 제2질화막 100 : 측벽절연막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 기생캐패시터 감소를 위한 반도체 소자의 절연막 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 라인(Line) 간 공간(Spacing)의 감소 및 워드라인(Word Ling)과 비트라인(Bit Line) 또는 캐패시터(Cpatpcitor)의 사이를 분리시키는 각각의 절연막 두께가 지속적으로 감소하고 있다.
위와 같이, 절연막의 두께 감소는 원하지 않는 기생 캐패시턴스(Capacitance) 값을 증가시키고 이로 인해 소자 특성이 열화되는 문제점이 있다.
기생 캐패시턴스 값이 증가되는 문제점을 해결하기 위해 절연막의 두께를 증가시키거나 낮은 유전율을 가지는 막을 층간절연막 및 측벽절연막으로 사용하고 있다. 그러나, 단순히 절연막의 두께만을 증가시킬 경우 각 라인 간의 공간 감소와 이에 따른 갭필(Gap Fill) 마진 감소를 유발할 수 있고, 낮은 유전율을 가지는 막은 소자 측면에서 완전하게 검증되지 않은 문제점과 낮은 증착 스텝 커버리지(Step Coverage)에 의한 갭필 마진 감소를 유발하는 문제점이 있다.
특히, 스토리지 노드 콘택홀 형성시를 살펴보면 스토리지 노드 콘택홀을 형성한 후 스토리지 노드 콘택 플러그와 비트라인 간의 절연을 위하여 질화막(Nitride) 계열의 막을 전면 증착하고 전면 식각을 이용하여 스토리지 노드 콘택홀의 측벽에 측벽절연막을 형성하게 된다.
그러나, 스텝 커버리지가 좋은 질화막 계열의 측벽절연막은 유전 상수 k ~ 6 정도의 높은 유전율 값을 가진다. 이로 인해, 비트라인과 스토리지 노드 콘택 플러그 간에 불필요한 기생 캐패시턴스가 발생하게 된다.
기생 캐패시턴스 값을 낮추기 위하여 질화막 계열의 측벽절연막보다 낮은 유 전율을 가지는 LPCVD(Low Pressuer Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)로 형성된 산화막을 측벽절연막으로 사용할 수 있다.
그러나, 산화막은 측벽절연막을 형성하기 위한 전면 식각 후 진행하는 세정공정에서 일정 부분 손실이 발생하여 충분한 두께를 확보하지 못하며, 손실이 발생하는 부분을 감안하여 두껍게 형성하면 산화막의 스텝 커버리지(Step Coverage) 한계로 인해 스토리지 노드 콘택홀이 막힐 수 있다. 또한, 세정공정을 감소시킬 경우 스토리지 노드 콘택홀 내부의 하부 랜딩 플러그 상에 불순물층(예컨대, 자연산화막(Native Oxide))을 완벽하게 제거하지 못하기 때문에 스토리지 노드 콘택과 랜딩 플러그 콘택 간의 저항을 증가시킬 우려가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 스텝커버리지의 악화를 방지하면서 기생 캐패시턴스 값을 낮출 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자 제조방법은 기판 상에 복수개의 도전패턴을 형성하는 단계, 상기 도전패턴 상에 절연층을 형성하는 단계, 상기 도전패턴 사이의 절연층을 식각하여 오픈부를 형성하는 단계, 상기 오픈부의 측벽에 이중층의 측벽 절연막을 형성하는 단계, 상기 오픈부를 매립하는 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 측벽절연막은 보론이 함유된 제1질화막과 실리콘이 함유된 제2질화막의 적층구조로 형성하고, 제1질화막은 제1 및 제2질화막의 총 두께에 20％∼25％의 두께로 형성하는 것을 특징으로 한다.
또한, 제1질화막의 유전상수는 2∼5의 값을 갖도록 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법에 관한 것이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 제1절연층(12)을 형성한다. 여기서, 제1절연층(12)은 예컨대 산화막(Oxide)으로 형성하고 단층 또는 다층으로 형성될수 있다. 또한, 제1절연층(12) 형성 전에 게이트패턴 및 랜딩 플러그 콘택(Landing Plug Contact;LPC)이 형성될 수 있다.
이어서, 제1절연층(12) 상에 복수개의 비트라인패턴(Bit Line Pattern)을 형성한다. 여기서, 비트라인패턴은 폴리실리콘전극(13), 금속전극(14)과 비트라인하드마스크(15)의 적층구조로 형성된다. 특히, 금속전극(14)은 예컨대 텅스텐(Ｗ) 또 는 텅스텐실리사이드(ＷSix)로 형성하고, 비트라인하드마스크(15)는 예컨대 질화막(Nitride)으로 형성할 수 있다.
이어서, 비트라인패턴의 측벽에 측벽보호막(16)을 형성한다. 여기서, 측벽보호막(16)은 비트라인패턴 특히, 금속전극(14)의 측벽을 보호하기 위한 것으로 예컨대 질화막으로 형성한다.
이어서, 비트라인패턴 사이를 채우면서 비트라인패턴 상에 제2절연층(17)을 형성한다. 여기서, 제2절연층(17)은 제1절연층(12)과 동일한 물질로 형성할 수 있고 예컨대 산화막으로 형성한다.
이어서, 제2절연층(17) 상에 하드마스크패턴(18)을 형성한다. 여기서, 하드마스크패턴(18)은 스토리지 노드 콘택을 위한 오픈부 예정지역이 오픈되어 제2절연층(17) 식각시 식각마스크역할을 하기 위한 것이다. 하드마스크패턴(18)은 제2절연층(17) 상에 하드마스크층을 형성하고, 하드마스크층 상에 감광막을 코팅한 후 노광 및 현상으로 감광막패턴을 형성하고, 감광막패턴을 식각마스크로 하드마스크층을 식각하여 형성한다.
도 1b에 도시된 바와 같이, 하드마스크패턴(18)을 식각마스크로 제2 및 제1절연층(17, 12)을 식각하여 스토리지 노드 콘택(Storage Node Contact;SNC)을 위한 오픈부(19)를 형성한다.
도 1c에 도시된 바와 같이, 오픈부(19)를 포함하는 결과물의 전면에 보론이 함유된 제1질화막(20)을 형성한다.
제1질화막(20)은 500℃∼1000℃의 온도, 0.2Torr∼0.6Torr의 압력을 유지하 고 N2, NH3 및 BCl3의 혼합가스를 사용하여 형성한다. 이때, 혼합가스는 N2:NH3:BCl3를 1∼2:10:1∼2의 유량비율로 혼합하여 사용하고, 전체 혼합가스의 총 유량은 300sccm∼1000sccm을 사용한다.
제1질화막(20)의 유전율은 유전상수가 2∼5의 값을 갖는다.
또한, 제1질화막(20)의 두께는 후속 제2질화막을 포함하는 전체 질화막 총 두께의 20％∼25％가 되도록 형성한다. 예컨대, 전체 질화막의 총 두께가 100Å∼400Å일 경우 제1질화막(20)의 두께는 그의 20％∼25％인 20Å∼100Å으로 형성한다.
도 1d에 도시된 바와 같이, 제1질화막(20) 상에 제2질화막(21)을 형성한다. 여기서, 제2질화막(21)은 실리콘이 함유된 질화막으로 형성하여 스텝 커버리지를 확보하면서 비트라인패턴과 후속 스토리지 노드 콘택 플러그 간의 분리역할을 한다.
제2질화막(21)은 제1질화막(20)과 동일한 조건 즉, 500℃∼1000℃의 온도, 0.2Torr∼0.6Torr의 압력에서 형성한다. 그리고, N2, NH3 및 SiH2Cl2(디클로로실란, DCS:Dichloro silane)의 혼합가스를 사용하여 형성한다. 이때, 혼합가스는 N2:NH3:SiH2Cl2를 1∼2:10:1∼2의 유량비율로 혼합하여 사용하고, 전체 혼합가스의 총 유량은 300sccm∼1000sccm을 사용한다.
제1 및 제2질화막(20, 21)의 전체 질화막 총 두께는 100Å∼400Å으로 형성한다. 이와 같이, 보론이 함유된 제1질화막(20)과 실리콘이 함유된 제2질화막(21) 을 적층하여 형성함으로써 절연을 위한 충분한 두께를 유지하면서 동시에 낮은 기생 캐패시턴스(Capacitance) 값을 가질 수 있다.
도 1e에 도시된 바와 같이, 제1 및 제2질화막(20A, 21A)에 전면식각(Etch back)을 실시한다. 여기서, 전면식각은 하드마스크패턴(18) 상부 및 오픈부(19) 바닥의 제1 및 제2질화막(20A, 21A)을 식각하여 오픈부(19)의 측벽에만 잔류시키기 위한 것으로, 잔류된 제1 및 제2질화막(20A, 21A)은 측벽절연막 역할을 한다.
따라서, 오픈부(19)의 측벽에 잔류하는 제1 및 제2질화막(20A, 21A)을 이하 '측벽절연막(100)'이라고 한다.
도 1f에 도시된 바와 같이, 오픈부(19)를 매립하는 스토리지 노드 콘택 플러그(SNC Plug:Storage Node Contact Plug)(22)를 형성한다. 여기서, 스토리지 노드 콘택 플러그(22)는 오픈부(19)를 채우도록 도전물질을 형성하고 물리적식각을 실시하여 오픈부(19) 내부에만 잔류시킴으로써 형성한다.
물리적식각은 평탄화 공정으로 예컨대 전면식각(Etch Back) 또는 화학적기계적연마(Chemical Mechanical Polishing;CMP) 공정으로 실시한다.
또한, 도전물질은 예컨대 폴리실리콘(Poly Silicon)으로 형성할 수 있다.
상기한 본 발명은 측벽절연막(100)을 보론이 함유된 제1질화막(20A)과 실리콘이 함유된 제2질화막(21A)의 적층구조로 형성함으로써 기생 캐패시턴스의 값을 낮추면서 동시에 스텝 커버리지의 악화를 방지할 수 있는 장점이 있다.
한편, 본 실시예는 스토리지 노드 콘택 플러그(22) 전에 형성되는 측벽절연 막(100)에서의 응용을 설명한 것으로, 본 발명의 기술적 사상은 스토리지 노드 콘택 플러그(22) 이외의 절연을 목적으로 하는 다른 측벽절연막에도 응용될 수 있다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기한 본 발명은 비트라인패턴과 스토리지 노드 콘택 플러그 간의 기생 캐패시턴스 값의 감소와 동시에 측벽절연막의 스텝 커버리지 악화를 방지하여 소자 신뢰성을 향상시키는 효과가 있다.

Claims (12)

  1. 기판 상에 복수개의 도전패턴을 형성하는 단계;
    상기 도전패턴 상에 절연층을 형성하는 단계;
    상기 절연층을 식각하여 상기 도전패턴 사이에 오픈부를 형성하는 단계;
    상기 오픈부의 측벽에 보론이 함유된 제1질화막과 실리콘이 함유된 제2질화막이 적층된 측벽절연막을 형성하는 단계; 및
    상기 오픈부를 매립하는 콘택 플러그를 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 측벽절연막을 형성하는 단계는,
    상기 오픈부를 포함하는 결과물의 전면에 제1질화막을 형성하는 단계;
    상기 제1질화막 상에 제2질화막을 형성하는 단계; 및
    전면식각을 실시하여 상기 제1 및 제2질화막의 오픈부 측벽에만 잔류시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제3항에 있어서,
    상기 제1질화막은 제1 및 제2질화막의 총 두께에 20％∼25％의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제4항에 있어서,
    상기 제1 및 제2질화막의 총 두께는 100Å∼400Å, 상기 제1질화막의 두께는 20Å∼100Å, 상기 제2질화막의 두께는 80Å∼300Å으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제3항에 있어서,
    상기 제1질화막의 유전율은 유전상수가 2∼5의 값을 갖는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제6항에 있어서,
    상기 제1질화막은 N2, NH3 및 BCl3의 혼합가스를 이용하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제7항에 있어서,
    상기 혼합가스는 N2:NH3:BCl3를 1∼2:10:1∼2의 유량비율로 혼합하되 전체 혼합가스는 300sccm∼1000sccm의 유량을 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제3항에 있어서,
    상기 제2질화막은 N2, NH3 및 SiH2Cl2의 혼합가스를 이용하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제9항에 있어서,
    상기 혼합가스는 N2:NH3:SiH2Cl2를 1∼2:10:1∼2의 유량비율로 혼합하되 전체 혼합가스는 300sccm∼1000sccm의 유량을 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제3항에 있어서,
    상기 제1 및 제2질화막은 500℃∼1000℃의 온도에서 0.2Torr∼0.6Torr의 압력을 인가하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제1항에 있어서,
    상기 도전패턴은 비트라인패턴인 것을 특징으로 하는 반도체 소자 제조방법.
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