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KR100780249B1 - 플래시 메모리 소자 - Google Patents

플래시 메모리 소자 Download PDF

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KR100780249B1
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Abstract

본 발명은 플래시 메모리 소자에 관한 것으로서,
반도체 기판, 상기 반도체 기판의 상부에 형성되고 제1 불순물이 도핑된 영역, 상기 제1 불순물과 다른 종류의 제2 불순물이 도핑되고, 상기 제1 불순물이 도핑된 영역 위에 정방형으로 형성된 제1 폴리실리콘 패턴, 상기 제1 불순물이 도핑되고, 상기 제1 폴리실리콘 패턴 위에 정방형으로 형성된 제2 폴리실리콘 패턴, 상기 제1, 제2 폴리실리콘 패턴의 사방 측면에 형성된 전하 포획층 및, 상기 전하 포획층 위에 형성된 제어 게이트를 포함하여,
하나의 메모리 셀에서 수직 구조의 소스/드레인 사이에 형성된 채널의 4방향에 전하 포획층을 두어 종래와 같은 크기를 차지하면서도 4비트를 구현할 수 있게 된다. 또한, 하나의 셀로 4비트를 구현할 수 있게 됨으로써, 고밀도 고집적의 플래시 메모리 소자를 구현할 수 있는 효과가 있다.

Description

플래시 메모리 소자{Flash Memory Device}
도 1은 종래의 플래시 메모리 소자를 도시한 도,
도 2a는 본 발명의 제1 실시예에 따른 플래시 메모리 소자를 도시한 도,
도 2b는 도 2a의 X축 방향으로 절단한 단면도,
도 2c는 도 2a의 Y축 방향으로 절단한 단면도,
도 3은 본 발명의 제2 실시예에 따른 플래시 메모리 소자를 도시한 도,
도 4은 본 발명의 제3 실시예에 따른 플래시 메모리 소자를 도시한 도,
도 5은 본 발명의 제4 실시예에 따른 플래시 메모리 소자를 도시한 도,
도 6은 본 발명의 제5 실시예에 따른 플래시 메모리 소자를 도시한 도,
도 7은 본 발명의 제6 실시예에 따른 플래시 메모리 소자를 도시한 도,
도 8은 본 발명의 제7 실시예에 따른 플래시 메모리 소자를 도시한 도,
본 발명은 플래시 메모리 소자에 관한 것이다.
일반적으로 플래시 메모리(Flash memory) 소자는 프로그래밍 및 소거(Erase) 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그래밍 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다.
종래의 플래시 메모리 소자는, 도 1에 도시된 바와 같이, 실리콘 기판(1) 상에 형성된 박막의 터널 산화막(3), 절연막(5)의 개재 하에 적층된 플로팅 게이트(4) 및 제어 게이트(6) 및 노출된 기판 부위에 형성된 소스 및 드레인 영역(2)을 포함하여 구성되며, 1개의 트랜지스터로서 1비트의 저장 상태를 실현하고, 아울러, 전기적으로 프로그래밍과 소거를 수행한다.
이러한 플래시 메모리 소자는 물리적으로 수평 구조로 소스/드레인 영역을 형성하여 1개의 셀로 1비트만을 구현할 수 있게 되어서, 고밀도/고집적의 메모리 소자를 구현하기는 어렵다는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 개선하기 위한 것으로서, 1개의 셀로도 4비트를 구현할 수 있는 플래시 메모리 소자를 제공하는 데 있다.
본 발명에 따른 플래시 메모리 소자는,
반도체 기판, 상기 반도체 기판의 상부에 형성되고 제1 불순물이 도핑된 영역, 상기 제1 불순물과 다른 종류의 제2 불순물이 도핑되고, 상기 제1 불순물이 도 핑된 영역 위에 정방형으로 형성된 제1 폴리실리콘 패턴, 상기 제1 불순물이 도핑되고, 상기 제1 폴리실리콘 패턴 위에 정방형으로 형성된 제2 폴리실리콘 패턴, 상기 제1, 제2 폴리실리콘 패턴의 사방 측면에 형성된 전하 포획층 및, 상기 전하 포획층 위에 형성된 제어 게이트를 포함한다.
또한, 상기 제1, 제2 불순물은 N형 또는 P형 불순물 중 어느 하나이고, 각각 다른 불순물이다.
또한, 상기 전하 포획층은 제1 산화막, 질화막, 제2 산화막이 순차적으로 적층된다.
또한, 상기 전하 포획층은 SiO2-Si3N4-SiO2, SiO2-Si3N4-Al2O3, SiO2-Si3N4-Al2O3, SiO2-Si3N4-SiO2-Si3N4-SiO2 중 적어도 어느 하나이다.
또한, 다른 실시예에서 상기 제2 폴리실리콘 패턴은 상기 제어 게이트보다 높게 형성된다.
또한, 다른 실시예에서 상기 제1 불순물이 도핑된 영역은 소정 부분이 정방형으로 돌출된 돌출부를 가지며, 상기 제1 폴리실리콘 패턴은 상기 돌출부 위에 형성된다.
또한, 다른 실시예에서 상기 반도체 기판 위에는 트렌치를 구비한 절연막 패턴이 형성되고, 상기 제1 불순물이 도핑된 영역은 상기 트렌치에 형성된다. 또한, 상기 절연막 패턴 및 트렌치 하부에 제1 불순물이 도핑된 영역을 더 포함한다. 또한, 상기 제1 불순물이 도핑된 영역은 상기 절연막 패턴보다 높게 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.
또한, 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 2a는 본 발명의 제1 실시예에 따른 플래시 메모리 소자를 도시한 도, 도 2b는 도 2a의 X축 방향으로 절단한 단면도, 도 2c는 도 2a의 Y축 방향으로 절단한 단면도, 도 3은 본 발명의 제2 실시예에 따른 플래시 메모리 소자를 도시한 도, 도 4은 본 발명의 제3 실시예에 따른 플래시 메모리 소자를 도시한 도, 도 5은 본 발명의 제4 실시예에 따른 플래시 메모리 소자를 도시한 도, 도 6은 본 발명의 제5 실시예에 따른 플래시 메모리 소자를 도시한 도, 도 7은 본 발명의 제6 실시예에 따른 플래시 메모리 소자를 도시한 도, 도 8은 본 발명의 제7 실시예에 따른 플래시 메모리 소자를 도시한 도이다.
본 발명의 제1 실시예에 따른 플래시 메모리 소자는, 도 2a 내지 도2c에 도시된 바와 같이, 제1 불순물이 도핑된 영역(10)이 반도체 기판(미도시)의 상부에 형성된다. 이때, 상기 제1 불순물은, 예를 들어, 인 또는 비소와 같은 N형 불순물일 수 있고, 붕소와 같은 P형 불순물일 수 있으며, 본 실시예에서는 N형 불순물을 중심으로 설명한다. 또한, 상기 반도체 기판은 N형 기판을 예를 들어 설명한다.
상기 제1 불순물이 도핑된 영역(10) 위에 정방형으로 형성된 제1 폴리실리콘 패턴(20)에는 상기 제1 불순물과 다른 종류의 제2 불순물이 도핑된다. 상기 제1 불순물이 N형 불순물이면 상기 제2 불순물은 P형 불순물로서, 상기 제1 폴리실리콘 패턴(20)은 P웰을 형성하게 된다.
상기 제1 폴리실리콘 패턴(20) 위에 정방형으로 형성된 제2 폴리실리콘 패턴(30)에는 상기 제1 불순물이 도핑된다. 따라서, 상기 제1 불순물이 도핑된 영역, 상기 제1 폴리실리콘, 및 상기 제2 폴리실리콘은 N형/P형/N형이 순차적으로 정방형으로 적층된 수직 구조를 이루게 된다.
상기 정방형의 제1, 제2 폴리실리콘 패턴(20,30)의 사방 측면에는 전하 포획층(40)이 형성된다. 상기 전하 포획층(40)은 일반적인 절연막으로 형성될 수도 있으나, 본 발명의 실시예에서는 제1 산화막, 질화막, 제2 산화막이 순차적으로 적층된 오엔오(ONO)층이다. 보다 구체적으로는, SiO2-Si3N4-SiO2, SiO2-Si3N4-Al2O3, SiO2- Si3N4-Al2O3, SiO2-Si3N4-SiO2-Si3N4-SiO2 등 여러 형태의 구조 막질 중 적어도 어느 하나의 구조 막질로 형성될 수 있다.
상기 전하 포획층(40) 위에는 폴리실리콘으로 형성된 제어 게이트(51,52,53,54)가 형성된다. 보다 구체적으로는, 상기 제1 불순물이 도핑된 영역(10)의 소정 부분 위와 상기 제1, 제2 폴리실리콘 패턴(20,30)의 사방 측면에 형성된 전하 포획층(40) 상에 4개의 제어 게이트, 제1 제어 게이트(51), 제2 제어 게이트(52), 제3 제어 게이트(53), 제4 제어 게이트(54)가 형성된다.
도 3에 도시된 바와 같은, 본 발명의 제2 실시예에 따른 플래시 메모리 소자에서는, 제2 폴리실리콘 패턴(31)은 상기 제어 게이트(51,52,53,54)보다 높게 형성된다.
도 4에 도시된 바와 같은, 본 발명의 제3 실시예에 따른 플래시 메모리 소자에서는, 제1 폴리실리콘 패턴(20) 및 제2 폴리 실리콘 패턴(30)의 사방 측면에는 제1 산화막, 질화막, 제2 산화막이 순차적으로 적층된 오엔오(ONO)층, 보다 구체적으로는, SiO2-Si3N4-SiO2, SiO2-Si3N4-Al2O3, SiO2-Si3N4-Al2O3, SiO2-Si3N4-SiO2-Si3N4-SiO2 등 여러 형태의 구조 막질 중 적어도 어느 하나의 구조 막질이 형성되고, 상기 제1, 제2, 제3, 제4 제어 게이트(51,52,53,54)와 상기 제1 불순물이 도핑된 영역 사이에는 다른 절연막(41)이 형성된다.
도 5에 도시된 바와 같은, 본 발명의 제4 실시예에 따른 플래시 메모리 소자 에서는, 상기 제1 불순물이 도핑된 영역(10)은 소정 부분이 정방형으로 돌출된 돌출부(11)를 가지며, 상기 제1 폴리실리콘 패턴(20)은 상기 돌출부(11) 위에 형성된다. 이때, 상기 돌출부는 상기 제1 불순물이 도핑된 영역(10)과 재질이다.
도 6에 도시된 바와 같은, 본 발명의 제5 실시예에 따른 플래시 메모리 소자에서는, 반도체 기판 위에는 트렌치를 구비한 절연막 패턴(12)이 형성되고, 제1 불순물이 도핑된 영역(13)은 트렌치 내에 형성된다.
도 7에 도시된 바와 같은, 본 발명의 제6 실시예에 따른 플래시 메모리 소자에서는, 상기 반도체 기판(15)은 P형 반도체 기판이고, P형 반도체 기판(15)의 소정 영역 위에 N형 폴리실리콘 패턴으로 제1 불순물이 도핑된 영역(13)이 형성되고, 상기 N형 폴리실리콘 패턴의 양 측면에는 절연막(12)이 형성된다.
도 8에 도시된 바와 같은, 본 발명의 제7 실시예에 따른 플래시 메모리 소자에서는, 상기 제1 불순물이 도핑된 영역(10')은 P형 불순물이 도핑된 P형 폴리실리콘으로 형성되고, 상기 제1 폴리실리콘 패턴(20')은 N형 불순물이 도핑되어 N웰을 형성한다. 또한, 상기 제2 폴리실리콘 패턴(30')은 P형 불순물이 도핑된다.
상기와 같은 본 발명의 실시예들에 따른 플래시 메모리 소자에 의하면, 상기 제1 불순물이 도핑된 영역(10)과 상기 제2 폴리실리콘 패턴(30,31)은, 종래 수평 구조의 소스/드레인 영역과는 달리, 수직 구조의 소스/드레인 영역을 정방형으로 형성하게 된다. 또한, 이때 P형 불순물이 도핑되어 P웰을 형성한 상기 제1 폴리실리콘 패턴(20)은 상기 제1 불순물이 도핑된 영역(10)과 상기 제2 폴리실리콘 패 턴(30,31) 사이에서 전하(또는 정공)의 이동 경로인 채널 역할을 하게 된다.
제1 산화막, 질화막, 제2 산화막이 순차적으로 적층된 오엔오(ONO)층으로 형성된 상기 전하 포획층(40)은, 상기 질화막에서 전하가 프로그래밍 또는 소거되고, 상기 제1 산화막은 채널에서 질화막으로 전하가 터널링되기 위한 터널링 산화막 역할을 하며, 상기 제2 산화막은 질화막에서 상기 제1, 제2, 제3, 제4 제어 게이트(51,52,53,54)로 전하가 이동하는 것을 방지하는 블로킹 산화막 역할을 한다.
즉, 상기 제1 제어 게이트(51)에 전압이 인가되면, 소스 역할을 하는 상기 제1 불순물이 도핑된 영역(10)에서 전하(또는 정공)가 배출되고, 배출된 전하는 상기 전하 포획층(40) 내의 질화막에 프로그래밍되고, 상기 제1 제어 게이트(51)에 전압이 제거되면, 상기 질화막에 프로그래밍된 전하(또는 정공)은 소거된다.
마찬가지로, 상기 제2 제어 게이트(52)에 전압이 인가되면, 소스 역할을 하는 상기 제1 불순물이 도핑된 영역(10)에서 전하(또는 정공)가 배출되어 상기 질화막에 프로그래밍되고, 상기 제2 제어 게이트(52)에 전압이 제거되면, 상기 질화막에 프로그래밍된 전자(또는 정공)은 소거된다. 이와 같은 과정은 제3, 제4 제어 게이트(53,54)를 통해서 각각 동일하게 이루어진다.
따라서, 본 발명의 플래시 메모리 소자에 의하면, 수직 구조의 소스/드레인 사이에 형성된 채널의 주위 4방향에 전하 포획층을 두어 종래와 같은 크기를 차지하면서도 4비트를 구현할 수 있게 된다. 또한, 여기에 기존의 멀티-레벨 비트(Multi-level Bit) 기술을 접목시키면 한 개의 셀로 8비트 내지는 16비트까지도 확장할 수 있게 된다.
이상과 같이 본 발명에 따른 플래시 메모리 소자를 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
상기한 바와 같은 구성으로 이루어진 본 발명에 따른 플래시 메모리 소자에 의하면,
하나의 메모리 셀에서 수직 구조의 소스/드레인 사이에 형성된 채널의 주위 4방향에 전하 포획층을 두어 종래와 같은 크기를 차지하면서도 4비트를 구현할 수 있게 된다. 또한, 하나의 셀로 4비트를 구현할 수 있게 됨으로써, 고밀도 고집적의 플래시 메모리 소자를 구현할 수 있는 효과가 있다.

Claims (11)

  1. 반도체 기판;
    상기 반도체 기판의 상부에 형성되고 제1 불순물이 도핑된 영역;
    상기 제1 불순물과 다른 종류의 제2 불순물이 도핑되고, 상기 제1 불순물이 도핑된 영역 위에 정방형으로 형성된 제1 폴리실리콘 패턴;
    상기 제1 불순물이 도핑되고, 상기 제1 폴리실리콘 패턴 위에 정방형으로 형성된 제2 폴리실리콘 패턴;
    상기 제1, 제2 폴리실리콘 패턴의 사방 측면에 형성된 전하 포획층; 및,
    상기 전하 포획층 위에 형성된 제어 게이트
    를 포함하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제1, 제2 불순물은 N형 또는 P형 불순물 중 어느 하나이고, 각각 다른 불순물인 플래시 메모리 소자.
  3. 제 1 항에 있어서,
    상기 전하 포획층은 제1 산화막, 질화막, 제2 산화막이 순차적으로 적층된 플래시 메모리 소자.
  4. 제 1 항에 있어서,
    상기 전하 포획층은 SiO2-Si3N4-SiO2, SiO2-Si3N4-Al2O3, SiO2-Si3N4-Al2O3, SiO2-Si3N4-SiO2-Si3N4-SiO2 중 적어도 어느 하나인 플래시 메모리 소자.
  5. 제 1 항에 있어서,
    상기 제2 폴리실리콘 패턴은 상기 제어 게이트보다 높게 형성되는 플래시 메모리 소자.
  6. 제 1 항에 있어서,
    상기 제1 불순물이 도핑된 영역은 소정 부분이 정방형으로 돌출된 돌출부를 가지며, 상기 제1 폴리실리콘 패턴은 상기 돌출부 위에 형성되는 플래시 메모리 소자.
  7. 제 1 항에 있어서,
    상기 반도체 기판 위에는 트렌치를 구비한 절연막 패턴이 형성되고, 상기 제1 불순물이 도핑된 영역은 상기 트렌치에 형성되는 플래시 메모리 소자.
  8. 제 7 항에 있어서,
    상기 절연막 패턴 및 트렌치 하부에 제1 불순물이 도핑된 영역을 더 포함하 는 플래시 메모리 소자.
  9. 제 7 항에 있어서,
    상기 제1 불순물이 도핑된 영역은 상기 절연막 패턴보다 높게 형성되는 플래시 메모리 소자.
  10. 제 1 항에 있어서,
    상기 반도체 기판은 P형 반도체 기판이고, P형 반도체 기판의 소정 영역 위에 N형 폴리실리콘 패턴으로 제1 불순물이 도핑된 영역이 형성되고, 상기 N형 폴리실리콘 패턴의 양 측면에는 절연막이 형성되는 플래시 메모리 소자.
  11. 제 1 항에 있어서,
    상기 제어 게이트 하부의 절연막은 전하 포획층과 다른 재질로 형성되는 플래시 메모리 소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206747A (zh) * 2016-09-20 2016-12-07 上海华力微电子有限公司 一种ono多晶硅间介质层结构及制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050017485A (ko) * 2003-08-13 2005-02-22 삼성전자주식회사 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자
KR20050106822A (ko) * 2004-05-06 2005-11-11 동부아남반도체 주식회사 비휘발성 메모리 장치 및 그 제조방법
KR20060062554A (ko) * 2004-12-03 2006-06-12 삼성전자주식회사 요철구조 활성영역을 갖는 비휘발성메모리소자 및 그제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6225459A (ja) * 1985-07-25 1987-02-03 Nippon Denso Co Ltd 不揮発性半導体記憶装置
JPS6240774A (ja) * 1985-08-16 1987-02-21 Nippon Denso Co Ltd 不揮発性半導体記憶装置
JP3046376B2 (ja) * 1991-03-29 2000-05-29 株式会社東芝 不揮発性半導体メモリ装置
JPH07235649A (ja) * 1994-02-25 1995-09-05 Toshiba Corp 不揮発性半導体記憶装置の製造方法
DE19631146A1 (de) * 1996-08-01 1998-02-05 Siemens Ag Nichtflüchtige Speicherzelle
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
US5929477A (en) * 1997-01-22 1999-07-27 International Business Machines Corporation Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array
US6580124B1 (en) * 2000-08-14 2003-06-17 Matrix Semiconductor Inc. Multigate semiconductor device with vertical channel current and method of fabrication
EP2323164B1 (en) * 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
US6853587B2 (en) * 2002-06-21 2005-02-08 Micron Technology, Inc. Vertical NROM having a storage density of 1 bit per 1F2

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050017485A (ko) * 2003-08-13 2005-02-22 삼성전자주식회사 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자
KR20050106822A (ko) * 2004-05-06 2005-11-11 동부아남반도체 주식회사 비휘발성 메모리 장치 및 그 제조방법
KR20060062554A (ko) * 2004-12-03 2006-06-12 삼성전자주식회사 요철구조 활성영역을 갖는 비휘발성메모리소자 및 그제조방법

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