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KR100777925B1 - 금속 배선 형성 방법 - Google Patents

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KR100777925B1
KR100777925B1 KR1020060079212A KR20060079212A KR100777925B1 KR 100777925 B1 KR100777925 B1 KR 100777925B1 KR 1020060079212 A KR1020060079212 A KR 1020060079212A KR 20060079212 A KR20060079212 A KR 20060079212A KR 100777925 B1 KR100777925 B1 KR 100777925B1
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Abstract

금속 배선 형성 방법이 도시되어 있다. 금속 배선 형성 방법은 반도체 소자가 형성된 기판상에 유전막을 형성하는 단계, 유전막 상에 절연막을 형성하는 단계, 절연막 상에 광 반사 방지막을 형성하는 단계, 광 반사 방지막 상에 ArF 파장을 갖는 광과 반응하는 ArF용 포토레지스트 패턴을 형성하는 단계, ArF용 포토레지스트 패턴을 식각 마스크로 이용하여 플루오르화 탄소 계열 가스로 ArF용 포토레지스트의 측벽에 균일한 두께의 부산물층을 형성하면서 광 반사 방지막을 패터닝하는 단계, 부산물층의 생성을 억제하기 위해 플루오르화 탄소 계열 가스의 조성을 변경한 후 절연막 및 유전막을 순차적으로 패터닝하여 트랜치를 형성하는 단계 및 트랜치 내부에 금속을 채워 금속 배선을 형성하는 단계를 포함한다.

Description

금속 배선 형성 방법{METHOD FOR MANUFACTURING METAL WIRE}
도 1은 종래 ArF용 포토레지스트 패턴을 사용할 때 발생되는 톱니(serration) 형상의 부산물을 도시한 SEM 사진이다.
도 2 내지 도 6들은 본 발명의 일실시예에 의한 금속 배선 형성 방법을 구현하기 위한 단면도들이다.
도 7은 본 발명의 일실시예에 의해 부산물에 덮여 균일한 단면을 갖는 ArF 포토레지스트 패턴을 도시한 SEM 사진이다.
본 발명은 금속 배선 형성 방법에 관한 것이다.
최근 들어, 반도체 가공 기술 및 박막 가공 기술에 따라 방대한 데이터를 단 시간내 처리하는 반도체 소자의 기술 개발이 급속히 진행되고 있다.
일반적으로, 반도체 소자는 데이터를 저장 및 처리하기 위한 트랜지스터 및 커패시터 등을 제조하는 소자 제조 공정 및 소자와 전기적으로 연결된 금속 배선을 제조하는 기술을 포함한다.
소자 제조 공정은 실리콘 기판 등에 원하는 양만큼 도전성 불순물을 주입하 여 실리콘 기판에 부분적으로 반도체 영역을 형성하는 이온 주입 공정, 실리콘 기판 상에 박막을 증착하는 박막 증착 공정, 실리콘 기판상에 증착된 박막을 패터닝하기 위한 포토리소그라피 공정 등을 포함한다.
특히, 포토리소그라피 공정은 박막 상에 포토레지스트 패턴을 형성하기 위한 포토레지스트 필름 형성 공정, 포토레지스트 필름을 패터닝 하기 위해 포토레지스트 필름을 노광하는 사진 공정 및 노광 된 포로토레지스트 필름을 현상하여 포토레지스트 패턴을 형성하는 현상 공정을 포함한다.
최근 들어, 반도체 소자의 디자인 룰이 크게 감소됨에 따라 상기 사진 공정에 사용되는 광원이 약 248nm의 파장 길이를 갖는 KrF 광원에서 파장 길이가 약 193nm에 불과한 ArF 광원으로 변경되고 있는 추세이다.
일반적으로, 사진 공정에 사용되는 포토레지스트 필름을 이루는 물질은 광원의 종류에 대응하여 변경된다. 즉, KrF 광원에 사용되는 포토레지스트 필름을 이루는 물질 및 ArF 광원에 사용되는 포토레지스트 필름을 이루는 물질은 다소 상이하다.
따라서, 광원을 KrF 광원에서 ArF 광원으로 변경할 경우, 포토레지스트 필름 역시 ArF 광원과 반응하는 ArF용 포토레지스트 물질을 포함한다.
ArF용 포토레지스트 물질을 포함하는 포토레지스트 필름은 KrF 광원용 포토레지스트 필름에 사용되는 포토레지스트 필름에 비하여 상대적으로 낮은 두께를 갖는 특성을 갖는다. 따라서, ArF용 포토레지스트 필름은 식각 후 잔류 포토레지스트 필름 두께가 크게 감소되어 패터닝된 박막 패턴의 상면이 둥글게 손실되고, 이로 인해 박막 패턴에 의하여 형성된 트랜치 또는 홈 내부에 금속 배선을 형성할 때, 인접한 금속 배선이 쇼트되는 문제가 발생된다.
도 1은 종래 ArF용 포토레지스트 필름을 사용할 때 발생되는 톱니(serration) 형상의 부산물을 도시한 SEM 사진들이다.
도 1을 참조하면, 종래 ArF용 포토레지스트 물질을 포함하는 포토레지스트 필름을 식각 할 때, ArF용 포토레지스트 필름에 식각 공정 중 발생 된 부산물이 불균일하게 ArF용 포토레지스트 필름에 부착되어 톱니 형상의 부산물이 발생 되고, 이로 인해 패터닝된 박막의 표면 역시 톱니 형상과 유사하게 패터닝 되는 문제점이 발생된다.
본 발명은 이와 같은 종래 문제점을 감안한 것으로서, 본 발명의 목적은 ArF용 포토레지스트 패턴을 마스크로 이용하여 박막을 패터닝할 때 박막 패턴이 톱니 형상으로 패터닝되는 것을 방지 및 인접한 금속 배선간 쇼트를 방지한 금속 배선 형성 방법을 제공한다.
이와 같은 본 발명의 목적을 구현하기 위한 금속 배선 형성 방법은 반도체 소자가 형성된 기판상에 유전막을 형성하는 단계, 유전막 상에 절연막을 형성하는 단계, 절연막 상에 광 반사 방지막을 형성하는 단계, 광 반사 방지막 상에 ArF 파장을 갖는 광과 반응하는 ArF용 포토레지스트 패턴을 형성하는 단계, ArF용 포토레지스트 패턴을 식각 마스크로 이용하여 플루오르화 탄소 계열 가스로 ArF용 포토레 지스트의 측벽에 균일한 두께의 부산물층을 형성하면서 광 반사 방지막을 패터닝하는 단계, 부산물층의 생성을 억제하기 위해 플루오르화 탄소 계열 가스의 조성을 변경한 후 절연막 및 유전막을 순차적으로 패터닝하여 트랜치를 형성하는 단계 및 트랜치 내부에 금속을 채워 금속 배선을 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 금속 배선 형성 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 2 내지 도 6들은 본 발명의 일실시예에 의한 금속 배선 형성 방법을 구현하기 위한 단면도들이다. 본 실시예에서는, 예를 들어, 구리 금속 배선을 형성하는 싱글 다마신 공정 또는 듀얼 다마신 공정에 대하여 상세하게 설명하도록 한다.
도 2를 참조하면, 먼저, 실리콘 기판(20)상에 형성된 하부 금속 배선(또는 하부 금속 패턴;10) 상에 RC 딜레이 등의 발생을 억제하기 위해 유전막(30)을 먼저 형성한다. 본 실시예에서, 유전막(30)으로 사용될 수 있는 물질의 예로서는 저유전율을 갖는 SiOCH 계열 물질을 들 수 있다.
이어서, 유전막(30)을 형성한 후, 유전막(30)의 상면에는 다시 절연막(40)이 형성된다. 본 실시예에서 절화막으로 사용될 수 있는 박막의 예로서는 산화막(SiO2)을 들 수 있다.
절연막(40)이 형성된 후, 절연막(40) 상에는 광 반사 방지막(50)이 전면적에 걸쳐 얇은 두께로 형성된다.
절연막(40) 상에 반사 방지막(50)이 형성된 후, 광 반사 방지막(50) 상면에는 전면적에 걸쳐 포토레지스트 필름이 형성된다. 본 실시예에서, 포토레지스트 필름은 약 193nm의 파장 길이를 갖는 ArF 광원과 반응하는 ArF용 포토레지스트 물질을 포함하는 ArF용 포토레지스트 필름이다. 본 실시예에서, ArF용 포토레지스트 필름은 약 248nm의 파장 길이를 갖는 KrF 광원과 반응하는 KrF용 포토레지스트 필름의 두께보다 상대적으로 얇은 두께로 형성된다.
이어서, KrF용 포토레지스트 필름에 비하여 얇은 두께로 형성된 ArF용 포토레지스트 필름은 ArF 광원 및 패턴 마스크를 매개로 노광 되어 ArF용 포토레지스트 패턴(65)이 형성된다.
이어서, ArF용 포토레지스트 패턴(65)이 형성된 기판은, 예를 들어, 듀얼 주파수 반응성 이온 식각(Dual Frequency Reactive Ion Etching) 설비 내부에서 식각 공정이 수행된다.
도 3은 듀얼 주파수 반응성 이온 식각 설비를 도시한 단면도이다.
듀얼 주파수 반응성 이온 식각 장치(100)는 절연막 및 유전막을 식각하는데 사용된다.
듀얼 주파수 반응성 이온 식각 장치(100)는 공정 챔버(110)를 포함하고, 공정 챔버(110) 내에는 플라즈마를 생성하기 위한 파워를 인가하는 캐소드(cathode;120) 및 캐소드(120)와 마주보도록 배치된 애노드(anode;130)가 설치된다. 여기서, 캐소드(120)는 식각 대상 박막인 광 반사 방지막(50), 절연막(40) 및 유전막(30)이 형성된 기판(20)이 놓여지는 척(chuck)으로써 기능한다.
또한, 캐소드(120)에는 서로 다른 주파수를 제공하는 제1 주파수 제공부(122) 및 제2 주파수 제공부(124)가 전기적으로 연결될 수 있다.
한편, 듀얼 주파수 반응성 이온 식각 장치(100)는 공정 챔버(110) 내부의 압력을 조절하기 위한 진공 펌프(140)를 포함한다. 또한, 듀얼 주파수 반응성 이온 식각 장치(100)는 공정 챔버(110) 내부로 반응가스를 제공하기 위한 가스 공급 유닛(150)을 포함한다.
ArF용 포토레지스트 패턴(65)이 형성된 기판(20)이 듀얼 주파수 반응성 이온 식각 장치(100)의 내부의 캐소드(120) 상에 배치된 후, 듀얼 주파수 반응성 이온 식각 장치(100)의 내부에는 건식 식각 공정 분위기가 형성된다.
본 실시예에서, ArF용 포토레지스트 패턴(65)이 형성된 기판(20)은 서브 식각 공정 및 메인 식각 공정으로 나뉘어져 수행된다. 본 실시예에서, 서브 식각 공정은 ArF용 포토레지스트 패턴(65)을 식각 마스크로 이용하여 광 반사 방지막(50)을 패터닝 하는 식각 공정이고, 메인 식각 공정은 절연막(40) 및 유전막(30)을 식각하는 공정이다.
듀얼 주파수 반응성 이온 식각 장치(100) 내부에 배치된 ArF용 포토레지스트 패턴(65)은 먼저 서브 식각 공정이 수행된다.
이때, 듀얼 주파수 반응성 이온 식각 장치(100) 내부에서는 플루오르화 탄소 계열 가스, 예를 들면, CHxFy 가스(단, x,y는 자연수) 가스를 메인 식각 가스로 하여 서브 식각 공정을 수행한다. 보다 구체적으로, 서브 식각 공정은 100~150mT의 압력, 500~1,000W의 소스 파워 1~500W의 바이어스 파워, 0.1~600sccm의 유량의 아 르곤 가스, 0.1~60sccm의 유량의 CF4 가스, 0.1~ 20sccm의 유량의 CH2F2 가스, 0.1~15sccm의 유량의 산소 분위기에서 서브 식각 공정이 수행되어 도 4에 도시된 바와 같이 광 반사 방지막 패턴(55)이 형성된다.
본 실시예에서, 플루오르화 탄소 계열 가스 CHxFy(단, x,y는 자연수)를 사용함에 있어, 상기 y를 상기 x로 나눈 비율이 1 내지 2를 만족하는 플루오르화 탄소 계열 가스를 사용하는 것이 중요하다. 이를 구현하기 위해 서브 식각 공정에서는 상기 x가 2이고 상기 y가 2로서 y/x의 비가 1인 CH2F2 가스를 사용할 수 있다. 이와 같이 플로오르화 탄소 계열 가스의 y/x의 비가 2 이하인 CH2F2 가스 및 상술된 공정 조건으로 광 반사 방지막(50)을 식각 할 경우, 도 3에 도시된 바와 같이 서브 식각 공정 도중 발생 된 부산물(67)이 ArF 포토레지스트 패턴(65) 상에 균일하게 부착되어 ArF용 포토레지스트 패턴(65)의 선택비를 향상시킴으로써 도 7에 도시된 SEM 사진과 같이 광 반사 방지막(50)의 톱니 형상으로 패터닝 되는 것을 방지 및 광 반사 방지막(50)의 상면이 둥글게 식각 되는 것이 방지된다.
광 반사 방지막(50)을 패터닝 하는 서브 식각 공정 이후, 도 5에 도시된 바와 같이 절연막(40) 및 유전막(30)을 식각하는 메인 식각 공정이 수행된다.
메인 식각 공정을 수행할 때, ArF용 포토레지스트 패턴(65)의 표면에 부착되는 부산물의 양을 감소시켜 더 이상 부산물이 ArF용 포토레지스트 패턴(65) 상에 부착되지 않도록 플루오르화 탄소 계열 가스의 유량을 다소 감소시키는 것이 중요하다.
구체적으로, 본 발명에서는 서브 식각 공정을 수행한 후 인-시튜 방식으로 메인 식각 공정이 수행되고, 메인 식각 공정에서의 공정 환경은 100~150mT의 압력, 500~1,000W의 소스 파워 1~500W의 바이어스 파워, 0.1~600sccm의 유량의 아르곤, 0.1~60sccm의 유량의 CF4 가스, 0.1~ 10sccm의 유량의 CH2F2 가스, 0.1~15sccm의 유량의 산소를 포함한다. 즉, 서브 식각 공정에서 CH2F2의 유량은 0.1~20sccm이었지만, 메인 식각 공정에서는 CH2F2의 유량은 0.1~ 10sccm이 되도록 한다.
메인 식각 공정에서는 절연막(40)이 패터닝 되어 절연막 패턴(45)이 형성되고, 유전막(30)이 패터닝되어 유전막 패턴(35)이 형성되어, 기판(20)에는 트랜치(80)가 형성된다.
이후, 메인 식각 공정을 수행하기 위한 ArF용 포토레지스트 패턴(65) 및 부산물(67)이 산소 플라즈마를 이용한 애싱 공정 또는 에천트를 이용하여 제거된 후, 트랜치(80) 내부 및 광 반사 방지막 패턴(55) 상에는 금속 배선을 형성하는 금속 물질이 주입된다.
본 발명에서, 금속 배선으로 사용될 수 있는 금속 물질의 예로서는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 본 실시예에는 구리가 금속 배선으로 사용되며, 구리를 금속배선 재료로 이용하는 이유는, 구리의 녹는점이 1080℃로서 비교적 높을 뿐만 아니라(알루미늄: 660℃, 텅스텐: 3400℃), 비저항은 1.7μΩ㎝로서 알루미늄(2.7μΩ㎝), 텅스텐(5.6μΩ㎝)보다 매우 낮기 때문이다.
광 반사 방지막 패턴(55)의 상면 및 트랜치(80) 내부에 구리막이 형성된 후, 화학적 기계적 연마(CMP) 공정에 의하여 구리막은 광 반사 방지막 패턴(55)을 엔드 포인트로 하여 연마되어 트랜치(80) 내부에는 도 6에 도시된 바와 같이 금속 배 선(85)이 형성된다.
이상에서 상세하게 설명한 바에 의하면 광 반사 방지막, 절연막 및 유전막을 패터닝하는 식각 공정 중 발생된 부산물을 ArF용 포토레지스트 패턴의 측벽에 균일하게 분포시키는 공정 조건을 제시하여 트랜치의 내측벽에 톱니 형상을 갖는 불균일한 형상을 방지 및 광 반사 방지막의 상면이 손실되어 금속 배선들이 상호 쇼트되는 것을 방지하는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 반도체 소자가 형성된 기판상에 유전막을 형성하는 단계;
    상기 유전막 상에 절연막을 형성하는 단계;
    상기 절연막 상에 광 반사 방지막을 형성하는 단계;
    상기 광 반사 방지막 상에 광과 반응하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 하고, 100~150mT의 챔버 압력에서 0.1~ 20sccm의 유량의 플루오르화 탄소 계열 가스를 이용하여 상기 포토레지스트 패턴의 측벽에 균일한 두께의 부산물층을 형성하면서 상기 광 반사 방지막을 패터닝하는 단계;
    상기 부산물층의 생성을 억제하기 위해 상기 플루오르화 탄소 계열 가스의 조성을 0.1~ 10sccm의 유량으로 변경한 후 상기 절연막 및 상기 유전막을 순차적으로 패터닝하여 트랜치를 형성하는 단계; 및
    상기 트랜치 내부에 금속을 채워 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 배선 형성 방법.
  2. 제1항에 있어서, 플루오르화 탄소 계열 가스는 CHxFy(단, x,y는 자연수)를 포함하며, 상기 y를 상기 x로 나눈 비(ratio)는 1 내지 2인 것을 특징으로 하는 금속 배선 형성 방법.
  3. 제2 항에 있어서, 상기 플루오르화 탄소 계열 가스는 CH2F2인 것을 특징으로 하는 금속 배선 형성 방법.
  4. 제1항에 있어서, 상기 광 반사 방지막을 패터닝하는 단계에서 건식 식각 공정 조건은 100~150mT의 압력, 500~1,000W의 소스 파워 1~500W의 바이어스 파워, 0.1~600sccm의 유량의 아르곤, 0.1~60sccm의 유량의 CF4 가스, 0.1~ 20sccm의 유량의 CH2F2 가스, 0.1~15sccm의 유량의 산소를 포함하는 것을 특징으로 하는 금속 배선 형성 방법.
  5. 제1항에 있어서, 상기 절연막 및 상기 유전막을 패터닝하는 단계에서 건식 식각 공정 조건은 100~150mT의 압력, 500~1,000W의 소스 파워 1~500W의 바이어스 파워, 0.1~600sccm의 유량의 아르곤, 0.1~60sccm의 유량의 CF4 가스, 0.1~ 10sccm의 유량의 CH2F2 가스, 0.1~15sccm의 유량의 산소를 포함하는 것을 특징으로 하는 금속 배선 형성 방법.
  6. 제1항에 있어서, 상기 광은 ArF 광원에서 발생된 ArF 광이고, 상기 포토레지스트는 상기 ArF 광과 반응하는 ArF용 포토레지스트 필름인 것을 특징으로 하는 금속 배선 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010002736A2 (en) * 2008-06-30 2010-01-07 Intel Corporation Methods for fabricating line/space routing between c4 pads

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197414A (ja) 1997-09-25 1999-04-09 Sony Corp 酸化シリコン系絶縁膜のプラズマエッチング方法
JP2001237228A (ja) * 2000-02-24 2001-08-31 Canon Sales Co Inc 基板処理方法および基板処理装置ならびにデバイス製造方法
KR20020077095A (ko) 2001-03-28 2002-10-11 소니 가부시키가이샤 반도체 디바이스를 제작하는 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197414A (ja) 1997-09-25 1999-04-09 Sony Corp 酸化シリコン系絶縁膜のプラズマエッチング方法
JP2001237228A (ja) * 2000-02-24 2001-08-31 Canon Sales Co Inc 基板処理方法および基板処理装置ならびにデバイス製造方法
KR20020077095A (ko) 2001-03-28 2002-10-11 소니 가부시키가이샤 반도체 디바이스를 제작하는 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010002736A2 (en) * 2008-06-30 2010-01-07 Intel Corporation Methods for fabricating line/space routing between c4 pads
WO2010002736A3 (en) * 2008-06-30 2010-05-06 Intel Corporation Methods for fabricating line/space routing between c4 pads
US7919408B2 (en) 2008-06-30 2011-04-05 Intel Corporation Methods for fabricating fine line/space (FLS) routing in high density interconnect (HDI) substrates

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