[go: up one dir, main page]

KR100777384B1 - 프로세서 변화 민감도가 감소된 이미저 포토 다이오드커패시터 구조 - Google Patents

프로세서 변화 민감도가 감소된 이미저 포토 다이오드커패시터 구조 Download PDF

Info

Publication number
KR100777384B1
KR100777384B1 KR1020067002627A KR20067002627A KR100777384B1 KR 100777384 B1 KR100777384 B1 KR 100777384B1 KR 1020067002627 A KR1020067002627 A KR 1020067002627A KR 20067002627 A KR20067002627 A KR 20067002627A KR 100777384 B1 KR100777384 B1 KR 100777384B1
Authority
KR
South Korea
Prior art keywords
storage capacitors
collection region
charge collection
forming
pixel cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020067002627A
Other languages
English (en)
Other versions
KR20060034305A (ko
Inventor
브렌트 에이. 맥클루어
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20060034305A publication Critical patent/KR20060034305A/ko
Application granted granted Critical
Publication of KR100777384B1 publication Critical patent/KR100777384B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/59—Control of the dynamic range by controlling the amount of charge storable in the pixel, e.g. modification of the charge conversion ratio of the floating node capacitance
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/014—Manufacture or treatment of image sensors covered by group H10F39/12 of CMOS image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/15—Charge-coupled device [CCD] image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Light Receiving Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

직렬로 연결된 두 개의 커패시터를 갖는 화소 셀. 여기에서, 각각의 커패시터는 주변 커패시터의 커패시턴스에 근사한 커패시턴스를 가지며, 직렬 커패시터의 유효 커패시턴스는 각 주변 커패시터의 커패시턴스보다 작다. 직렬 연결된 커패시턴스는 포화 상태 중에 플로팅 확산(FD) 영역으로부터 "나머지(surplus)" 전하를 받기 위하여 플로팅 확산(FD) 영역에 연결된다.

Description

프로세서 변화 민감도가 감소된 이미저 포토 다이오드 커패시터 구조 {An imager photo diode capacitor structure with reduced process variation sensitivity}
본 발명은 일반적으로 이미지화 장치에 관한 것이고, 더욱 구체적으로, 직렬 연결된 어레이 커패시터를 갖는 상보형 금속 산화 반도체(CMOS) 화소 셀에 관한 것이다.
전하 결합 장치(CCD) 및 상보형 금속 산화 반도체(CMOS) 센서를 포함하는 이미지화 장치는 포토-이미지화 응용장치에 통상적으로 사용된다.
전형적인 CMOS 이미지화 회로, 그의 처리 단계, 및 이미지화 회로의 다양한 CMOS 구성요소의 기능에 대한 상세한 설명이 예를 들어, 로드스(Rhodes)의 미국특허 제6,140,630호, 로드스의 미국특허 제6,376,868호, 로드스 등의 미국특허 제6,310,366호, 로드스의 미국특허 제6,326,652호, 로드스의 미국특허 제6,204,524호, 로드스의 미국특허 제6,333,205호, 및 미국특허출원 공개공보 제2002/0117690호에 기재되어 있다. 각각의 상기 개시는 전체가 본 명세서에서 참조로서 포함된다.
이미저, 예를 들어, CMOS 이미저(imager)는 화소 셀의 초점 면(focal plane) 어레이를 포함하며, 각각의 셀은 기판의 도핑된 영역에서 포토-발생 전하를 생성하기 위하여 기판 상에 포토센서, 예를 들어, 포토게이트, 포토컨덕터 또는 포토다이오드를 포함한다. 각각의 화소 셀에는 판독(readout) 회로가 구비되며, 상기 판독 회로는 하나 이상의 소스 폴로워 트랜지스터 및 상기 소스 폴로워 트랜지스터를 컬럼 출력 라인에 연결시키기 위한 로우(row) 선택 트랜지스터를 포함한다. 화소 셀은 전형적으로 소스 폴로워 트랜지스터의 게이트에 연결되는 플로팅 확산 노드를 갖는다. 포토센서에 의하여 발생된 전하는 상기 플로팅 확산 노드로 보내어진다. 이미저는 또한 포토센서로부터 플로팅 확산 노드로 전하를 전송하기 위한 전송 트랜지스터(transfer transistor) 및 플로팅 확산 노드를 전하 전송 이전에 소정의 전하 레벨로 리셋하기 위한 리셋 트랜지스터를 포함할 수 있다.
이미지 센서, 예를 들어, CMOS 이미지의 통상적인 화소 셀(10)이 도 1에 도시되어 있다. 화소 셀(10)은 전형적으로 p-기판(14)에 p-영역(12a) 및 n-영역(12b)을 갖는 포토다이오드(12)를 포함한다. 화소는 또한 게이트(16)를 갖는 전송 트랜지스터, 더욱 높은 농도로 도핑된 p-형 웰(20) 내에 형성된 플로팅 확산 영역(18), 및 관련 게이트(22)를 갖는 리셋 트랜지스터를 포함한다. 포토다이오드(12)의 p-영역(12a)의 표면에 충돌하는 광자는 포토다이오드(12)의 n-영역(12b) 내에 모여지는 전자를 발생시킨다. 전송 게이트(16)가 온인 경우, n-영역(12b) 내의 광자-발생 전자는 포토다이오드(12) 및 플로팅 확산 영역(18) 사이에 존재하는 포텐셜 차이의 결과로서 플로팅 확산 영역(18)으로 전송된다. 플로팅 확산 영역(18)은 소스 폴로워 트랜지스터(24)의 게이트에 연결되며, 상기 소스 폴로워 트랜지스터는 플로팅 확산 영역(18)에 의하여 임시로 저장된 전하를 받아서, 로우 선택 트랜지스터 및 관련 게이트(26)의 제1 소스/드레인 단말로 전하를 전송한다. 로우 선택 신호(RS)가 하이(high)로 진행하는 경우, 광자-발생 전하는 컬럼 라인(28)로 전송되며, 상기 컬럼 라인에서 샘플/홀드 회로 및 신호 처리 회로(미도시)에 의하여 더 처리된다.
도 1에 도시된 화소 셀(10)의 동작에서, 포토다이오드(12)에 축적된 전하는 전형적으로 전송 트랜지스터 게이트(16)에 의하여 플로팅 확산 영역(18)으로 전송된다. 포토다이오드(12)에 축적된 전하가 소정 레벨에 도달하는 경우, 전송 트랜지스터 게이트(16)는 활성화된다. 일단 활성화되면, 전하는 포토다이오드(12)로부터 플로팅 확산 영역(18)으로 전송된다.
도 1의 화소 셀(10)과 관련된 하나의 문제는, 플로팅 확산 영역(18)이 전하를 그의 포화 레벨까지만 흡수할 수 있다는 것이다. 일단 플로팅 확산 영역(18)이 그의 포화 레벨에 도달하는 경우, 포토다이오드(12)로부터 들어오는 전자에 대하여 더 이상 응답할 수 없다. 포화된 플로팅 확산 영역(18)에 더 이상 전송될 수 없는 포토다이오드(12)의 "나머지(surplus)" 전하는 전형적으로 이웃한 화소 셀, 및 이와 관련된 전하 수집 영역으로 전송된다. 나머지 전하는 종종 이미지 래그 및 이웃한 화소 셀에 "블루밍(blooming)"을 유발한다. 블루밍은 하나의 화소 셀로부터 다음 화소 셀로 전하가 범람(overflow)하는 것에 의하여 야기되며, 생성되는 이미지에서 밝은 점 또는 줄(streak)을 형성할 수 있다.
도 2를 참조하면, 화소 셀(10)의 플로팅 확산 영역(18)의 저장 용량을 증가 시키는 하나의 방법은, 플로팅 확산 영역(18)에 전기적으로 연결된 (어레이 커패시터로 알려진) 커피시터(34)를 형성하는 것이다. 전형적인 CMOS 이미지화 회로, 그의 처리 단계, 및 플로팅 확산 영역에 연결된 커패시터를 갖는 CMOS 이미저의 기능에 대한 상세한 설명은 로드스의 미국 특허출원 공개 제2002/0117690호에 개시되어 있다. 상기 문헌에 개시된 내용은 전체가 참조로써 본 명세서에 포함된다.
어레이 커패시터(34)의 추가가 플로팅 확산 영역(18)의 커패시턴스를 증가시키고, 이에 의하여 더 높은 포화 한계가 허용되지만, 화소 셀에 커패시터를 추가하는 것은 고유의 단점이 있다. 예를 들어, 커패시터(34)는 전형적으로 주변 커패시터(화소 셀의 외측에 형성된 커패시터)와 동시에 형성된다. 주변 커패시터는 화소 셀(10)의 외부인 샘플 및 홀드 회로의 부분이며, 기준(전체 신호) 및 각각의 화소 셀(10)의 관련 포토다이오드(12)의 출력 신호를 저장하기 위하여 사용된다. 주변 커패시턴스는 전형적으로 플로팅 확산 영역(18)에 연결된 어레이 커패시터(34)에 필요한 것보다 더 높은 커패시턴스를 갖도록 형성된다. 높은 커패시턴스의 어레이 커패시터(34)를 구비하는 것은, 이미지 래그 및 전하 전송의 비능률을 포함하는 어떤 문제점을 야기한다. 따라서, 최적으로, 화소 셀(10) 내의 어레이 커패시터(34)가 주변 커패시터의 커패시턴스보다 낮은 커패시턴스를 가져야 한다.
그러나, 화소 셀(10) 내의 어레이 커패시터(34)의 커패시턴스 감소와 관련된 몇 가지 불리한 점이 있다. 예를 들어, 커패시턴스를 감소시키는 통상의 방법은 커패시터의 유전층의 두께를 증가시키는 방법을 포함한다. 그러나, 어레이 커패시터(예를 들어, 34) 및 주변 커패시터가 동시에 형성되기 때문에, 유전체 두께를 증 가시키는 것은, 주변 커패시터의 커패시턴스도 감소시킨다. 따라서, 주변 커패시터의 유전체 층의 두께가 어레이 커패시터(34)보다 더 작다는 것을 보장하기 위하여 추가 공정 단계가 반드시 수행되어야 한다. 이러한 추가 공정 단계는 비용을 증가시키고, 가능한 제조 처리량을 감소시킨다.
어레이 커패시터(34)의 커패시턴스를 감소시키는 또다른 방법은 커패시터(34)를 스케일링하는 것이다. 커패시터(34)의 크기를 감소시킴으로써, 커패시터의 면적(및 커패시턴스)도 감소될 것이다. 그러나, 포토리소그래피 공정 중에 임계 치수(critical dimension, CD) 제어를 유지하는 것이 어렵기 때문에, 크기의 감소는 하나의 어레이 커패시터에서 다른 어레이 커패시터(예를 들어, 다른 화소 셀)까지의 커패시턴스 전체 변화량을 증가시킨다. 따라서, 커패시터의 물리적 크기가 감소될수록, 포토리소그래피 및 식각 공정으로 인한 CD 오차의 백분율이 증가한다. 결과적으로, 생성된 어레이 커패시터에서 커패시턴스는 크게 변화하며, 일정하게 형성하는 것이 불가능하다. 따라서, 주변 커패시터에 비하여 감소된 커패시턴스를 가지며, 플로팅 확산 영역으로부터 추가 전하를 저장하기 위한 어레이 커패시터를 개발하는 것이 바람직하다. 또한, 그러한 어레이 커패시터는 일관된 결과를 갖도록 용이하게 제조될 수 있어야 한다.
본 발명은 상기 문제점을 제기하고, 주변 커패시터보다 더 작은 커패시턴스를 가지며, 일관된 결과를 갖도록 현재 제조 기술에 용이하게 집적할 수 있는 화소 셀을 개시한다.
본 발명의 상기 특징 및 잇점은 첨부된 도면을 참조하는 이하의 상세한 설명으로부터 더욱 명백하게 이해될 것이다:
도 1은 통상적인 화소 셀을 도시한 것이다.
도 2는 제2의 통상적인 화소 셀을 도시한 것이다.
도 3은 본 발명의 전형적인 실시예에 따라 구성된 화소 셀의 개략도를 도시한 것이다.
도 4는 도 3의 화소 셀의 부분 단면을 도시한 것이다.
도 5는 도 3의 화소 셀의 평면도이다.
도 6은 도 3의 화소 셀의 부분 단면도를 도시한 것이다.
도 7은 도 3에 따라 구성된 화소 셀을 포함하는 CMOS 이미저의 블록 구성도이다.
도 8은 본 발명의 전형적인 실시예에 따른 도 7의 CMOS 이미저를 포함하는 프로세서 시스템의 개략적인 구성도이다.
본 명세서에서 사용되는 바와 같이, 용어 "반도체 기판" 및 "기판"은 임의의 반도체-기반 구조를 포함하는 것으로 이해된다. 반도체 구조는 실리콘, 실리콘-온-인슐레이터(silicon-on-insulator: SOI), 실리콘-온-사파이어(silicon-on-sapphire: SOS), 실리콘-게르마늄, 도핑 반도체 및 미도핑 반도체, 기본 반도체 토대(base semiconductor foundation)에 의해 지지되는 실리콘 에피택셜층 및 다른 반도체 구조물을 포함하는 것으로 이해되어야 한다. 반도체는 실리콘-기반일 필요는 없다. 반도체는 게르마늄 또는 갈륨 아세나이드일 수 있다. 이하의 상세한 설명에서 반도체 기판을 참조할 때, 기본 반도체 구조 또는 토대의 내부에 또는 상부에 영역 또는 접합을 형성하기 위해 사용되는 선행 공정 단계들을 활용할 수 있다.
본 명세서에서 사용되는 바와 같이, "화소 셀(pixel cell)" 이라는 용어는 광량자를 전기적 신호로 변환하기 위한 포토센서를 포함하는 광 소자 단위 셀을 의미한다. 설명을 위하여, 단 하나의 대표적인 화소 및 이를 형성하는 방법을 도면 및 본 명세서의 발명의 상세한 설명에서 설명하지만, 복수개의 유사한 화소를 제조하는 전형적인 방법이 동시에 진행될 수 있다. 따라서, 이하의 상세한 설명은 한정적인 의미로 받아들여서는 아니된다.
이하의 상세한 설명에서, 본 발명은 설명의 편의를 위하여 CMOS 이미저와 관련하여 기술하지만, 본 발명은 전하 결합 소자(CCD)를 포함하는 임의의 이미지 셀의 포토센서까지 광범위하게 응용될 수 있다. 도 3을 참조하여, 본 발명의 전형적인 실시예에 따라 구성된 화소 셀(100)의 개략적 구성도가 도시되어 있다.
화소 셀(100)은 전기적으로 직렬로 연결된 두 개의 어레이 커패시터(34, 36)를 갖는다. 직렬 연결은 하기 수학식에 따라 전체적인 어레이 커패시턴스를 효과적으로 감소시킨다:
[수학식 1]
Figure 112006008930347-pct00001
상기식에서, C34는 제1 커패시터(34)의 커패시턴스를 나타내고, C36은 제2 커패시터(36)의 커패시턴스를 나타낸다. 어레이 커패시터(34, 36) 및 플로팅 확산 영역(18)은 Vdd 단자 및 트랜지스터(24) 게이트 사이의 소스 폴로워 트랜지스터(24)에 전기적으로 병렬로 연결된다. 수학식 1은 각각 1F 미만의 커패시턴스를 갖는 어레이 커패시터(34, 36)에 적용될 수 있음을 유의하여야 한다.
본 발명의 전형적인 실시예에 따라, 주변(샘플/홀드) 및 어레이 커패시터(예를 들어, 34, 36)는 다른 추가 공정없이 동시에 형성될 수 있다. 즉, 직렬 연결된 어레이 커패시터(34, 36)는 주변 커패시터의 커패시턴스 값과 실질적으로 유사한 커패시턴스 값을 가질 수 있다.
도 3의 실시예의 화소 셀(100) 내에 단지 두 개의 어레이 커패시터(34, 36)만이 도시되어 있더라도, 화소 셀(100)은 전기적으로 직렬 연결된 두 개 이상의 커패시터를 포함할 수 있음을 유의하여야 한다. 또한, 4-트랜지스터(4T) 구성으로서 화소 셀(100)이 도시되어 있으나, 본 발명은 3-트랜지스터(3T) 구성(예를 들어, 전송 트랜지스터(16)가 없는 구성) 또는 더 적거나 더 많은 트랜지스터를 갖는 다른 화소 셀 구성에서도 실시될 수 있다. 또한, 2개의 어레이 커패시터(34, 36)는 평판형 커패시터, 트렌치 커패시터, 스터드(stud) 커패시터, 또는 이들의 결합, 또는 기술분야에서 사용되는 것으로 공지된 다른 형태의 커패시터일 수 있음을 유의하여야 한다.
도 4는 도 3의 화소 셀(100)의 부분 단면도를 도시한 것이다. 도 4의 화소 셀(100)이 플로팅 확산 영역(18)에 전기적으로 연결된 두 개의 직렬 연결 어레이 커패시터(34, 36)를 갖는다는 점을 제외하면, 화소 셀(100)은 도 1의 화소 셀(10)과 유사하다. 전송 트랜지스터 게이트(16)에 의하여 포토다이오드(12)로부터 플로팅 확산 영역(18)으로 전송된 전하는 플로팅 확산 영역(18) 및 직렬 연결 어레이 커패시터(34, 36)에 의하여 공유된다. 따라서, 플로팅 확산 영역(18)의 포화 레벨이 증가된다. 그러나, 직렬 연결 어레이 커패시터(34, 36)의 커패시턴스 및 플로팅 확산 영역은, 도 3과 관련하여 전술한 바와 같이, 주변 커패시터만큼 높지 않다.
도 5는 본 발명의 실시예에 따라 구성된 도 3 및 도 4의 화소 셀(100)의 평면도를 도시한 것이다. 플로팅 확산 영역(18)은 제1연결선(38)을 통하여 커패시터(34)의 하부 전극(34a)의 접점(42)에 전기적으로 연결된다. 커패시터(34)는 커패시터(36)의 상부 전극(36b)의 접점(46)에 연결된 접점(44)을 갖는 상부 전극(34b)을 갖는다. 커패시터(36)는 또한 Vdd와 연결된 접점을 구비하는 하부 전극(36a)을 갖는다. 접점(44, 46)은 전도체(48)에 의하여 전기적으로 연결되고, 이에 의하여 어레이 커패시터(34, 36)를 서로 직렬로 놓게 한다. 소스 폴로워 트랜지스터(24)의 게이트는 제1 어레이 커패시터(34)의 하부 전극(34a)을 형성한다.
화소 셀(100)은 또한 관련 게이트(22)를 구비한 리셋 트랜지스터를 갖는다. 전하 전송 이전에, 게이트(22)를 갖는 리셋 트랜지스터를 턴온시킴으로써 플로팅 확산 영역(18)은 소정의 저 전하 상태로 세팅되며, 이는 영역(18) 내의 전자가 소스/드레인(30)에 연결된 전압원으로 흘러 들어가도록 한다. 또한, 화소 셀(100)은 관련 게이트(26)를 갖는 로우(row, 행) 선택 트랜지스터를 갖는다. 소스 폴로워 트랜지스터(24)의 게이트로부터 나온 전하는 로우 선택 트린지스터의 게이트로 전달되며, 이는 이번에는 판독 회로(미도시)와 연결된 컬럼 라인(도 4, 28)으로 전달된다.
도 6은 본 발명의 전형적인 실시예에 따른 화소 셀(100)의 형성을 도시한 것이다. 도시된 화소 셀(100)은 반도체 기판(14) 상에 형성된 화소 셀 상에 형성된 절연층(50)을 갖는다. 절연층(50)은 보로포스포실리케이트 유리(BPSG), 보로실리케이트 유리(BSG), 포스포실리케이트 유리(PSG), 도핑되지 않은 실리케이트 유리(USG), 또는 다른 적합한 물질로 형성될 수 있다.
절연층(50)의 일부는 콘택트(38)를 형성하는 도전성 물질로 충전되는 도관을 형성하기 위하여 식각된다. 콘택트(38)는 플로팅 확산 영역(18)을 커패시터(34)의 하부 전극(34a)에 연결한다. 콘택트(38)는 또한 개략적으로 도시되어 있는 바와 같이, 제1 연결선(40)에 의하여 플로팅 확산 영역(18)을 소스 폴로워 트랜지스터 게이트(24)에 연결한다. 커패시터(36)의 하부 전극(36a)이 하부 전극(34a)에 이웃하여 형성되는 것으로 또한 도시되어 있다. 어레이 커패시터(34, 36)의 상부 전극층(54)이 또한 하부 전극(34a 36a)의 상부에 형성되는 것으로 도시되어 있다. 유 전층(56)이 상부 전극층(54)을 하부 전극(34a 36a)로부터 분리한다. 어레이 커패시터(34, 36)가 전송 게이트(16) 및 리셋 게이트(22) 위에 형성되는 것으로 도시되어 있으나, 어레이 커패시터(34, 36)는 샐로우 트렌치 절연 영역(32) 상에 형성될 수 있다는 점에 유의하여야 한다. 또한, 어레이 커패시터(34, 36)가 절연층(50) 상에 형성되는 것으로 도시되어 있더라도, 어레이 커패시터(34, 36)는 어떠한 곳에서도, 예를 들어, 기판(14) 내, 또는 이후 형성되는 층 내에 또는 그 층 위에서도 형성될 수 있다는 것을 유의하여야 한다. 전도체 및 절연체의 통상적인 층이 또한 구조물을 상호 연결시키고, 화소를 주변 회로에 연결시키기 위하여 사용될 수 있다. 그러나, 상세한 설명은 본 발명을 설명하는데 불필요하다.
도 6의 화소 100은 본질적으로 이 단계에서 완성된다. 화소 셀(100)은 이미저 장치를 형성하기 위하여 주변 회로와 결합될 수 있다. 예를 들어, 도 7은 화소 어레이(300)를 갖는 CMOS 이미저 장치(308)의 블록 구성도를 도시한 것이다. 화소 어레이(300)는 소정 갯수의 컬럼 및 로우로 배열되는 복수개의 화소를 포함한다. 도시된 화소 어레이(300)는 도 3 내지 도 6에 대하여 전술한 바와 같은 본 발명의 전형적인 실시예에 따라 구성되는 하나 이상의 화소 셀(100)을 포함한다. 어레이(300)에서 각 로우의 화소(100)가 로우 선택 라인에 의하여 모두 동시에 턴온되고, 각 컬럼의 화소는 각각의 컬럼 선택 라인에 의하여 선택적으로 출력된다. 복수개의 로우 및 컬럼 라인이 전체 어레이(300)에 제공된다. 로우 라인은 로우 어드레스 디코더(320)에 응답하여 로우 드라이버(310)에 의하여 차례대로 선택적으로 활성화되고, 컬럼 선택 라인은 각 로우의 활성화를 위하여 컬럼 어드레스 디코더 (370)에 응답하여 컬럼 드라이버(360)에 의하여 차례대로 선택적으로 활성화된다. 따라서, 로우 및 컬럼 어드레스가 각각의 화소(100)에 제공된다. CMOS 이미저는 제어 회로(350)에 의하여 동작하며, 상기 제어 회로는 화소 판독을 위하여 적합한 로우 및 컬럼 라인을 선택하기 위하여 어드레스 디코더(320, 370)를 제어하고, 선택된 로우 및 컬럼 라인의 구동 트랜지스터에 구동 전압을 인가하는 로우 및 컬럼 드라이버 회로(310, 360)를 제어한다.
화소 출력 신호는 전형적으로 리셋되는 경우에 플로팅 확산 노드(예를 들어, 도 6의 18)에서 제거되는 화소 리셋 신호 Vrst, 및 이미지에 의하여 발생된 전하가 전송된 후에 플로팅 확산 노드(예를 들어, 도 6의 18)에서 제거되는 화소 이미지 신호 Vsig를 포함한다. 도 6과 관련하여 설명한 바와 같이, 포토다이오드(12)로부터 플로팅 확산 영역(18)으로 전송된 전하가 플로팅 확산 영역(18)의 포화 레벨에 도달하는 경우, 어레이 커패시터(34, 36)가 "나머지" 전하를 저장하기 위하여 사용된다. 어레이 커패시터(34, 36)(도 6)에 저장된 다른 전하와 함께 Vrst 및 Vsig 신호가 샘플 및 홀드 회로(361)에 의하여 읽혀지고, 차동 증폭기(362)에 의하여 감산되며, 차동 증폭기는 각각의 화소(100)에 대하여 화소 상에 작용하는 빛의 양을 나타내는 차 신호(Vrst-Vsig)를 생성한다. 이 신호 차는 아날로그/디지탈 변환기(375)에 의하여 디지탈 신호화된다. 이후, 디지탈 신호화된 화소 차이 신호는 이미지 처리기(380)로 공급되여, 디지탈 이미지를 형성한다. 또한, 도 7에 도시되어 있는 바와 같이, CMOS 이미저 장치(308)가 반도체 칩(예를 들어, 웨이퍼(700)) 상에 포함 될 수 있다.
도 8은 도 7에 도시된 이미저 장치(308)를 포함하기 위하여 변형된 전형적인 프로세서 기반 시스템인 시스템(400)을 도시한 것이다. 프로세서 기반 시스템은 예를 들어, 이미저 장치(308)를 포함할 수 있는 디지탈 회로 시스템이 있다. 프로세서 기반 시스템의 예는 한정함 없이, 컴퓨터 시스템, 카메라 시스템, 스캐너, 머신 비전 시스템(machine vision system), 차량 항법 시스템(vehicle navigation system), 비디오 전화기, 감시 시스템(surveillance system), 자동 초점 시스템(auto focus system), 항성 추적 시스템(star tracker system), 동작 검출 시스템(motion detection system), 영상 안정화 시스템(image stabilization system), 및 고화질(high-definition) 텔레비젼용 데이타 압축 시스템, 본 발명을 사용할 수 있는 임의의 것을 포함한다.
시스템(400)은 본 발명의 다양한 실시예 중 어느 하나에 따라 구성된 화소 어레이(300)와 함께 도 7에 도시된 전체적인 구성을 갖는 이미저 장치(308)를 포함한다. 시스템(400)은 버스(404)를 통하여 여러 가지 장치와 통신하는 중앙처리장치(CPU; central processing unit)(402)를 포함한다. 상기 버스(404)에 연결된 상기 장치의 일부는 시스템과의 통신을 제공하며; 입/출력(I/O) 장치(406) 및 이미저 장치(308)가 그러한 통신 장치의 예이다. 상기 버스(404)에 연결된 다른 장치는 예시적으로, 램(RAM; random access memory)(410), 하드 드라이브(412) 및 플로피디스크 드라이브(414)와 씨디(CD: compact disk) 드라이브(416)와 같은 1개 이상의 주변 메모리 장치를 포함하는 메모리를 제공한다. 상기 이미저 장치(308)는 CPU(402) 또는 시스템(400)의 다른 구성요소로부터 제어 또는 다른 데이타를 수신할 수 있다. 이미저 장치(308)는 이번에는 이미지 처리 또는 다른 이미지 처리 동작을 위하여 프로세서(402)에 이미지를 정의하는 신호를 제공할 수 있다.
본 발명을 구체적으로 두 개의 직렬 연결 어레이 커패시터(예를 들어, 도 6의 34, 36)를 갖는 CMOS 화소 셀과 관련하여 설명하였지만, 본 발명은 더 광범위하게 응용될 수 있으며, 임의의 이미지화 장치에 사용될 수 있음을 다시 유의하여야 한다. 예를 들어, 본 발명은 전하 결합 소자(CCD) 이미저와 관련하여 사용될 수 있다. 상기한 설명 및 도면은 본 발명의 목적, 특징 및 잇점을 달성하는 바람직한 실시예를 도시하고 있다. 어떤 잇점 및 바람직한 실시예를 설명하였으나, 당업자는 본 발명의 사상 및 범위로부터 벗어남이 없이 치환, 부가, 제거, 변형, 및/또는 다른 변화가 이루어질 수 있음을 인식할 것이다. 따라서, 본 발명은 상기한 설명에 의하여 한정되지 아니하며, 아래의 청구의 범위에 의해서만 한정된다.

Claims (28)

  1. 포토센서;
    상기 포토센서에 의해 발생되는 전하를 받기 위해 상기 포토센서와 연결된 전하 수집 영역; 및
    서로 직렬로 연결된 둘 이상의 저장 커패시터들로서, 상기 전하 수집 영역으로부터 전하를 받기 위해 상기 직렬로 연결된 둘 이상의 저장 커패시터들 또한 상기 전하 수집 영역과 직렬로 연결된, 둘 이상의 저장 커패시터들을 포함하는 것을 특징으로 하는 화소 셀.
  2. 제1항에 있어서, 상기 둘 이상의 저장 커패시터들 중에서 하나 이상은 평판 커패시터(flat plate capacitor)임을 특징으로 하는 화소 셀.
  3. 제1항에 있어서, 상기 둘 이상의 저장 커패시터들 중에서 하나 이상은 트렌치 커패시터(trench capacitor)임을 특징으로 하는 화소 셀.
  4. 제1항에 있어서, 상기 둘 이상의 저장 커패시터들 중에서 하나 이상은 스터드 커패시터(stud capacitor)임을 특징으로 하는 화소 셀.
  5. 제1항에 있어서, 상기 포토센서는 포토다이오드임을 특징으로 하는 화소 셀.
  6. 제1항에 있어서, 상기 포토센서는 포토게이트임을 특징으로 하는 화소 셀.
  7. 제1항에 있어서, 상기 전하 수집 영역은 플로팅 확산 영역(floating diffusion region)임을 특징으로 하는 화소 셀.
  8. 제1항에 있어서, 상기 포토센서 및 상기 전하 수집 영역 사이에 형성된 전송 트랜지스터 게이트를 더 포함하는 것을 특징으로 하는 화소 셀.
  9. 포토센서;
    상기 포토센서에 의해 발생되는 전하를 받기 위해 상기 포토센서와 연결된 전하 수집 영역; 및
    상기 전하 수집 영역과 연결된, 둘 이상의 직렬 연결된 저장 커패시터들로 형성되는 어레이 커패시턴스로서, 상기 어레이 커패시턴스의 용량 값은 화소 셀에 스위치 가능하게 연결된 주변 커패시턴스의 용량 값보다 낮은 어레이 커패시턴스를 포함하는 것을 특징으로 하는 화소 셀.
  10. 제9항에 있어서, 상기 둘 이상의 직렬 연결된 저장 커패시터들은 상기 전하 수집 영역 및 전압원 단자 사이에 연결됨을 특징으로 하는 화소 셀.
  11. 제10항에 있어서, 상기 전압원 단자는 Vdd 단자임을 특징으로 하는 화소 셀.
  12. 제9항에 있어서, 상기 둘 이상의 저장 커패시터들은 상기 전하 수집 영역 위의 동일면 상에 서로 인접하여 형성됨을 특징으로 하는 화소 셀.
  13. 제9항에 있어서, 상기 전하 수집 영역은 플로팅 확산 영역임을 특징으로 하는 화소 셀.
  14. 제9항에 있어서, 상기 포토센서 및 상기 전하 수집 영역 사이에 형성된 전송 트랜지스터를 더 포함하는 것을 특징으로 하는 화소 셀.
  15. CMOS 이미저를 포함하는 반도체 칩으로서, 상기 CMOS 이미저는 화소들의 어레이를 포함하고 상기 어레이의 각 화소 셀은,
    포토센서;
    상기 포토센서에 의해 발생되는 전하를 받기 위해 상기 포토센서와 연결된 전하 수집 영역; 및
    상기 전하 수집 영역과 연결된, 둘 이상의 직렬 연결된 저장 커패시터들로 형성되는 어레이 커패시턴스로서, 상기 어레이 커패시턴스의 용량 값은 상기 화소 어레이의 외부에 위치한 주변 커패시턴스의 용량 값보다 낮은 어레이 커패시턴스를 포함하는 것을 특징으로 하는 반도체 칩.
  16. 반도체 기판 내에 형성된 화소 셀들의 어레이로서, 상기 어레이의 각 화소 셀은,
    포토센서;
    상기 포토센서에 의해 발생되는 전하를 받기 위해 상기 포토센서와 연결된 전하 수집 영역; 및
    서로 직렬로 연결된 둘 이상의 저장 커패시터들로서, 상기 전하 수집 영역으로부터 전하를 받기 위해 상기 직렬로 연결된 둘 이상의 저장 커패시터들 또한 상기 전하 수집 영역과 직렬로 연결된, 둘 이상의 저장 커패시터들을 포함하는 것을 특징으로 하는 화소 셀들의 어레이; 및
    상기 기판 내에 형성되고, 상기 어레이에 의해 획득되는 이미지를 나타내는 화소 신호들을 수신하여 프로세싱하기 위해, 그리고 상기 이미지를 나타내는 출력 데이터를 제공하기 위해 상기 어레이에 전기적으로 연결되는 신호 프로세싱 회로를 포함하는 것을 특징으로 하는 이미저 집적 회로.
  17. 프로세서; 및
    상기 프로세서에 연결된 이미지화 장치로서, 상기 이미지화 장치는 복수의 화소 셀들을 가지며, 상기 화소 셀들 중에서 하나 이상의 화소셀은,
    포토센서;
    상기 포토센서에 의해 발생되는 전하를 받기 위해 상기 포토센서와 연결된 전하 수집 영역; 및
    서로 직렬로 연결된 둘 이상의 저장 커패시터들로서, 상기 전하 수집 영역으로부터 전하를 받기 위해 상기 직렬로 연결된 둘 이상의 저장 커패시터들 또한 상기 전하 수집 영역과 직렬로 연결된, 둘 이상의 저장 커패시터들을 포함하는 이미지화 장치를 포함하는 것을 특징으로 하는 프로세싱 시스템.
  18. 포토센서를 형성하는 단계;
    상기 포토센서에 연결되는 전하 수집 영역을 형성하는 단계; 및
    서로 직렬로 연결된 둘 이상의 저장 커패시터들로서, 상기 전하 수집 영역으로부터 전하를 받기 위해 상기 직렬로 연결된 둘 이상의 저장 커패시터들 또한 상기 전하 수집 영역과 직렬로 연결된, 둘 이상의 저장 커패시터들을 형성하는 단계를 포함하는 것을 특징으로 하는 화소 셀의 형성 방법.
  19. 제18항에 있어서, 상기 둘 이상의 저장 커패시터들을 형성하는 단계는 하나 이상의 평판 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 화소 셀의 형성 방법.
  20. 제18항에 있어서, 상기 둘 이상의 저장 커패시터들을 형성하는 단계는 하나 이상의 트렌치 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 화소 셀 의 형성 방법.
  21. 제18항에 있어서, 상기 둘 이상의 저장 커패시터들을 형성하는 단계는 하나 이상의 스터드 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 화소 셀의 형성 방법.
  22. 제18항에 있어서, 상기 포토센서를 형성하는 단계는 포토다이오드를 형성하는 단계를 포함하는 것을 특징으로 하는 화소 셀의 형성 방법.
  23. 제18항에 있어서, 상기 포토센서를 형성하는 단계는 포토게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 화소 셀의 형성 방법.
  24. 제18항에 있어서, 상기 포토센서 및 상기 전하 수집 영역 사이에 전송 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 화소 셀의 형성 방법.
  25. 화소들의 어레이를 포함하는 CMOS 이미저의 형성 방법으로서, 상기 어레이 중에서 하나 이상의 화소 셀은,
    기판 내에 전하 수집 영역을 형성하는 단계;
    상기 화소 셀에 연결되는 하나 이상의 주변 커패시터를 형성하는 단계; 및
    상기 하나 이상의 주변 커패시터를 형성하는 것과 동시에 상기 화소 셀 내에 둘 이상의 직렬 연결된 저장 커패시터들을 형성하는 단계에 의해 형성되는 것을 특징으로 하는 CMOS 이미저의 형성 방법.
  26. 제25항에 있어서, 상기 둘 이상의 직렬 연결된 저장 커패시터들을 형성하는 단계는 상기 전하 수집 영역 상에 상기 둘 이상의 직렬 연결된 저장 커패시터들을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 이미저의 형성 방법.
  27. 제25항에 있어서, 상기 전하 수집 영역을 형성하는 단계는 플로팅 확산 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 이미저의 형성 방법.
  28. 제25항에 있어서, 상기 둘 이상의 직렬 연결된 저장 커패시터들을 형성하는 단계는 상기 전하 수집 영역 상에 실질적으로 동일한 레벨로 상기 둘 이상의 직렬 연결된 저장 커패시터들을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 이미저의 형성 방법.
KR1020067002627A 2003-08-07 2004-07-30 프로세서 변화 민감도가 감소된 이미저 포토 다이오드커패시터 구조 Expired - Fee Related KR100777384B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/635,580 2003-08-07
US10/635,580 US6780666B1 (en) 2003-08-07 2003-08-07 Imager photo diode capacitor structure with reduced process variation sensitivity

Publications (2)

Publication Number Publication Date
KR20060034305A KR20060034305A (ko) 2006-04-21
KR100777384B1 true KR100777384B1 (ko) 2007-11-19

Family

ID=32869834

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067002627A Expired - Fee Related KR100777384B1 (ko) 2003-08-07 2004-07-30 프로세서 변화 민감도가 감소된 이미저 포토 다이오드커패시터 구조

Country Status (9)

Country Link
US (2) US6780666B1 (ko)
EP (1) EP1665341B1 (ko)
JP (1) JP2007502016A (ko)
KR (1) KR100777384B1 (ko)
CN (2) CN101290945B (ko)
AT (1) ATE502401T1 (ko)
DE (1) DE602004031856D1 (ko)
TW (1) TWI240411B (ko)
WO (1) WO2005017982A1 (ko)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005005573A (ja) * 2003-06-13 2005-01-06 Fujitsu Ltd 撮像装置
US6780666B1 (en) * 2003-08-07 2004-08-24 Micron Technology, Inc. Imager photo diode capacitor structure with reduced process variation sensitivity
US7064406B2 (en) * 2003-09-03 2006-06-20 Micron Technology, Inc. Supression of dark current in a photosensor for imaging
JP4317115B2 (ja) * 2004-04-12 2009-08-19 国立大学法人東北大学 固体撮像装置、光センサおよび固体撮像装置の動作方法
US7015844B1 (en) * 2004-08-30 2006-03-21 Micron Technology, Inc. Minimized SAR-type column-wide ADC for image sensors
KR100672993B1 (ko) * 2005-01-19 2007-01-24 삼성전자주식회사 자가 승압 기능을 갖는 이미지 센서, 자가 승압 방법 및상기 이미지 센서 형성 방법
KR101257526B1 (ko) * 2005-04-07 2013-04-23 고쿠리츠다이가쿠호진 도호쿠다이가쿠 광 센서, 고체 촬상 장치, 및 고체 촬상 장치의 동작 방법
KR100744807B1 (ko) * 2005-07-25 2007-08-01 매그나칩 반도체 유한회사 Ｃｍｏｓ 이미지센서 및 그 제조방법
KR100749261B1 (ko) * 2005-09-28 2007-08-13 매그나칩 반도체 유한회사 시모스 이미지센서
US20070153105A1 (en) * 2005-12-29 2007-07-05 Sung Chih-Ta S Method and device of high efficiency image capturing
KR100801758B1 (ko) * 2006-01-19 2008-02-11 엠텍비젼 주식회사 이미지 센서 및 그 제어 방법
KR100782308B1 (ko) * 2006-07-14 2007-12-06 삼성전자주식회사 입사 광량에 따라 광전류 경로를 선택할 수 있는 ｃｍｏｓ이미지 센서와 이미지 센싱 방법
US20080023783A1 (en) * 2006-07-25 2008-01-31 Micron Technology, Inc. Sensing capacitance in column sample and hold circuitry in a CMOS imager and improved capacitor design
US7649559B2 (en) * 2006-08-30 2010-01-19 Aptina Imaging Corporation Amplifier offset cancellation devices, systems, and methods
US7531374B2 (en) * 2006-09-07 2009-05-12 United Microelectronics Corp. CMOS image sensor process and structure
US7944020B1 (en) 2006-12-22 2011-05-17 Cypress Semiconductor Corporation Reverse MIM capacitor
KR100922931B1 (ko) * 2006-12-27 2009-10-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조 방법
US7719590B2 (en) * 2007-03-16 2010-05-18 International Business Machines Corporation High dynamic range imaging cell with electronic shutter extensions
US7948535B2 (en) * 2007-11-30 2011-05-24 International Business Machines Corporation High dynamic range imaging cell with electronic shutter extensions
JP5645513B2 (ja) 2010-07-07 2014-12-24 キヤノン株式会社 固体撮像装置及び撮像システム
JP5656484B2 (ja) 2010-07-07 2015-01-21 キヤノン株式会社 固体撮像装置および撮像システム
JP5751766B2 (ja) 2010-07-07 2015-07-22 キヤノン株式会社 固体撮像装置および撮像システム
JP5885401B2 (ja) 2010-07-07 2016-03-15 キヤノン株式会社 固体撮像装置および撮像システム
JP5643555B2 (ja) 2010-07-07 2014-12-17 キヤノン株式会社 固体撮像装置及び撮像システム
JP5697371B2 (ja) * 2010-07-07 2015-04-08 キヤノン株式会社 固体撮像装置および撮像システム
US8294077B2 (en) * 2010-12-17 2012-10-23 Omnivision Technologies, Inc. Image sensor having supplemental capacitive coupling node
JP5247829B2 (ja) * 2011-01-11 2013-07-24 キヤノン株式会社 固体撮像装置及びその製造方法、並びに、カメラ
US8643132B2 (en) * 2011-06-08 2014-02-04 Omnivision Technologies, Inc. In-pixel high dynamic range imaging
JP6547158B2 (ja) * 2014-12-08 2019-07-24 株式会社ブルックマンテクノロジ 光検出素子及び固体撮像装置
US9888185B1 (en) * 2016-12-20 2018-02-06 Omnivision Technologies, Inc. Row decoder for high dynamic range image sensor using in-frame multi-bit exposure control
US10263031B2 (en) * 2017-02-01 2019-04-16 Omnivision Technologies, Inc. Feedback capacitor and method for readout of hybrid bonded image sensors
KR102510520B1 (ko) * 2017-10-31 2023-03-15 삼성전자주식회사 이미지 센서
JP7249552B2 (ja) * 2017-11-30 2023-03-31 パナソニックＩｐマネジメント株式会社 撮像装置
US11063034B2 (en) * 2019-06-27 2021-07-13 Micron Technology, Inc. Capacitor structures
US12009177B2 (en) * 2020-06-29 2024-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Detection using semiconductor detector

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254848A (en) * 1991-06-21 1993-10-19 Fuji Xerox Co., Ltd. Image sensor and method of reading data out of the same having load capacitors being respectively continuously connected to common signal lines
US6489619B2 (en) 2001-04-27 2002-12-03 Xerox Corporation Pixel circuit with selectable capacitor load for multi-mode X-ray imaging
US20030164443A1 (en) * 2002-02-01 2003-09-04 Stmicroelectronics Ltd Image sensor

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5464984A (en) * 1985-12-11 1995-11-07 General Imaging Corporation X-ray imaging system and solid state detector therefor
US5273910A (en) * 1990-08-08 1993-12-28 Minnesota Mining And Manufacturing Company Method of making a solid state electromagnetic radiation detector
JP2965777B2 (ja) * 1992-01-29 1999-10-18 オリンパス光学工業株式会社 固体撮像装置
GB9619088D0 (en) * 1996-09-12 1996-10-23 Vlsi Vision Ltd Ofset cancellation in array image sensors
US6084229A (en) * 1998-03-16 2000-07-04 Photon Vision Systems, Llc Complimentary metal oxide semiconductor imaging device
US6512544B1 (en) * 1998-06-17 2003-01-28 Foveon, Inc. Storage pixel sensor and array with compression
JP2001177084A (ja) * 1999-12-14 2001-06-29 Olympus Optical Co Ltd 固体撮像素子
US6204524B1 (en) * 1999-07-14 2001-03-20 Micron Technology, Inc. CMOS imager with storage capacitor
JP2001085658A (ja) * 1999-09-09 2001-03-30 Sony Corp 固体撮像装置
US20020186813A1 (en) * 2001-05-08 2002-12-12 Toshikazu Tamura Image sensing apparatus and image sensing method, X-ray photographing system and its control method
US6720592B1 (en) * 2001-06-29 2004-04-13 National Semiconductor Corp. Apparatus for high sensitivity, low lag, high voltage swing in a pixel cell with an electronic shutter
WO2003021939A1 (en) * 2001-09-05 2003-03-13 Canesta Inc. Electromagnetic wave detection arrangement with improved performance and reproducibility
US6821808B2 (en) * 2002-08-23 2004-11-23 Micron Technology, Inc. CMOS APS with stacked avalanche multiplication layer which provides linear and logarithmic photo-conversion characteristics
US6888122B2 (en) * 2002-08-29 2005-05-03 Micron Technology, Inc. High dynamic range cascaded integration pixel cell and method of operation
US6960796B2 (en) * 2002-11-26 2005-11-01 Micron Technology, Inc. CMOS imager pixel designs with storage capacitor
US6903394B2 (en) * 2002-11-27 2005-06-07 Micron Technology, Inc. CMOS imager with improved color response
US7075049B2 (en) * 2003-06-11 2006-07-11 Micron Technology, Inc. Dual conversion gain imagers
US6780666B1 (en) * 2003-08-07 2004-08-24 Micron Technology, Inc. Imager photo diode capacitor structure with reduced process variation sensitivity

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254848A (en) * 1991-06-21 1993-10-19 Fuji Xerox Co., Ltd. Image sensor and method of reading data out of the same having load capacitors being respectively continuously connected to common signal lines
US6489619B2 (en) 2001-04-27 2002-12-03 Xerox Corporation Pixel circuit with selectable capacitor load for multi-mode X-ray imaging
US20030164443A1 (en) * 2002-02-01 2003-09-04 Stmicroelectronics Ltd Image sensor

Also Published As

Publication number Publication date
CN101290945A (zh) 2008-10-22
DE602004031856D1 (de) 2011-04-28
WO2005017982A1 (en) 2005-02-24
CN101290945B (zh) 2010-07-28
TW200520214A (en) 2005-06-16
US6780666B1 (en) 2004-08-24
JP2007502016A (ja) 2007-02-01
KR20060034305A (ko) 2006-04-21
CN1864240A (zh) 2006-11-15
EP1665341A1 (en) 2006-06-07
EP1665341A4 (en) 2008-03-12
TWI240411B (en) 2005-09-21
ATE502401T1 (de) 2011-04-15
CN100399501C (zh) 2008-07-02
US7008816B2 (en) 2006-03-07
EP1665341B1 (en) 2011-03-16
US20050032281A1 (en) 2005-02-10

Similar Documents

Publication Publication Date Title
KR100777384B1 (ko) 프로세서 변화 민감도가 감소된 이미저 포토 다이오드커패시터 구조
US8101454B2 (en) Method of forming pixel cell having a grated interface
CN1941390B (zh) 具有两个半导体层的像素、图像传感器及图像处理系统
US7687832B2 (en) Method of fabricating a storage gate pixel design
US7772627B2 (en) Image sensor with floating diffusion gate capacitor
CN101180730B (zh) 具有带透明导电互连线的像素单元的成像装置以及制造所述像素单元的方法
US7768047B2 (en) Imager element, device and system with recessed transfer gate
US6903394B2 (en) CMOS imager with improved color response
US20090090945A1 (en) Pixel with transfer gate with no isolation edge
US20100297807A1 (en) Cmos imager having a nitride dielectric
US20090302323A1 (en) Method and apparatus for providing a low-level interconnect section in an imager device

Legal Events

Date Code Title Description
A201 Request for examination
PA0105 International application

Patent event date: 20060207

Patent event code: PA01051R01D

Comment text: International Patent Application

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20061207

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20070618

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070927

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20071112

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20071113

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20101111

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20111021

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20121026

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20121026

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20131024

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20131024

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20141023

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20141023

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20161028

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20161028

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20181112

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20181112

Start annual number: 12

End annual number: 12

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20220823