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KR100774904B1 - 불 휘발성 메모리 소자 및 이를 형성하기 위한 방법 - Google Patents

불 휘발성 메모리 소자 및 이를 형성하기 위한 방법 Download PDF

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KR100774904B1
KR100774904B1 KR1020060103065A KR20060103065A KR100774904B1 KR 100774904 B1 KR100774904 B1 KR 100774904B1 KR 1020060103065 A KR1020060103065 A KR 1020060103065A KR 20060103065 A KR20060103065 A KR 20060103065A KR 100774904 B1 KR100774904 B1 KR 100774904B1
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floating gate
horizontal surface
impurity region
forming
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김진우
안종현
이돈우
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삼성전자주식회사
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Abstract

스플릿 플로팅 게이트 전극을 포함하는 불 휘발성 메모리 소자 및 이를 형성하기 위한 방법에 있어서, 제1 수평 표면, 상기 제1 수평 표면보다 낮은 제2 수평 표면 및 수직 표면을 포함하는 단차 부위를 갖는 기판을 준비하고, 상기 제1 수평 표면 아래에 제1 불순물 영역을 형성한다. 상기 수직 표면 및 상기 제2 수평 표면상에 터널 절연막을 연속적으로 형성하고, 상기 터널 절연막 상에 형성되며 상기 제1 수평 표면보다 높게 위치된 팁(tip)을 갖는 플로팅 게이트 전극을 형성한다. 상기 플로팅 게이트 전극 상에 유전막을 형성하고, 상기 플로팅 게이트 전극을 감싸는 컨트롤 게이트 전극을 형성한다. 상기 플로팅 게이트 전극으로부터 수평 방향으로 이격되며, 상기 제2 수평 표면 아래에 제2 불순물 영역을 형성한다. 상기 플로팅 게이트 전극의 팁이 유전막 및 컨트롤 게이트 전극에 의해 감싸짐으로써, 보다 낮은 전압으로 상기 불 휘발성 메모리 소자의 소거(erase) 동작을 수행할 수 있다.

Description

불 휘발성 메모리 소자 및 이를 형성하기 위한 방법{Non-volatile memory device and method of forming the same}
도 1은 종래의 불 휘발성 메모리 소자를 설명하기 위한 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 불 휘발성 메모리 소자를 설명하기 위한 개략적인 단면도이다.
도 3 내지 도 13은 도 2에 도시된 불 휘발성 메모리 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 14는 도 2에 도시된 불 휘발성 메모리 소자를 이용한 프로그램 동작을 설명하기 위한 개략적인 모식도이다.
도 15는 도 2에 도시된 불 휘발성 메모리 소자를 이용한 소거 동작을 설명하기 위한 개략적인 모식도이다.
도 16은 도 2에 도시된 불 휘발성 메모리 소자를 이용한 읽기 동작을 설명하기 위한 개략적인 모식도이다.
* 도면의 주요부분에 대한 부호의 설명 *
200 : 반도체 기판 206 : 제1 불순물 영역
208 : 트렌치 214 : 플로팅 게이트 전극
218 : 터널 절연막 패턴 224 : 유전막 패턴
226 : 컨트롤 게이트 전극 228 : 제2 불순물 영역
본 발명은 불 휘발성 메모리 소자 및 이를 형성하기 위한 방법에 관한 것이다. 보다 상세하게는, 스플릿 게이트 타입(split gate type)의 불 휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 메모리 소자는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 소자와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불 휘발성 메모리 소자로 구분될 수 있다.
상기 불 휘발성 메모리 소자의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래시 메모리 소자(flash memory device)에 대한 수요가 늘고 있다. 상기 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
종래의 스택 게이트 타입(stacked gate type)의 불 휘발성 메모리 소자는 실 리콘웨이퍼와 같은 반도체 기판 상에 형성된 터널 절연막(tunnel insulating layer), 플로팅 게이트 전극(floating gate electrode), 유전막(dielectric layer) 및 컨트롤 게이트 전극(control gate electrode)을 포함하는 게이트 구조물을 갖는다.
이와는 다르게, 종래의 스플릿 게이트 타입(split gate type)의 불 휘발성 메모리 소자는 반도체 기판 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 플로팅 게이트 전극, 상기 플로팅 게이트 전극 상에 형성된 부분 산화막 패턴, 상기 플로팅 게이트 전극의 측면 상에 형성된 터널 절연막 및 상기 터널 절연막 상에 형성된 컨트롤 게이트 전극을 포함하는 스플릿 게이트 구조물을 갖는다. 상기 스플릿 게이트 타입의 불 휘발성 메모리 소자의 예들은 미합중국 특허 제5029130호 및 제5045488호 등에 개시되어 있다.
상기 종래의 스플릿 게이트 타입의 불 휘발성 메모리 소자를 살펴보면 다음과 같다.
도 1은 종래의 스플릿 게이트 타입의 불 휘발성 메모리 소자를 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 소스/드레인 영역(102, 104)이 형성된 반도체 기판(100) 상에 게이트 절연막(106)을 형성하고, 상기 게이트 절연막(106) 상에 플로팅 게이트 전극(108)을 구비한다. 상기 플로팅 게이트 전극(108)의 상부는 오목하게 리세스된 구조를 갖는다.
상기 오목하게 리세스된 부위에 산화막 패턴(110)을 구비한다. 이때, 상기 산화막 패턴(110)과 접하는 플로팅 게이트 전극(108)은 양단에 팁들(tips)을 갖는다. 상기 양단의 팁들에 의해 전자들이 F-N 터널링하여 프로그램 또는 소거 동작이 수행된다.
한편, 근래에는 불 휘발성 메모리 소자의 집적도가 향상되고 있다. 그러나, 상기와 같은 스플릿 게이트 타입의 불 휘발성 메모리 소자의 사이즈가 커서 집적도 향상의 저하를 초래하고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 집적도가 향상된 불 휘발성 메모리 소자를 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은 상기 불 휘발성 메모리 소자를 형성하기 위한 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 불 휘발성 메모리 소자는, 제1 수평 표면, 상기 제1 수평 표면보다 낮은 제2 수평 표면 및 수직 표면을 포함하는 단차 부위를 갖는 기판과, 상기 제1 수평 표면 아래에 형성된 제1 불순물 영역과, 상기 수직 표면 및 상기 제2 수평 표면상에 형성되며 상기 제1 수평 표면보다 높게 위치한 팁(tip)을 갖는 플로팅 게이트 전극과, 상기 단차 부위와 상기 플로팅 게이트 전극 사이에 배치된 터널 절연막과, 상기 플로팅 게이트 전극을 감싸는 컨트롤 게이트 전극과, 상기 플로팅 게이트 전극과 상기 컨트롤 게이트 전극 사이에 배치된 유전막과, 상기 플로팅 게이트 전극으로부터 수평 방향으로 이 격되어 상기 제2 수평 표면 아래에 형성된 제2 불순물 영역을 포함한다.
본 발명의 일 실시예에 따르면, 상기 컨트롤 게이트 전극의 일부는 상기 제2 불순물 영역 상에 배치될 수 있다. 상기 유전막은 실리콘 산화물(SixOy) 또는 실리콘 산질화물(SiON)을 포함할 수 있다. 상기 플로팅 게이트 전극은 부채꼴 형태의 단면을 가질 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 불 휘발성 메모리 소자의 형성 방법에 있어서, 제1 수평 표면, 상기 제1 수평 표면보다 낮은 제2 수평 표면 및 수직 표면을 포함하는 단차 부위를 갖는 기판을 준비한다. 상기 제1 수평 표면 아래에 제1 불순물 영역을 형성한다. 상기 수직 표면 및 상기 제2 수평 표면상에 터널 절연막을 연속적으로 형성한다. 상기 터널 절연막 상에 형성되며 상기 제1 수평 표면보다 높게 위치된 팁(tip)을 갖는 플로팅 게이트 전극을 형성한다. 상기 플로팅 게이트 전극 상에 유전막을 형성한다. 상기 플로팅 게이트 전극을 감싸는 컨트롤 게이트 전극을 형성한다. 상기 플로팅 게이트 전극으로부터 수평 방향으로 이격되며, 상기 제2 수평 표면 아래에 제2 불순물 영역을 형성한다.
본 발명의 다른 실시예에 따르면, 상기 단차 부위는, 기판 상에 상기 기판을 부분적으로 노출시키는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 노출되는 기판을 식각하여 트렌치를 형성함으로써 생성될 수 있다. 상기 기판 표면 부위에 예비 제1 불순물 영역이 형성되어 있으며, 상기 기판을 식각함으로써 제1 불순물 영역이 형성될 수 있다. 상기 마스크 패턴은 질화물을 포함하며, 상기 마스크 패턴과 상기 기판 사이의 스트레스를 감소시키기 위하여 상기 기판 상에 산화막을 더 형성할 수 있다. 상기 플로팅 게이트 전극은 상기 마스크 패턴 및 트렌치를 따라 상기 플로팅 게이트 전극용 도전막을 연속적으로 형성하고, 상기 도전막을 전면 이방성 식각하고, 상기 마스크 패턴을 제거함으로써 형성할 수 있다. 상기 마스크 패턴 및 트렌치 상에 예비 터널 절연막을 더 형성할 수 있다. 상기 제2 불순물 영역은, 상기 컨트롤 게이트 전극에 의해 노출된 트렌치 저면의 표면 부위에 불순물을 주입하고, 상기 주입된 불순물을 활성화시켜 상기 컨트롤 게이트 전극의 일 측 하부로 확산함으로써 형성될 수 있다.
상기와 같은 본 발명에 따르면, 트렌치 내측에 스플릿 게이트 타입의 불 휘발성 메모리 소자를 형성함으로써, 셀 집적도를 향상시킬 수 있다. 또한, 플로팅 게이트 전극의 팁이 유전막 및 컨트롤 게이트에 의해 감싸며 구비되어 상기 불 휘발성 메모리 소자의 소거 동작을 낮은 전압으로 수행할 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드 또는 패턴들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "예비"는 각 막, 영역, 패드 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
이하, 본 발명에 따른 일 실시예에 따른 불 휘발성 메모리 소자 및 이를 형성하기 위한 방법에 대해 상세하게 설명하면 다음과 같다.
도 2는 본 발명에 따른 일 실시예에 따른 불 휘발성 메모리 소자를 설명하기 위한 개략적인 단면도이다.
도 2를 참조하면, 불 휘발성 메모리 소자는, 트렌치(208), 제1 불순물 영역(206), 제2 불순물 영역(228), 터널 절연막 패턴(218), 플로팅 게이트 전극(214), 유전막 패턴(224) 및 컨트롤 게이트 전극(226)을 포함한다.
실리콘웨이퍼와 같은 단결정 반도체 기판(200)에 트렌치(208)가 형성되어 있다. 상기 트렌치(208)로 인하여 상기 반도체 기판(200)은 제1 수평 표면, 상기 제1 수평 표면보다 낮은 제2 수평 표면 및 수직 표면을 포함하는 단차 부위들을 갖는다.
제1 불순물 영역(206)은 상기 제1 수평 표면 아래에 형성된다. 상기 제1 불순물 영역(206)은 이후 불 휘발성 메모리 소자의 소스 영역으로 기능할 수 있다. 이때, 상기 불순물은 N형 불순물일 수 있으며, 예컨대, 인(P) 또는 비소(As)등을 들 수 있다.
플로팅 게이트 전극(214)은, 상기 수직 표면 및 상기 제2 수평 표면상에 형성된다. 도시된 바와 같이 상기 플로팅 게이트 전극(214)은 부채꼴 형상의 단면을 가지며, 상기와 같은 형상으로 인하여 상기 플로팅 게이트는 상부 팁과 하부 팁을 갖는다.
특히, 상기 상부 팁은 상기 제1 수평 표면보다 높게 위치하여 이후 유전막 패턴(224) 및 컨트롤 게이트 전극(226)에 의해 감싸져 구비된다. 상기 상부 팁은 상기 불 휘발성 메모리 소자의 소거 동작 시 플로팅 게이트 전극(214) 내에 위치한 전자가 컨트롤 게이트 전극(226)으로 터널링되는 통로로 기능하게 된다. 이때, 상기 상부 팁을 상기 컨트롤 게이트 전극(226)이 감싸며 구비되어 있어, 상기 소거 동작 시 보다 낮은 전압을 사용할 수 있다.
그리고, 상기 하부 팁은 제2 수평 표면상에 구비된다. 상기 하부 팁은 상기 불 휘발성 메모리 소자의 프로그램 동작 시 제2 불순물 영역(228)의 전자가 플로팅 게이트 전극(214)으로 터널링되는 통로로 기능하게 된다.
한편, 상기 플로팅 게이트 전극(214)은 불순물을 포함하는 폴리실리콘을 포함할 수 있다.
터널 절연막(210)은 상기 단차 부위와 상기 플로팅 게이트 전극(214) 사이에 구비된다. 상기 터널 절연막(210)은 산화물을 포함하며 예컨대, 실리콘 산화물을 포함할 수 있다.
컨트롤 게이트 전극(226)은 상기 플로팅 게이트 전극(214)을 감싸도록 구비된다. 보다 상세하게 설명하면 도시된 바와 같이 상기 컨트롤 게이트 전극(226)이 상기 플로팅 게이트 전극(214)의 상부 팁을 감싸며 구비되어 상기 컨트롤 게이트 전극(226)의 일단이 상기 제1 불순물 영역(206) 상에 배치된다. 또한, 상기 컨트롤 게이트 전극(226)의 타단이 상기 제2 불순물 영역(228) 상에 배치되도록 연장될 수도 있다.
상기 컨트롤 게이트 전극(226)은 불순물이 도핑된 폴리실리콘 또는 금속 실리사이드(metal silicide)를 포함할 수 있으며, 상기 불술물이 도핑된 폴리실리콘층 및 금속 실리사이드층이 적층된 구조를 가질 수도 있다.
유전막 패턴(224)은 상기 플로팅 게이트 전극(214) 및 컨트롤 게이트 전극(226) 사이에 구비된다. 이때, 상기 컨트롤 게이트 전극(226)이 상기 플로팅 게이트 전극(214)을 감싸기 때문에 종래 보다 상기 유전막 패턴(224)의 커패시턴스(capacitance)가 증가하게된다. 이를 감소시키기 위하여 상기 유전막 패턴(224)이 실리콘 산화물 또는 실리콘 산질화물과 같이 낮은 유전율을 갖는 물질을 포함한다.
제2 불순물 영역(228)은 상기 플로팅 게이트 전극(214)으로부터 수평 방향으로 이격되어 상기 제2 수평 표면 아래에 형성된다. 이때, 전술한 바와 같이 상기 제2 불순물 영역(228)의 일부는 상기 컨트롤 게이트 전극(226) 일부와 오버랩 되도록 배치될 수 있다.
상기 제2 불순물 영역(228)은 상기 제1 불순물 영역(206)과 동일한 물질로 이루어질 수 있으며, 다른 물질로 이루어질 수도 있다.
상기 제1 불순물 영역(206) 및 제2 불순물 영역(228) 사이에는 채널 영역이 형성된다. 상기 채널 영역은 온/오프(on/off)될 수 있으며, 상기 채널 영역의 오/오프는 부분적으로 발생할 수 있다.
이하, 상기 도 2에 도시된 불 휘발성 메모리 소자의 형성 방법에 대하여 설명하기로 한다.
도 3 내지 도 13은 도 2에 도시된 불 휘발성 메모리 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 3을 참조하면, 실리콘웨이퍼와 같은 단결정 실리콘을 포함하는 반도체 기판(200) 표면 부위에 불순물을 도핑하여 예비 제1 불순물 영역(202)을 형성한다.
상기 불순물을 도핑하는 방법에는 확산에 의한 방법과 이온 주입에 의한 방법이 있다. 보다 상세하게, 확산 공정을 살펴보면 우선, 반도체 기판(200)의 표면에 주입하고자 하는 불순물을 포함하는 산화막을 증착한다. 이어서, 상기 산화막으로부터 불순물이 분리되고, 상기 산화막의 산소와 반도체 기판(200)의 실리콘이 반응하여 캡산화막(cap oxide layer)이 형성된다. 이때, 상기 캡산화막은 불순물의 외부 방출을 차패하는 기능을 한다. 이어서, 열에너지를 이용하여 상기 불순물을 반도체 기판(200) 표면 부위에 확산시켜 불순물 영역을 형성한다.
이와는 다르게, 이온 주입 공정은 주입하고자 하는 불순물 원자를 이온화시킨 후 가속 시켜, 높은 운동 에너지의 불순물 원자를 반도체 기판(200) 표면에 강 제 주입시키는 방법이다.
상기와 같은 방법으로 상기 반도체 기판(200) 표면 부위에 불순물을 도핑하는데, 상기 불순물은 N형 불순물일 수 있으며 예컨대, 인(P) 또는 비소(As) 등을 사용할 수 있다.
도 4를 참조하면, 상기 예비 제1 불순물 영역(202)이 형성된 반도체 기판(200) 상에, 상기 반도체 기판(200)을 부분적으로 노출시키는 마스크 패턴(204)을 형성한다.
상기 마스크 패턴(204)은 질화물을 포함할 수 있으며, 예컨대 실리콘 질화물을 포함할 수 있다.
이때, 상기 반도체 기판(200)의 실리콘은 상기 마스크 패턴(204)의 질화물에 의해 스트레스를 받게 된다. 따라서, 상세하게 도시되지 않았지만, 상기 스트레스를 완화시키기 위하여 상기 반도체 기판(200) 상에 산화막을 더 형성할 수 있다.
도 5를 참조하면, 상기 마스크 패턴(204)을 식각 마스크로 사용하여 상기 노출된 반도체 기판(200)을 식각하여 트렌치(208)를 형성한다.
상기 식각 공정은 이방성 식각 공정을 사용하며, 예를 들면 플라즈마 식각 공정을 사용할 수 있다.
상기 트렌치(208)를 형성함으로써 상기 반도체 기판(200)에는 단차 부위가 생성된다. 상기 단차 부위는 제1 수평 표면과, 상기 제1 수평 표면보다 낮은 제2 수평 표면과, 수직 표면을 포함한다.
특히, 상기 제1 수평 표면 부위에 제1 불순물 영역(206)이 형성되어 있다. 상기 제1 불순물 영역(206)은 상기 예비 제1 불순물 영역(202)으로부터 식각 공정을 통해 패터닝됨으로써 생성된다. 상기 제1 불순물 영역(206)은 이후 불 휘발성 메모리 소자의 소스 영역으로 기능하게 된다.
또한, 상기 제1 불순물 영역(206)이 형성된 제1 수평 표면상에 마스크 패턴(204)이 형성되어 있다.
한편, 상세하게 도시되어 있지는 않지만, 상기 트렌치(208)를 형성한 후, 상기 트렌치(208) 내부에 열 산화막을 형성할 수 있다. 상기 열 산화막은 상기 플라즈마 식각 공정 시 발생한 표면 손상을 치유하기 위해 상기 트렌치(208) 표면을 열 산화시켜 매우 얇은 두께로 형성된다.
도 6을 참조하면, 상기 마스크 패턴(204) 및 트렌치(208)의 프로파일을 따라 터널 절연막(210)을 형성한다.
상기 터널 절연막(210)은 실리콘 산화막일 수 있으며, 상기 실리콘 산화막은 열 산화(thermal oxidation) 또는 화학 기상 증착(chemical vapor deposition) 공정에 의해 얇게 형성될 수 있다. 그러나, 본 발명에서는 상기 터널 절연막(210)의 형성 방법 또는 두께를 한정하지는 않는다.
도 7을 참조하면, 상기 터널 절연막(210) 상에 플로팅 게이트 전극용 제1 도전막(212)을 형성한다.
보다 상세하게 설명하면, 상기 제1 도전막(212)은 상기 터널 절연막(210) 상에 상기 마스크 패턴(204) 및 트렌치(208)의 프로파일을 따라 연속적으로 형성된다. 이때, 상기 제1 도전막(212)이 상기 트렌치(208) 내부를 매립하지 않도록 형성 한다.
또한, 상기 제1 도전막(212)은 폴리실리콘막일 수 있으며, 보다 구체적으로는 불순물이 도핑된 폴리실리콘막일 수 있다. 상기 불순물은 N형 불순물일 수 있으며 예컨대, 상기 N형 불순물로 인(P) 또는 비소(As)등을 들 수 있다.
도 8을 참조하면, 상기 제1 도전막(212)을 전면 이방성 식각하여 상기 마스크 패턴(204) 측벽 및 수직 표면에 터널 절연막 패턴(218) 및 플로팅 게이트 전극(214)을 형성한다.
보다 상세하게 설명하면, 제1 도전막(212)을 전면 이방성 식각하면, 상기 마스크 패턴(204) 및 트렌치(208) 저면에 형성된 제1 도전막(212)이 식각되는 동안 상기 마스크 패턴(204) 측벽 및 수직 표면에 형성된 제1 도전막(212)은 거의 식각되지 않는다. 따라서, 상기 마스크 패턴(204) 측벽 및 수직 표면에 부채꼴 형상의 단면을 가진 플로팅 게이트 전극(214)이 형성된다.
상기 플로팅 게이트 전극(214)은 상기 마스크 패턴(204)의 측벽에 인접한 부위에 상부 팁이 형성되며, 상기 제2 수평 표면에 인접한 부위에 하부 팁이 형성된다. 상기 상부 팁 및 하부 팁은 전자가 터널링하는 통로로 기능하게 된다. 이에 대한 설명은 이후에 보다 상세하게 설명하기로 한다.
도 9를 참조하면, 상기 마스크 패턴(204)을 제거하여 상기 제1 수평 표면을 노출시킨다.
상기 제거 공정을 수행하는 동안 상기 제1 수평 표면상에는 개구가 생성된다. 또한, 상기 플로팅 게이트 전극(214)의 상부가 노출되며, 상기 상부 팁이 상기 제1 수평 표면보다 높게 위치하게 된다.
이후 상기 플로팅 게이트 전극(214)의 프로파일을 따라 유전막(220)이 형성되는데, 상기 플로팅 게이트 전극(214)의 상부가 노출됨으로써 이후 유전막(220)과 접하는 유효 면적이 증가하게 된다.
도 10을 참조하면, 상기 제1 수평 표면, 플로팅 게이트 전극(214) 및 제2 수평 표면상에 유전막(220)을 연속적으로 형성한다.
이때, 상기 플로팅 게이트 전극(214)과 접촉하는 유전막(220)의 유효 면적이 종래 보다 증가하게 된다. 상기 유전막(220)과 플로팅 게이트 전극(214) 사이의 유효 면적이 증가하게 되면, 이후 형성되는 컨트롤 게이트 전극(226)과 플로팅 게이트 전극(214)에 의한 커패시턴스가 종래 보다 증가하게 된다.
따라서, 이를 억제하기 위하여 상기 유전막(220)은 실리콘 산화물(SiO2) 또는 실리콘 산질화물(SiON)과 같은 낮은 유전율을 갖는 물질을 포함한다.
도 11을 참조하면, 상기 유전막(220) 상에 컨트롤 게이트 전극용 제2 도전막(222)을 형성한다.
상기 제2 도전막(222)은 불순물이 도핑된 폴리실리콘 또는 금속 실리사이드를 포함할 수 있으며, 상기 불순물이 도핑된 폴리실리콘층 및 금속 실리사이드층이 적층된 구조를 가질 수 있다. 이때, 상기 불순물은 상기 제1 도전막(212)에 도핑된 불순물과 동일한 불순물일 수 있다. 즉, 상기 불순물은 N형 불순물로써 예컨대, 인(P) 또는 As(비소) 등을 들 수 있다.
도 12를 참조하면, 상기 제2 도전막(222), 유전막(220)을 패터닝하여 상기 플로팅 게이트 전극(214)을 감싸는 유전막 패턴(224) 및 컨트롤 게이트 전극(226)을 형성한다.
보다 상세하게 설명하면, 상기 제2 도전막(222) 상에 상기 제2 도전막(222)을 부분적으로 노출시키는 제2 마스크 패턴(도시되지 않음)을 형성한다. 상기 제2 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 제2 도전막(222) 및 유전막(220)을 순차적으로 식각하여 유전막 패턴(224) 및 컨트롤 게이트 전극(226)을 형성한다.
상기 컨트롤 게이트 전극(226)은 상기 플로팅 게이트 전극(214)의 상부 팁을 완전하게 감싸며 형성된다. 상기와 같이 플로팅 게이트 전극(214)의 상부 팁은 불 휘발성 메모리 소자의 소거 동작 시 전자가 터널링되는 통로로 이동되는데, 상기와 같이 상부 팁이 컨트롤 게이트 전극(226)에 의해 감싸짐으로써, 종래 보다 낮은 전압으로 상기 소거 동작을 수행할 수 있다.
또한, 도시된 바와 같이 상기 컨트롤 게이트 전극(226)의 일단이 상기 제1 불순물 영역(206) 상에 형성된다. 이는 상기 컨트롤 게이트 전극(226)이 상기 플로팅 게이트 전극(214)을 감싸는 형상을 가지기 때문이다.
도 13을 참조하면, 상기 컨트롤 게이트 전극(226)에 의해 노출된 제2 수평 표면에 제2 불순물 영역(228)을 형성한다.
상기 제2 불순물 영역(228)은 도 2에서 설명된 예비 제1 불순물 영역(202)을 형성하는 방법과 동일한 방법으로 형성될 수 있다. 예를 들어 설명하면, 우선, 상 기 컨트롤 게이트 전극(226)을 이온 주입 마스크로 사용하여 상기 노출된 트렌치(208) 저면 일부에 이온 주입을 하여 제2 불순물 영역(228)을 형성한다. 상기 불순물은 N형 불순물으로써 예컨대 인(P) 또는 비소(As)를 포함할 수 있다.
상기 제2 불순물 영역(228)의 불순물을 활성화하여 상기 컨트롤 게이트 전극(226)의 일부와 오버랩되도록 형성한다.
또한, 도시되어 있지는 않지만, 상기 제2 불순물 영역(228)이 형성되는 동안 상기 제1 불순물 영역(206)은 마스킹될 수 있다.
다시 도 1을 참조하면, 상기 제1 불순물 영역(206) 및 제2 불순물 영역(228)의 불순물을 활성화하여 보다 깊고 넓게 제1 불순물 영역(206) 및 제2 불순물 영역(228)을 형성한다.
상기 활성화하는 동안 상기 제2 불순물 영역(228)은 상기 컨트롤 게이트 전극(226) 하부에 일부 오버랩된다. 이렇게 형성된 제2 불순물 영역(228)은 불 휘발성 메모리 소자의 제2 불순물 영역(228)을 기능하게 된다.
그리고, 상기 제1 불순물 영역(206) 및 제2 불순물 영역(228) 사이에는 채널 영역이 형성된다. 상기 채널 영역은 온/오프될 수 있으며, 채널 영역이 부분적으로 온/오프될 수도 있다.
이로써, 트렌치(208)가 형성된 반도체 기판(200) 상에 터널 절연막 패턴(218), 플로팅 게이트 전극(214), 유전막 패턴(224), 상기 플로팅 게이트 전극(214)의 상부 팁을 감싸는 컨트롤 게이트, 제1 불순물 영역(206) 및 제2 불순물 영역(228)을 포함하는 불 휘발성 메모리 소자를 형성할 수 있다. 상기와 같은 불 휘발성 메모리 소자는 종래에 비해 작은 크기의 메모리 셀을 형성할 수 있으며, 이로써 집적도를 향상시킬 수 있다. 또한, 상기 불 휘발성 메모리 소자를 이용하여 소거 동작을 수행하는 경우, 종래 보다 낮은 전압으로 수행될 수 있다.
이하, 상기와 같은 불 휘발성 메모리 소자를 이용하여 프로그램, 소거 및 일기 동작을 수행하는 방법에 대하여 설명하기로 한다.
도 14는 도 2에 도시된 불 휘발성 메모리 소자를 이용하여 프로그램 동작을 수행하는 방법을 설명하기 위한 개략적인 모식도이다.
도 14를 참조하면, 도 2에 도시된 불 휘발성 메모리 소자의 컨트롤 게이트 전극(226)에 문턱 전압을 인가하고, 제1 불순물 영역(206)에 양의 전압을 인가하며, 상기 제2 불순물 영역(228)은 접지한다.
상기와 같이 전압을 인가하면, 상기 제1 불순물 영역(206) 및 제2 불순물 영역(228) 사이의 채널 영역이 전체적으로 온(on) 상태가 된다. 상기 온 상태의 채널 영역을 따라 전자가 플로팅 게이트 전극(214)으로 F-N 터널링하여 프로그램 동작이 수행된다.
특히, 상기 전자는 상기 플로팅 게이트 전극(214)의 하부 팁을 통해 터널링하여 낮은 프로그램 전류를 확보할 수 있다.
도 15는 도 2에 도시된 불 휘발성 메모리 소자를 이용하여 소거 동작을 수행하는 방법을 설명하기 위한 개략적인 모식도이다.
도 15를 참조하면, 도 2에 도시된 불 휘발성 메모리 소자의 컨트롤 게이트 전극(226)에 양의 전압을 인가하고, 제1 불순물 영역(206) 및 제2 불순물 영역(228)은 접지시킨다.
상기와 같이 전압을 인가하면, 플로팅 게이트 전극(214) 내부의 전자가 컨트롤 게이트 전극(226)으로 F-N 터널링하고, 상기 컨트롤 게이트 전극(226)을 통해 외부로 방출되어 소거 동작이 수행된다.
특히, 상기 전자가 상기 플로팅 게이트 전극(214)의 상부 팁을 통해 터널링되며, 상기 상부 팁이 컨트롤 게이트에 의해 감싸짐으로써 종래 보다 낮은 소거 전압으로 소거 동작을 수행할 수 있다.
한편, 상기 소거 동작에서, 상기 소거 동작이 과하게 수행되어 과-소거(over-erase) 문제가 발생할 수 있다. 과-소거는 상기 플로팅 게이트 전극(214) 내부의 전자가 모두 터널링된 후에도 지속적으로 소거 동작이 수행되면, 상기 플로팅 게이트 전극(214)에 정공들이 남게 된다. 상기 정공들에 의해 상기 플로팅 게이트 전극(214)은 양의 전극을 띠게 된다. 이처럼 양의 전극을 띠고 있는 플로팅 게이트 전극(214)에 대하여 읽기 동작을 수행하는 경우, 제2 불순물 영역(228)으로부터 전자들이 터널링되어 목적하지 않은 전류(암전류)가 흘러 상기 읽기 동작의 오류가 발생할 수 있다.
이처럼 과-소거 문제는 암전류를 발생시켜 불 휘발성 메모리 소자의 신뢰성을 저하시킬 수 있다. 그러나, 본 발명의 불 휘발성 메모리는 읽기 동작 중 상기 목적하지 않은 전류가 흐르는 것을 방지할 수 있다. 이에 대한 설명은 이하에서 하기로 한다.
도 16은 도 2에 도시된 불 휘발성 메모리 소자를 이용하여 읽기 동작을 수행하는 방법을 설명하기 위한 개략적인 모식도이다.
도 16을 참조하면, 도 2에 도시된 불 휘발성 메모리 소자의 컨트롤 게이트 전극(226)에 문턱 전압을 인가하고, 제1 불순물 영역(206) 및 제2 불순물 영역(228)은 접지시킨다.
상기와 같이 전압을 인가하여 읽기 동작을 수행할 수 있다. 이때, 상기 읽기 동작을 수행하는 동안 상기 플로팅 게이트 전극(214) 저면 채널 영역은 온 상태이며, 상기 컨트롤 게이트 전극(226) 저면 채널 영역은 오프 상태이다.
이때, 상기 플로팅 게이트 전극(214)이 과-소거된 상태로 양의 전극을 띠는 경우, 본 발명의 불 휘발성 메모리 소자에서 읽기 동작을 수행하는 동안, 컨트롤 게이트 전극(226) 저면 부위에 채널 영역 오프 상태로 유지되어 목적하지 않는 전류가 흐르지 못한다.
따라서, 상기 불 휘발성 메모리 소자의 읽기 동작 오류 발생을 억제할 수 있으며, 이로써 불 휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 트렌치 내부에 불 휘발성 메모리 소자를 형성함으로써 사이즈를 감소시킬 수 있다.
그리고, 상기 불 휘발성 메모리 소자의 플로팅 게이트 전극의 상부 팁이 컨트롤 게이트에 의해 감싸짐으로써 상기 불 휘발성 메모리 소자의 소거 동작 전압을 감소시킬 수 있다. 또한, 상기 불 휘발성 메모리 소자의 프로그램, 소거 및 읽기 동작을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (11)

  1. 제1 수평 표면, 상기 제1 수평 표면보다 낮은 제2 수평 표면 및 수직 표면을 포함하는 단차 부위를 갖는 기판;
    상기 제1 수평 표면 아래에 형성된 제1 불순물 영역;
    상기 수직 표면 및 상기 제2 수평 표면상에 형성되며 상기 제1 수평 표면보다 높게 위치한 팁(tip)을 갖는 플로팅 게이트 전극;
    상기 단차 부위와 상기 플로팅 게이트 전극 사이에 배치된 터널 절연막;
    상기 플로팅 게이트 전극을 감싸는 컨트롤 게이트 전극;
    상기 플로팅 게이트 전극과 상기 컨트롤 게이트 전극 사이에 배치된 유전막; 및
    상기 플로팅 게이트 전극으로부터 수평 방향으로 이격되어 상기 제2 수평 표면 아래에 형성된 제2 불순물 영역을 포함하는 불 휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 컨트롤 게이트 전극의 일부는 상기 제2 불순물 영역 상에 배치되는 것을 특징으로 하는 불 휘발성 메모리 소자.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 유전막은 실리콘 산화물(SixOy) 또는 실리콘 산질화물(SiON)을 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자.
  4. 제1항에 있어서, 상기 플로팅 게이트 전극은 부채꼴 형태의 단면을 갖는 것을 특징으로 하는 불 휘발성 메모리 소자.
  5. 제1 수평 표면, 상기 제1 수평 표면보다 낮은 제2 수평 표면 및 수직 표면을 포함하는 단차 부위를 갖는 기판을 준비하는 단계;
    상기 제1 수평 표면 아래에 제1 불순물 영역을 형성하는 단계;
    상기 수직 표면 및 상기 제2 수평 표면상에 터널 절연막을 연속적으로 형성하는 단계;
    상기 터널 절연막 상에 형성되며 상기 제1 수평 표면보다 높게 위치된 팁(tip)을 갖는 플로팅 게이트 전극을 형성하는 단계;
    상기 플로팅 게이트 전극 상에 유전막을 형성하는 단계;
    상기 플로팅 게이트 전극을 감싸는 컨트롤 게이트 전극을 형성하는 단계; 및
    상기 플로팅 게이트 전극으로부터 수평 방향으로 이격되며, 상기 제2 수평 표면 아래에 제2 불순물 영역을 형성하는 단계를 포함하는 불 휘발성 메모리 소자의 형성 방법.
  6. 제5항에 있어서, 상기 단차 부위는,
    기판 상에 상기 기판을 부분적으로 노출시키는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 노출되는 기판을 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서, 상기 기판 표면 부위에 예비 제1 불순물 영역이 형성되어 있으며, 상기 기판을 식각함으로써 제1 불순물 영역이 형성되는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서, 상기 마스크 패턴은 질화물을 포함하며, 상기 마스크 패턴과 상기 기판 사이의 스트레스를 감소시키기 위하여 상기 기판 상에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.
  9. 제6항에 있어서, 상기 플로팅 게이트 전극을 형성하는 단계는,
    상기 마스크 패턴 및 트렌치를 따라 상기 플로팅 게이트 전극용 도전막을 연속적으로 형성하는 단계;
    상기 도전막을 전면 이방성 식각하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서, 상기 마스크 패턴 및 트렌치 상에 예비 터널 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서, 상기 제2 불순물 영역을 형성하는 단계는,
    상기 컨트롤 게이트 전극에 의해 노출된 트렌치 저면의 표면 부위에 불순물을 주입하는 단계; 및
    상기 주입된 불순물을 활성화시켜 상기 컨트롤 게이트 전극의 일 측 하부로 확산하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.
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