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KR100773754B1 - Insulating film deposition method with improved gap fill capability - Google Patents

Insulating film deposition method with improved gap fill capability Download PDF

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KR100773754B1
KR100773754B1 KR1020060090380A KR20060090380A KR100773754B1 KR 100773754 B1 KR100773754 B1 KR 100773754B1 KR 1020060090380 A KR1020060090380 A KR 1020060090380A KR 20060090380 A KR20060090380 A KR 20060090380A KR 100773754 B1 KR100773754 B1 KR 100773754B1
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insulating film
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deposition
valley
film deposition
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이기훈
유동호
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주식회사 아이피에스
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Abstract

A method for depositing a dielectric layer is provided to increase a gap-fill property of the dielectric layer by reducing a deposition speed at an inlet hole while increasing the deposition speed at a lower portion of a groove. An inlet of a groove is processed to have a polarity, so that a source is not deposited on the inlet(S1). A dielectric layer is deposited(S2). The polarity process and the dielectric layer deposition process are alternatively performed for multiple times. A plasma surface treatment is performed by using a polar gas or a metal film deposition is used to perform the polarity process. A deposition speed at the inlet of the groove is smaller than the deposition speed at a lower portion of the groove, so that the dielectric layer is filled in the groove without generating a void. The dielectric layer is an undoped silicon, a silicon nitride film, or a silicon oxide film.

Description

갭 필 능력을 향상시킨 절연막 증착 방법 {Method of depositing dielectric layer with increased gap-fill ability}Insulation deposition method with improved gap fill ability {Method of depositing dielectric layer with increased gap-fill ability}

도 1은 종래의 일반적인 절연막 증착 방법으로 인해 트렌치의 입구 부분에서 절연막의 오버행이 발생한 상태를 보여준다. 1 illustrates a state in which an overhang of an insulating layer occurs at an inlet portion of a trench due to a conventional method of depositing an insulating layer.

도 2는 본 발명에 따른 절연막 증착 방법의 순서도이다.2 is a flowchart of an insulating film deposition method according to the present invention.

도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 절연막 증착 방법을 설명하기 위한 공정 단면도들이다.3A to 3C are cross-sectional views illustrating a method of depositing an insulating film according to a first embodiment of the present invention.

도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 절연막 증착 방법을 설명하기 위한 공정 단면도들이다.4A and 4B are cross-sectional views illustrating a method of depositing an insulating film according to a second exemplary embodiment of the present invention.

도 5a 내지 도 5d는 본 발명에 따른 절연막 증착 방법이 적용될 수 있는 STI(Shallow Trench Isolation) 공정을 보여주는 단면도들이다. 5A to 5D are cross-sectional views illustrating a shallow trench isolation (STI) process to which an insulating film deposition method according to the present invention can be applied.

도 6a 내지 도 6c는 본 발명에 따른 절연막 증착 방법이 적용될 수 있는 금속 배선을 형성하기 전의 절연막(pre-metal layer) 공정을 보여주는 단면도들이다. 6A to 6C are cross-sectional views illustrating a pre-metal layer process before forming a metal line to which the insulating film deposition method according to the present invention can be applied.

도 7a 내지 도 7c는 본 발명에 따른 절연막 증착 방법이 적용될 수 있는 금속간 절연막(Inter Metal Dielectric : IMD) 공정을 보여주는 단면도들이다. 7A to 7C are cross-sectional views illustrating an intermetal dielectric (IMD) process to which an insulating film deposition method according to the present invention may be applied.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10...기판 20...골 T..플라즈마 표면처리10 ... substrate 20 ... gol T..plasma surface treatment

40...절연막 F...극성 박막40.Insulation film F ... Polar film

본 발명은 절연막 증착 방법에 관한 것으로, 특히 갭 필(gap-fill) 능력이 향상된 절연막 증착 방법에 관한 것이다. The present invention relates to an insulating film deposition method, and more particularly, to an insulating film deposition method with improved gap-fill capability.

DRAM과 같은 반도체 소자의 집적도가 급속도로 증가되면서 반도체 소자의 동작 속도 증가가 요구되고 있으며, 현 반도체 소자의 상업적 측면에서 저전력 특성 역시 크게 증가하고 있다. 이러한 요구에 대응하기 위해서 반도체 소자의 크기는 지속적으로 감소되어야 한다. As the integration density of semiconductor devices such as DRAM is rapidly increasing, the operation speed of the semiconductor devices is required to increase, and the low power characteristics of the current semiconductor devices are also greatly increased. In order to meet these demands, the size of semiconductor devices must be continuously reduced.

반도체 소자의 크기 감소에 따라 소자 특성 역시 향상되어야 하지만, 물리적인 공정 한계로 인해 많은 문제점을 유발하고 있다. 특히 현 STI(Shallow Trench Isolation) 공정에서는 소자 크기의 감소에 따라 트렌치의 종횡비(aspect ratio)가 증가하면서 이에 따른 절연막의 갭 필 능력, 다른 말로 골 채움 능력 감소 문제가 대두되고 있으며, 갭 필 마진(margin) 부족에 의한 보이드(void)가 증가하고 있다. As the size of a semiconductor device decreases, device characteristics must also be improved, but physical process limitations cause many problems. In particular, in the current shallow trench isolation (STI) process, as the aspect ratio of the trench increases as the device size decreases, the gap fill capability of the insulation layer, or in other words, the decrease in the filling ability of the insulating layer, is raised. The void due to lack of margin is increasing.

도 1은 종래의 일반적인 절연막 증착 방법으로 인해 기판(1) 안에 형성된 트렌치(3)의 입구 부분에서 절연막(5)의 오버행이 발생한 상태를 보여준다. 이것은 트렌치(3)의 입구에 절연막(5)이 우선적으로 증착되어 입구가 막히는 현상이다. 이로 인해 트렌치(3) 내부에는 보이드(7)가 발생하며, 보이드(7)는 후속 공정에서 절연막(5)을 평탄화시키는 과정에서 노출되어 씸(seam)이라는 또 다른 결함이 되고, 게이트 브릿지(bridge)를 유발시킴으로써 소자의 신뢰성을 저하시키는 문제가 된다. 이러한 갭 필 능력 감소는 STI 공정 이외에 금속 배선 사이의 골을 채워야 되는 금속간 절연막(Inter Metal Dielectric : IMD) 공정 등에서도 문제가 된다.FIG. 1 shows a state in which an overhang of the insulating film 5 occurs at the inlet portion of the trench 3 formed in the substrate 1 due to a conventional method of depositing an insulating film. This is a phenomenon in which the insulating film 5 is preferentially deposited at the inlet of the trench 3 so that the inlet is blocked. As a result, voids 7 are generated in the trench 3, and the voids 7 are exposed in the process of planarizing the insulating film 5 in a subsequent process to become another defect, a seam, and a gate bridge. ) Causes a problem of lowering the reliability of the device. Such a gap peel capability is also a problem in the intermetal dielectric (IMD) process, etc., in addition to the STI process, which fills the valleys between the metal wires.

종래에는 트렌치나 골을 보이드없이 채우는 방법으로 고밀도 플라즈마 증착과 에칭을 반복하는 고가의 공정인 HDP(High Density Plasma) CVD 또는 유기SOG(Spin On Glass) 등을 이용하였다. 그러나, 이러한 방법 중 HDP CVD의 경우 높은 종횡비를 갖는 트렌치나 골을 채우는 데에 한계가 있고, 유기 SOG의 경우 골 채우기에는 문제가 없으나 필름 특성이 좋지 않아, 최근에는 미국 특허 제6,905,940호가 제안되어 있다. 여기서는 SA(Sub Atmospheric) CVD 방식의 갭 필 방법을 소개하고 있는데, 반응기에 연속적으로 Si 소스가 공급되지만 Si 소스량을 점차적으로 변화(증가)시켜서 갭 필 능력을 증가시킨다. 초기의 공정은 극단적으로 적은 양의 Si 소스를 반응기에 보낸다. Si 소스량이 적어 증착 속도는 느리지만 실리콘 산화막이 골에 균일하게 증착된다. 이후에는 Si 소스량을 점진적으로 증가시키어 증착 속도를 높인다.Conventionally, high density plasma CVD (HDP) CVD or spin on glass (SOG), which is an expensive process of repeating high density plasma deposition and etching by filling a trench or valley without voids, has been used. However, among these methods, HDP CVD has a limitation in filling trenches or valleys having a high aspect ratio, and in the case of organic SOG, there is no problem in bone filling, but the film properties are not good. Recently, US Patent No. 6,905,940 has been proposed. . Here, a gap fill method using a sub-atmospheric (SA) CVD method is introduced. The Si source is continuously supplied to the reactor, but the gap fill capability is increased by gradually changing (increasing) the amount of the Si source. The initial process sends an extremely small amount of Si source to the reactor. Although the deposition rate is slow due to the small amount of Si source, the silicon oxide film is uniformly deposited on the valleys. Thereafter, the amount of Si source is gradually increased to increase the deposition rate.

이러한 SA CVD에 의한 갭 필 방법에서는 보이드가 없고 막질의 특성을 좋게 하기 위하여 500℃ 이상의 높은 온도와 600 torr 이상의 높은 압력 조건을 사용한다. 이 때문에 증착 속도는 현저히 떨어지며 더욱이 골의 깊이가 깊을수록 과도하게 증착 속도가 낮아지는 단점을 가지고 있을 뿐만 아니라, 증착 속도를 정교하게 조정하는 것이 쉽지 않으며, 반응기 내부에 부산물이 증가하고 반응기 내부의 부품 수명이 단축되는 단점이 있다.In the gap fill method by SA CVD, high temperature of 500 ° C. or higher and high pressure of 600 torr or more are used to improve void quality and improve film quality. Because of this, the deposition rate is drastically lowered, and the deeper the depth of the valley, the lower the deposition rate is, and the deposition rate is not easily adjusted.It is not easy to precisely adjust the deposition rate. There is a disadvantage that the life is shortened.

본 발명이 이루고자 하는 기술적 과제는 갭 필 능력이 향상된 절연막 증착 방법을 제공하는 것이다. The technical problem to be achieved by the present invention is to provide an insulating film deposition method with improved gap fill capability.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 절연막 증착 방법들 중의 하나는, 기판에 형성된 골의 입구에서의 절연막 증착 속도를 상기 골의 하부에서의 절연막 증착 속도보다 작게 하여 보이드 발생없이 상기 골을 상기 절연막으로 채우는 것이다.One of the insulating film deposition methods according to the present invention for achieving the technical problem, the insulating film deposition rate at the inlet of the valley formed on the substrate is smaller than the insulating film deposition rate at the bottom of the valley to the void without generating It is filled with an insulating film.

바람직한 실시예에서, 상기 절연막 증착을 위한 소스가 잘 증착되지 않는 극성을 가진 기체의 플라즈마를 이용해 상기 골의 입구를 플라즈마 표면처리한 다음 상기 절연막을 증착한다. 이 때의 플라즈마 표면처리는 H2O, O2, N2O, NH3, NF3, F2, N2 및 ClF3 중에서 선택된 적어도 어느 하나의 기체를 방전시켜서 실시한다. 그리고, 상기 플라즈마 표면처리는 상기 절연막이 증착되는 표면이 OH기나 F기로 처리되도록 실시하는 것일 수도 있다. 또한, 상기 플라즈마 표면처리는 1회 실시에 한하지 않고, 상기 플라즈마 표면처리와 상기 절연막 증착을 교대로 여러번 진행하는 것일 수 있다. 상기 플라즈마 표면처리와 상기 절연막 증착은 하나의 반응기 안에서 인시튜(in-situ)로 진행할 수 있으며, 경우에 따라서는 다른 반응기에서 구분하여 진행할 수도 있다. In a preferred embodiment, the inlet of the valley is subjected to a plasma surface treatment using a plasma of a gas having a polarity in which the source for deposition of the insulating film is not well deposited, and then the insulating film is deposited. Plasma surface treatment at this time is performed by discharging at least one gas selected from H 2 O, O 2 , N 2 O, NH 3 , NF 3 , F 2 , N 2, and ClF 3 . The plasma surface treatment may be performed such that the surface on which the insulating film is deposited is treated with an OH group or an F group. In addition, the plasma surface treatment is not limited to one time, and the plasma surface treatment and the insulating film deposition may be alternately performed several times. The plasma surface treatment and the deposition of the insulating film may be performed in-situ in one reactor, and in some cases, may be performed separately in another reactor.

다른 바람직한 실시예에서는, 상기 절연막 증착을 위한 소스가 잘 증착되지 않는 극성을 가진 박막을 상기 골의 입구에 증착한 다음 상기 절연막을 증착한다. 상기 박막은 단차 도포성(step coverage)이 좋지 않은 방법, 이를 테면 플라즈마 증착 방법으로 증착하며, 20nm 이하의 두께로 증착한다. 바람직하게, 상기 박막은 SiOF막으로 증착한다. 상기 박막 증착과 상기 절연막 증착은 하나의 반응기 안에서 인시튜로 진행할 수 있으며, 경우에 따라서는 다른 반응기에서 구분하여 진행할 수도 있다. In another preferred embodiment, a thin film having a polarity at which a source for the insulating film is not deposited is deposited at the entrance of the valley and then the insulating film is deposited. The thin film is deposited by a method having poor step coverage, such as a plasma deposition method, and deposited at a thickness of 20 nm or less. Preferably, the thin film is deposited with a SiOF film. The thin film deposition and the insulation film deposition may proceed in-situ in one reactor, and in some cases, may proceed separately in another reactor.

본 발명에 따른 절연막 증착 방법은 STI 공정에 사용되는 절연막, 금속 배선을 형성하기 전의 절연막(pre-metal layer, 이하, '프리 메탈 레이어'라고 함)), 또는 IMD 증착 공정에 적용될 수 있다. 즉, 본 발명에 있어서, 상기 골은 상기 기판 안에 형성된 소자분리용 트렌치, 상기 기판 상에 형성된 층간구조물들 또는 배선 사이의 갭 및 그로 인한 단차 중의 어느 하나일 수 있다. 이 때, 상기 극성은 소수성이고, 상기 소스는 TEOS(tetra ethyl ortho silicate)인 것이 바람직하다. The insulating film deposition method according to the present invention may be applied to an insulating film used in an STI process, an insulating film before forming a metal wiring (hereinafter, referred to as a pre-metal layer), or an IMD deposition process. That is, in the present invention, the valley may be any one of a device isolation trench formed in the substrate, an interlayer structure formed on the substrate or a gap between wirings, and a step thereof. At this time, the polarity is hydrophobic, and the source is preferably TEOS (tetra ethyl ortho silicate).

상기 기술적 과제를 달성하기 위한 본 발명에 따른 절연막 증착 방법들 중의 다른 하나는, 기판에 형성된 골을 채우기 위한 절연막 증착 방법에 있어서, 절연막 증착을 위한 소스가 잘 증착되지 않는 극성을 갖도록 골의 입구에 극성 처리하는 단계; 및 상기 절연막을 CVD 증착하는 단계를 포함하는 것이다.Another one of the insulating film deposition method according to the present invention for achieving the above technical problem, in the insulating film deposition method for filling the bone formed on the substrate, the source for the insulating film deposition in the inlet of the bone to have a polarity that is not well deposited Polarizing; And CVD depositing the insulating film.

여기서, 상기 극성 처리는 극성 기체를 이용한 플라즈마 표면처리 및 극성 박막 증착 중 어느 하나를 이용할 수 있으며, 상기 극성 처리는 1회 실시에 한하지 않고, 상기 극성 처리와 상기 절연막 증착을 교대로 여러번 진행할 수 있다. Here, the polarization treatment may use any one of plasma surface treatment and polar thin film deposition using a polar gas, and the polarization treatment is not limited to one time, and the polarization treatment and the insulating film deposition may be alternately performed several times. have.

이와 같이, 본 발명은 반도체 소자의 골을 채우는 것과 같은 패턴의 갭 필 공정에 있어서, 갭 필을 위한 특정 소스가 잘 증착되지 않는 극성을 가진 플라즈마 표면처리를 하거나 극성을 가진 박막을 증착하여 패턴의 입구 부분에 가까운 부분을 극성화시킴으로써, 패턴의 입구와 하부에서의 막 증착 속도를 달리 하여 갭 필을 원활하게 한다. 본 발명에 따르면, 높은 갭 필 능력과 함께 높은 증착 속도를 가지며 안정된 절연막을 증착할 수 있다. As described above, the present invention is a pattern of gap fill processes, such as filling a valley of a semiconductor device, in which a specific source for a gap fill is treated by plasma surface treatment having polarity or by depositing a polarized thin film. By polarizing the portion close to the inlet portion, the gap fill is smoothed by varying the film deposition rate at the inlet and the bottom of the pattern. According to the present invention, it is possible to deposit a stable insulating film having a high deposition rate with a high gap fill capability.

이하 첨부된 도면들을 참조하여 본 발명을 더욱 상세히 설명하고자 한다. 다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 도면상의 동일한 부호는 동일한 요소를 지칭한다. Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings. The embodiments described below may be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings illustrating embodiments of the present invention, like numerals in the drawings refer to like elements.

종래 갭 필이 원활하지 못한 것은 도 1에서와 같이 골의 입구에서 절연막의 증착이 더 잘되어 오버행이 발생함에 따른 것이다. 본 발명에서는 기판에 형성된 골의 입구에서의 절연막 증착 속도를 골의 하부에서의 절연막 증착 속도보다 작게 하여 보이드 발생없이 골을 절연막으로 채우는 것을 제안한다. 이를 위하여 본 발명에서는 골의 입구에 극성 처리하는 것을 제안한다.The conventional gap fill is not smooth due to the better deposition of the insulating film at the inlet of the valley as shown in FIG. The present invention proposes to fill the bone with the insulating film without voids by making the insulating film deposition rate at the entrance of the valley formed in the substrate smaller than the insulating film deposition rate at the bottom of the valley. To this end, the present invention proposes to polarize the inlet of the bone.

도 2는 본 발명에 따른 절연막 증착 방법의 순서도이다. 2 is a flowchart of an insulating film deposition method according to the present invention.

도 2를 참조하면, 먼저, 절연막 증착을 위한 소스가 잘 증착되지 않는 극성을 갖도록 골의 입구에 극성 처리한다(단계 s1). 그런 다음, 절연막을 증착한다(단계 s2). 여기서, 극성 처리 단계 s1은 1회 실시에 한하지 않고, 필요에 따라 극성 처리 단계 s1과 절연막 증착 단계 s2를 교대로 여러번 진행할 수 있다. Referring to FIG. 2, first, polarization is performed at an inlet of a valley so that a source for insulating film deposition has a polarity that is not well deposited (step s1). Then, an insulating film is deposited (step s2). Here, the polarity processing step s1 is not limited to one-time implementation, and the polarity processing step s1 and the insulating film deposition step s2 may be alternately performed as necessary.

극성 처리 단계 s1은 극성 기체를 이용한 플라즈마 표면처리 및 극성 박막 증착 중 어느 하나를 이용할 수 있으며, 각각에 대해서는 후술하는 실시예들에서 상세히 설명한다. The polar treatment step s1 may use any one of plasma surface treatment and polar thin film deposition using a polar gas, which will be described in detail in the following embodiments.

이와 같이 본 발명에서는, 절연막 증착을 위한 소스가 잘 증착되지 않는 극성을 갖도록 골의 입구에 극성 처리하기 때문에, 골의 입구에서의 절연막 증착 속도를 골의 하부에서의 절연막 증착 속도보다 작게 할 수 있다. 따라서, 골의 입구에서 오버행이 발생하는 것을 방지하면서 골 안에 보이드 발생없이 절연막을 채울 수 있다. 절연막은 언도프트(undoped) 실리콘, 실리콘 질화막 또는 실리콘 산화막일 수 있다. As described above, in the present invention, since the polarization treatment is performed at the inlet of the valley so that the source for insulating film deposition has a polarity that is not well deposited, the insulation film deposition rate at the inlet of the valley can be made smaller than the insulation film deposition rate at the bottom of the valley. . Therefore, the insulating film can be filled without generating voids in the valleys while preventing overhangs from occurring at the entrances of the valleys. The insulating film may be undoped silicon, silicon nitride film, or silicon oxide film.

제1 실시예First embodiment

도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 절연막 증착 방법을 설명하기 위한 공정 단면도들이다. 본 실시예에서는 본 발명에 따른 절연막 증착 방법 중의 극성 처리가 극성 기체를 이용한 플라즈마 표면처리인 경우를 설명한다. 3A to 3C are cross-sectional views illustrating a method of depositing an insulating film according to a first embodiment of the present invention. In the present embodiment, a case where the polarization treatment in the insulating film deposition method according to the present invention is a plasma surface treatment using a polar gas will be described.

도 3a를 참조하면, 절연막 증착을 위한 소스가 잘 증착되지 않는 극성을 가진 기체의 플라즈마를 이용해 기판(10)에 형성된 골(20)의 입구를 플라즈마 표면처리(T)한다. 플라즈마 표면처리(T)는 H2O, O2, N2O, NH3, NF3, F2, N2 및 ClF3 중에서 선택된 적어도 어느 하나의 기체를 방전시켜서 실시한다. 그리고, 플라즈마 표면처리(T)는 절연막이 증착되는 표면이 OH기나 F기로 처리되도록 실시하는 것일 수도 있다. 플라즈마를 발생시키면서 교류 주파수 변환에 의하여 플라즈마 표면처리(T)시, 고주파 출력 파워가 10 내지 50W이고, 주파수가 3 내지 30MHz이고 플라즈마 처리 시간이 수초 내지 수분일 수 있다. Referring to FIG. 3A, the surface of the inlet of the valley 20 formed on the substrate 10 is plasma treated by using a plasma of a gas having a polarity in which a source for insulating film deposition is not deposited well. Plasma surface treatment (T) is H 2 O, O 2 , N 2 O, NH 3 , NF 3 , F 2 , It is carried out by discharging at least one gas selected from N 2 and ClF 3 . The plasma surface treatment T may be performed so that the surface on which the insulating film is deposited is treated with an OH group or an F group. When the plasma surface treatment (T) is generated by alternating frequency conversion while generating plasma, the high frequency output power may be 10 to 50 W, the frequency may be 3 to 30 MHz, and the plasma treatment time may be several seconds to several minutes.

도 3b는 플라즈마 표면처리(T)시의 상태를 더욱 상세히 보여주는 도면이다. 3B is a view showing in more detail the state during the plasma surface treatment (T).

일반적으로 플라즈마 처리는 실질적인 증착을 하지 않고도 물질의 표면의 극성이나 계면에너지를 변화시킬 수 있는 장점이 있다. 다만, 플라즈마에 의해서 활성화되는 이온이나 래디컬(radical)의 생존시간(lifetime)이 짧기 때문에, 패턴이 깊을 경우 플라즈마 처리가 패턴 깊은 곳까지는 잘 미치지 않는 현상이 단점으로 지적되어 왔다. 그런데, 본 발명에서는 이러한 점을 긍정적으로 활용하는 것으로, 골(20)의 입구에 극성이 강한 OH기나 F기가 형성될 수 있는 기체를 장입하고 플라즈마를 표면처리(T)를 한다. 도 3b에서와 같이, 플라즈마에 의해서 활성화된 이온이나 래디컬(A*)은 골(20)의 입구 및 이에 가까운 부분에 중점적으로 도달하여 이 부분(30)에 중점적으로 플라즈마에 의한 효과가 나타난다. 그러나, 활성화된 이온이나 래디컬(A*)의 짧은 생존시간으로 인해 이들이 골(20)의 하부에 도달할 때에는 이미 전기 에너지를 소멸한 상태(A)가 되어 골(20)의 하부에서는 플라즈마에 의한 효과를 보이지 않는다. In general, plasma treatment has the advantage of changing the polarity or interfacial energy of the surface of the material without substantial deposition. However, since the lifetime of ions or radicals activated by the plasma is short, a phenomenon in which the plasma treatment does not reach the depth of the pattern well when the pattern is deep has been pointed out as a disadvantage. However, in the present invention, by utilizing this point positively, a gas in which a strong OH group or F group can be formed at the inlet of the bone 20 is charged and the plasma is subjected to surface treatment (T). As shown in FIG. 3B, the ions or radicals A * activated by the plasma reach the entrance of the bone 20 and the portion close to the valley 20, and the effect of the plasma appears in the portion 30. However, due to the short survival time of activated ions or radicals (A * ), when they reach the lower part of the bone 20, they are already in the state of dissipating electrical energy (A). No effect

다음으로, 도 3c에서와 같이 절연막(40)을 CVD 증착한다. 절연막(40)은 STI 공정에 사용되는 절연막, 프리 메탈 레이어, 또는 IMD일 수 있다. 즉, 골(20)은 기판(10) 안에 형성된 소자분리용 트렌치 형태로 도시하였지만, 기판 상에 형성된 층 간구조물들 또는 배선 사이의 갭 및 그로 인한 단차 중의 어느 하나일 수 있다. Next, the insulating film 40 is CVD deposited as shown in FIG. 3C. The insulating film 40 may be an insulating film, a free metal layer, or an IMD used in the STI process. That is, although the valleys 20 are shown in the form of trenches for device isolation formed in the substrate 10, the valleys 20 may be any one of the gaps between the interlayer structures or the wirings formed on the substrate and the resulting step.

골(20)의 입구에 극성이 강한 OH기나 F기로 처리하면 이는 소수성 처리가 되고, 절연막(40) 증착을 위한 소스로 TEOS(tetra ethyl ortho silicate)를 사용하고, 반응 가스로써 산소(O2) 또는 N2O와 같은 산화 가스를 이용하여 실리콘 산화막을 증착한다. 일반적인 방법으로 TEOS 증착을 할 경우에는 골 입구가 우선적으로 증착되어 입구가 막히는 오버행 현상이 발생하지만, 이러한 본 발명의 플라즈마 표면처리(T) 이후에는 골(20)의 입구에 가까운 부분은 극성이 강하여, 잘 알려진 TEOS의 하지막 의존성에 따라 증착이 잘 되지 않고, 플라즈마 처리 효과가 없는 골(20)의 하부에서는 선별적으로 증착이 잘 된다. 따라서, 도 3c에서 점선으로 표시한 바와 같이, 골(20)의 입구에서보다 골(20)의 하부에서 증착 속도가 크기 때문에 골(20)의 하부에서 막의 두께가 더 두껍게 증착이 되면서 차곡차곡 골(20)이 채워지게 되는 것이다. 그러므로, 오버행의 발생이 없이 원활한 갭 필이 진행된다. 본 발명은 이와 같이, 절연막(40) 증착 속도를 저하시키지 않고도 단시간의 플라즈마 표면처리(T)만으로 성공적인 갭 필을 할 수 있으며 안정적인 절연막을 증착할 수 있는 장점이 있다.If the inlet of the valley 20 is treated with a strong polar group OH or F is hydrophobic treatment, using TEOS (tetra ethyl ortho silicate) as a source for depositing the insulating film 40, oxygen (O 2 ) as a reaction gas Alternatively, a silicon oxide film is deposited using an oxidizing gas such as N 2 O. When the TEOS deposition is performed in a general manner, the inlet of the bone is preferentially deposited so that the inlet is clogged. However, after the plasma surface treatment (T) of the present invention, the portion near the inlet of the bone 20 has a strong polarity. According to the well-known underlying film dependence of TEOS, deposition is not well, and deposition is selectively performed well under the valley 20 having no plasma treatment effect. Therefore, as indicated by the dotted line in FIG. 3C, the deposition rate is higher at the lower portion of the valley 20 than at the entrance of the valley 20, and the thickness of the film is deposited thicker at the lower portion of the valley 20. (20) will be filled. Therefore, a smooth gap fill proceeds without the occurrence of an overhang. As described above, the present invention has a merit that a successful gap fill can be achieved by only a short plasma surface treatment (T) without lowering the deposition rate of the insulating film 40 and a stable insulating film can be deposited.

앞에서도 설명한 바와 같이, 플라즈마 표면처리(T)는 1회 실시에 한하지 않고, 플라즈마 표면처리(T)와 절연막(40) 증착을 교대로 여러번 진행할 수도 있다. 그리고, 플라즈마 표면처리(T)와 절연막(40) 증착은 하나의 반응기 안에서 인시튜로 진행할 수 있으며, 경우에 따라서는 다른 반응기에서 구분하여 진행할 수도 있 다. As described above, the plasma surface treatment (T) is not limited to one-time implementation, and the plasma surface treatment (T) and the insulating film 40 may be alternately performed several times. In addition, the plasma surface treatment (T) and the insulating film 40 may be deposited in-situ in one reactor, and in some cases, may be performed separately in another reactor.

제2 실시예Second embodiment

도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 절연막 증착 방법을 설명하기 위한 공정 단면도들이다. 제품의 신뢰성을 위하여, 표면을 플라즈마 처리하기 힘든 경우에는 본 실시예에서 제안하는 것과 같은 단차 도포성이 좋지 않은 극성 박막 증착 방법을 실시한다. 제1 실시예에서 설명한 것과 동일한 것은 동일한 참조번호를 부여하고 반복되는 설명을 생략하기로 한다. 4A and 4B are cross-sectional views illustrating a method of depositing an insulating film according to a second exemplary embodiment of the present invention. For the reliability of the product, if it is difficult to plasma-treat the surface, a polar thin film deposition method having poor step coatability as proposed in this embodiment is performed. The same components as those described in the first embodiment are given the same reference numerals, and repeated descriptions thereof will be omitted.

도 4a를 참조하면, 절연막 증착을 위한 소스가 잘 증착되지 않는 극성을 가진 극성 박막(F)을 기판(10)에 형성된 골(20)의 입구에 증착한다. 극성 박막(F)은 의도적으로 골(20)의 입구 부분에만 증착되도록 하기 위해, 단차 도포성이 좋지 않은 방법, 이를 테면 플라즈마 증착 방법으로 증착하며, 20nm 이하의 두께로 증착한다. 바람직하게, 극성 박막(F)은 SiOF막으로 증착한다. 이러한 SiOF막은 SiF4 등의 실리콘 포함가스와 N2O, O2 등의 산화가스를 이용한 플라즈마 증착으로 증착할 수 있다. 단차 도포성이 좋지 않은 방법을 이용하므로, 극성 박막(F)은 골(20)의 입구 및 그 주변에만 증착이 된다. 따라서, 극성 박막(F)이 증착되어 있는 골(20)의 입구에서만 극성 처리의 효과를 나타내게 된다. Referring to FIG. 4A, a polar thin film F having a polarity where a source for insulating film deposition is not deposited is deposited at the inlet of the valley 20 formed in the substrate 10. The polar thin film F is intentionally deposited only at the inlet portion of the valley 20, and is deposited by a method having poor step applicability, such as a plasma deposition method, and deposited at a thickness of 20 nm or less. Preferably, the polar thin film F is deposited with a SiOF film. The SiOF film may be deposited by plasma deposition using a silicon-containing gas such as SiF 4 and an oxidizing gas such as N 2 O or O 2 . Since the step application property is not good, the polar thin film F is deposited only at the inlet and the periphery of the valley 20. Therefore, the effect of the polarization treatment is exhibited only at the inlet of the valley 20 in which the polar thin film F is deposited.

다음으로 도 4b에서와 같이 절연막(40)을 증착한다. 골(20)의 입구에 절연막(40) 증착을 위한 소스가 잘 증착되지 않는 극성을 가진 극성 박막(F)을 증착해 놓았으므로, 골(20)의 입구에서는 절연막(40) 증착이 잘 되지 않고, 극성 처리 효 과가 없는 골(20)의 하부에서는 선별적으로 증착이 잘 된다. 따라서, 도 4b에서 점선으로 표시한 바와 같이, 골(20)의 입구에서보다 골(20)의 하부에서 증착 속도가 크기 때문에 골(20)의 하부에서 막의 두께가 더 두껍게 증착이 되면서 차곡차곡 보이드 발생없이 골(20)이 채워진다. Next, an insulating film 40 is deposited as shown in FIG. 4B. Since a polar thin film F having a polarity in which a source for depositing the insulating film 40 is deposited at the entrance of the valley 20 is deposited, the deposition of the insulating film 40 does not occur well at the entrance of the valley 20. In the lower part of the valley 20 having no polarization treatment effect, selective deposition is performed. Therefore, as indicated by the dotted line in FIG. 4B, since the deposition rate is higher at the lower portion of the valley 20 than at the entrance of the valley 20, the thickness of the film is deposited thicker at the lower portion of the valley 20. The bone 20 is filled without occurrence.

극성 박막(F) 증착과 절연막(40) 증착은 하나의 반응기 안에서 인시튜로 진행할 수 있으며, 경우에 따라서는 다른 반응기에서 구분하여 진행할 수도 있다.Deposition of the polar thin film (F) and deposition of the insulating film 40 may proceed in-situ in one reactor, and in some cases, may proceed separately in another reactor.

제3 실시예Third embodiment

도 5a 내지 도 5d는 본 발명에 따른 절연막 증착 방법이 적용될 수 있는 STI 공정을 보여준다. 5A to 5D show an STI process to which an insulating film deposition method according to the present invention can be applied.

먼저 도 5a를 참조하면, 실리콘 기판(100) 상에 열산화막(104)과 질화막(108)을 순차적으로 형성하여 패드 절연막(110)을 형성한다. 이어서 패드 절연막(110) 상에 포토레지스트(112)를 도포한다. First, referring to FIG. 5A, a pad insulating layer 110 is formed by sequentially forming a thermal oxide film 104 and a nitride film 108 on a silicon substrate 100. Subsequently, the photoresist 112 is coated on the pad insulating layer 110.

열산화막(104)은 기판(100)와 질화막(108) 사이의 열팽창 계수 차이에서 오는 응력(stress)에 의해 결함이 발생하는 것을 방지하기 위해 형성하는 것으로, 100-300Å 정도 두께로 형성한다. 질화막(108)은 기판(100)의 필드영역을 식각할 때에 식각 마스크로 쓰이는 것으로, 추후에 행해지는 CMP(Chemical Mechanical Polishing) 단계의 평탄화 정지막으로 사용되기도 하며, 평탄화 공정에 의한 손상이 액티브영역에 가해지지 않도록 충분히 두꺼운 두께로 형성하는 것이 바람직하다. 예를 들어, 실리콘 질화막을 1800-2200Å 가량 두께로 증착하여 형성한다. 증착방법은 통상적인 방법, 예컨대 CVD, SA CVD, LP CVD(Low Pressure CVD) 또는 PE CVD(Plasma Enhanced CVD)에 의할 수 있으며, 증착 소스로는 SiH2Cl2와 NH3를 이용할 수 있다. The thermal oxide film 104 is formed to prevent defects from occurring due to stresses resulting from the difference in thermal expansion coefficient between the substrate 100 and the nitride film 108, and is formed to a thickness of about 100 to 300 kPa. The nitride film 108 is used as an etch mask when etching the field region of the substrate 100. The nitride film 108 may also be used as a planarization stop film during a subsequent chemical mechanical polishing (CMP) step. It is preferable to form it in thickness thick enough so that it is not added to. For example, a silicon nitride film is formed by depositing a thickness of about 1800-2200 Å. The deposition method may be a conventional method such as CVD, SA CVD, Low Pressure CVD (LP CVD) or Plasma Enhanced CVD (PE CVD), and SiH 2 Cl 2 and NH 3 may be used as the deposition source.

다음에 도 5b를 참조하면, 필드영역을 정의하기 위해 노광 및 현상 공정을 수행하여 포토레지스트 패턴(112a)을 형성한다. 이후, 포토레지스트 패턴(112a)을 식각 마스크로 하여 필드영역의 기판(100) 상부면이 노출될 때까지 건식 식각 방법으로 상기 패드 절연막(110)을 패터닝한다. 즉, 액티브영역의 질화막(108)과 열산화막(104)은 남기고 필드영역의 질화막(108)과 열산화막(104)은 식각으로 제거한다. 이로써, 패터닝된 패드 절연막(110a)은 액티브영역 위에 남겨진 질화막 패턴(108a)과 열산화막 패턴(104a)으로 이루어진다. 상기 질화막(108)을 식각할 때에는 CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4, C2H2, C4F6 등과 같은 가스 또는 이들의 혼합가스를 사용할 수 있다. Next, referring to FIG. 5B, the photoresist pattern 112a is formed by performing exposure and development processes to define a field region. Thereafter, the pad insulating layer 110 is patterned by a dry etching method using the photoresist pattern 112a as an etching mask until the upper surface of the substrate 100 in the field region is exposed. That is, the nitride film 108 and the thermal oxide film 104 in the active region are left, and the nitride film 108 and the thermal oxide film 104 in the field region are removed by etching. As a result, the patterned pad insulating layer 110a includes a nitride film pattern 108a and a thermal oxide pattern 104a that remain on the active region. When etching the nitride film 108, a gas such as CF 4 , CHF 3 , C 2 F 6 , C 4 F 8 , CH 2 F 2 , CH 3 F, CH 4 , C 2 H 2 , C 4 F 6 , or the like. These mixed gases can be used.

도 5c는 포토레지스트 패턴(112a)을 제거한 다음, 노출된 기판(100)을 건식 식각하여 액티브영역을 한정하는 트렌치(116)를 형성한 상태를 도시한다. 포토레지스트 패턴(112a)은 통상적인 방법, 예컨대 산소 플라즈마를 사용하여 에싱한 다음 유기 스트립으로 제거할 수 있다. 5C illustrates a state in which the trench 116 defining the active region is formed by removing the photoresist pattern 112a and then dry etching the exposed substrate 100. Photoresist pattern 112a may be ashed using conventional methods such as oxygen plasma and then removed with an organic strip.

여기서의 트렌치(116)는 소자 축소에 따라 높은 종횡비를 가지는 것이다. 트렌치(116) 입구에 본 발명에 따라 극성 기체를 이용한 플라즈마 표면처리 또는 극성 박막 증착에 의한 극성 처리를 한 후에 트렌치(116) 안을 보이드없이 절연막, 특히 TEOS 실리콘 산화막(120)으로 채운다. 후속적으로 이러한 실리콘 산화막(120) 은 패터닝된 패드 절연막(110a) 중 질화막 패턴(108a)의 상부표면과 실질적으로 동일한 레벨로 평탄화된다(일점 쇄선 표시 참조). The trench 116 here has a high aspect ratio as the device shrinks. The trench 116 inlet is filled with an insulating film, in particular a TEOS silicon oxide film 120, without voids after the plasma surface treatment using polar gas or polar treatment by polar thin film deposition in accordance with the present invention. Subsequently, the silicon oxide film 120 is planarized to substantially the same level as the upper surface of the nitride film pattern 108a of the patterned pad insulating film 110a (see dashed line display).

계속하여 도 5d를 참조하면, 패터닝된 패드 절연막(110a)까지 제거하여 기판(100) 표면과 거의 나란한 트렌치 소자분리막, 즉 STI(120a)을 형성한다. 패터닝된 패드 절연막(110a) 중 질화막 패턴(108a)은 인산 스트립을 적용하여 제거할 수 있고, 열산화막 패턴(104a)은 HF나 BOE(Buffered Oxide Etchant)를 이용하여 제거할 수 있다. 5D, the patterned pad insulating layer 110a is removed to form a trench isolation layer, that is, an STI 120a that is substantially parallel to the surface of the substrate 100. The nitride layer pattern 108a of the patterned pad insulating layer 110a may be removed by applying a phosphate strip, and the thermal oxide layer pattern 104a may be removed using HF or BOE (Buffered Oxide Etchant).

제4 실시예Fourth embodiment

도 6a 내지 도 6c는 본 발명에 따른 절연막 증착 방법이 적용될 수 있는 프리 메탈 레이어 공정을 보여준다. 6a to 6c show a pre-metal layer process to which the insulating film deposition method according to the present invention can be applied.

도 6a는 기판(210) 상에 OCS(one cylinder storage) 커패시터(270)가 형성된 상태를 도시한다. 도 6a를 참조하면, DRAM의 셀 영역(C)에는 인접하는 두 개의 게이트(220)에 의하여 자기 정렬되는 콘택 패드(230)가 형성되어 있다. 콘택 패드(230)의 상면에는 콘택플러그(245)가 형성되어 있다. 참조부호 "225"와 "235"는 모두 절연막이다. 그리고, 콘택플러그(245) 상면에 접하여 실린더형 하부전극(255a)이 형성되어 있다. 하부전극(255a) 상에 유전막(260)과 상부전극(265)이 순차적으로 형성되고 주변 회로 영역(P) 쪽은 패터닝으로 제거되어 커패시터(270)가 형성된다. FIG. 6A illustrates a state in which a one cylinder storage (OCS) capacitor 270 is formed on the substrate 210. Referring to FIG. 6A, a contact pad 230 self-aligned by two adjacent gates 220 is formed in a cell region C of a DRAM. The contact plug 245 is formed on the upper surface of the contact pad 230. Reference numerals "225" and "235" are both insulating films. The cylindrical lower electrode 255a is formed in contact with the upper surface of the contact plug 245. The dielectric layer 260 and the upper electrode 265 are sequentially formed on the lower electrode 255a, and the peripheral circuit region P is removed by patterning to form a capacitor 270.

후속적으로 형성될 금속 배선과 커패시터(270)의 절연을 위해서는 커패시터(270) 위에 층간절연막을 형성해야 한다. 이러한 층간절연막이 프리 메탈 레이어 이다.An interlayer insulating film must be formed on the capacitor 270 to insulate the metal line to be formed subsequently and the capacitor 270. This interlayer insulating film is a free metal layer.

본 발명에 따른 절연막 증착 방법은 이러한 프리 메탈 레이어의 증착에도 이용될 수가 있다. 도 6b를 참조하면, 도 6a와 같은 구조물 위에 본 발명에 따른 극성 처리를 한 후 TEOS 소스를 이용해 프리 메탈 레이어(275)를 형성한다. 주변 회로 영역(P)에 형성되는 프리 메탈 레이어(275)의 상면은 셀 영역(C)에 형성된 커패시터(270)의 상면보다 높도록 두텁게 형성할 필요가 있다. 증착 속도가 확보되므로 오랜 시간을 소요하지 않고도 두텁게 증착할 수가 있다. The insulating film deposition method according to the present invention can also be used to deposit such a free metal layer. Referring to FIG. 6B, after the polarization treatment according to the present invention is performed on the structure as illustrated in FIG. 6A, the premetal layer 275 is formed using the TEOS source. The upper surface of the free metal layer 275 formed in the peripheral circuit region P needs to be thicker than the upper surface of the capacitor 270 formed in the cell region C. As the deposition rate is secured, it is possible to deposit thickly without taking a long time.

다음으로, 도 6c에 도시한 바와 같이, 프리 메탈 레이어(275)를 CMP로 평탄화시키고, 평탄화된 프리 메탈 레이어(275) 위에 금속을 도포하고 포토리소그라피 공정으로 금속 배선(290)을 형성한다. Next, as shown in FIG. 6C, the free metal layer 275 is flattened with CMP, a metal is applied on the flattened free metal layer 275, and a metal line 290 is formed by a photolithography process.

제5 실시예Fifth Embodiment

도 7a 내지 도 7c는 본 발명에 따른 절연막 증착 방법이 적용될 수 있는 IMD 공정을 보여준다. 7A to 7C show an IMD process to which an insulating film deposition method according to the present invention can be applied.

반도체 소자는 보통 6-7층 이상의 금속 배선이 들어가며, 하층의 금속 배선과 상층의 금속 배선은 IMD로 절연하고, 필요 부위에는 비아(via)를 형성하여 하층과 상층의 금속 배선을 연결하고 있다. 본 발명에 따른 절연막 증착 방법은 이러한 IMD의 증착에도 이용될 수가 있다. The semiconductor device usually has 6-7 layers or more of metal wiring, the lower metal wiring and the upper metal wiring are insulated by IMD, and vias are formed in necessary portions to connect the lower and upper metal wiring. The insulating film deposition method according to the present invention can also be used for the deposition of such IMD.

도 7a는 하층의 금속 배선(310)이 하부 구조물(300) 상에 형성된 것을 도시한다. 소자의 집적화에 따라 동일 레벨(level)에서 금속 배선(310) 사이의 거리도 가까워져 그 사이에 생긴 골을 보이드없이 메우기 위한 방법이 필요해진다.FIG. 7A illustrates that the lower metal wiring 310 is formed on the lower structure 300. As the device is integrated, the distance between the metal wires 310 is closer at the same level, and a method for filling voids formed therebetween is required.

이에, 본 발명에 따라 극성 처리를 하여 갭 필 능력을 향상시켜 도 7b에서와 같이 IMD(320)를 증착한다. 그런 다음에는 플라즈마 밀도를 증가시켜 증착 속도를 높여서 IMD(320)를 더 증착한다. IMD(320)는 RC 딜레이를 해소하기 위해 저유전율의 막으로 형성할 필요가 있다. 이에 따른 적절한 소스 가스와 반응 가스 선택으로 본 발명에 따른 절연막 증착 방법을 이용하면 어떠한 종류의 저유전막이라도 증착이 가능하다.Accordingly, the polarization treatment is performed according to the present invention to improve the gap fill capability, thereby depositing the IMD 320 as shown in FIG. 7B. Thereafter, the plasma density is increased to increase the deposition rate to further deposit the IMD 320. The IMD 320 needs to be formed of a low dielectric constant film to eliminate the RC delay. Accordingly, by selecting the appropriate source gas and the reactive gas, any kind of low dielectric film can be deposited using the insulating film deposition method according to the present invention.

그런 다음, 도 7c에서와 같이 IMD(320)를 평탄화시키고, 필요에 따라서는 듀얼 다마신(dual damascene) 방법에 의해 배선 트렌치와 비아 트렌치를 형성하거나, 또는 싱글 다마신(single damascene) 방법에 의해 비아 트렌치를 형성한 후, 금속으로 메워 상층의 금속 배선(330)을 형성한다. 도면에서 하층의 금속 배선(310)과 상층의 금속 배선(330)은 비아(340)로 연결되어 있다. Then, as shown in FIG. 7C, the IMD 320 is planarized, and if necessary, a wiring trench and a via trench are formed by a dual damascene method, or a single damascene method. After the via trench is formed, the metal wiring 330 of the upper layer is filled with metal. In the drawing, the lower metal wiring 310 and the upper metal wiring 330 are connected by vias 340.

이상, 본 발명의 상세한 설명을 하였으나, 본 발명의 범위에서 벗어나지 않은 한도 내에서 여러 가지 변형이 가능함은 본 발명이 속하는 기술분야에서 통상적 지식을 가진 자에게는 자명할 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Although the detailed description of the present invention has been made, it will be apparent to those skilled in the art that various modifications may be made without departing from the scope of the present invention. The invention is only defined by the scope of the claims.

본 발명에 따르면, 플라즈마 처리시 깊은 패턴의 바닥까지는 그 영향을 미치지 않는 점을 역이용하고, TEOS 소스를 이용한 증착시 표면 상태에 민감한 점을 활용한다. 즉, 일부러 골의 입구 쪽에 하지막 의존성을 갖도록 극성 처리를 함으로써 입구에서의 절연막 증착 속도를 낮춘다. 그러나, 골의 하부에서는 여전히 높은 증 착 속도를 가지기 때문에, 본 발명에 의하면 높은 갭 필 능력과 함께 높은 증착 속도를 가지며 안정된 절연막을 증착할 수 있다. 또한, 본 발명은 반도체 공정에서 다양한 절연막의 증착에 이용할 수가 있는데, 예를 들면 STI 공정, 프리 메탈 레이어 또는 IMD가 그 예이다. According to the present invention, it utilizes the point that does not affect the bottom of the deep pattern during the plasma treatment, and utilizes the point that is sensitive to the surface state during the deposition using the TEOS source. That is, the polarization treatment is deliberately performed to have the underlying film dependency on the inlet side of the valley to lower the deposition rate of the insulating film at the inlet. However, since the bottom of the valley still has a high deposition rate, according to the present invention it is possible to deposit a stable insulating film having a high deposition rate with a high gap fill capability. In addition, the present invention can be used to deposit various insulating films in a semiconductor process, for example, an STI process, a free metal layer, or an IMD.

Claims (15)

기판에 형성된 골의 입구에서의 절연막 증착 속도를 상기 골의 하부에서의 절연막 증착 속도보다 작게 하여 보이드 발생없이 상기 골을 상기 절연막으로 채우는 것을 특징으로 하는 절연막 증착 방법. And filling the valley with the insulating film without voids by making the insulating film deposition rate at the entrance of the valley formed in the substrate smaller than the deposition rate at the bottom of the valley. 제1항에 있어서, 상기 절연막 증착을 위한 소스가 잘 증착되지 않는 극성을 가진 기체의 플라즈마를 이용해 상기 골의 입구를 플라즈마 표면처리한 다음 상기 절연막을 증착하는 것을 특징으로 하는 절연막 증착 방법.The method of claim 1, wherein the inlet of the valley is subjected to a plasma surface treatment using a plasma of a gas having a polarity in which a source for insulator deposition is not deposited. 제2항에 있어서, 상기 플라즈마 표면처리는 H2O, O2, N2O, NH3, NF3, F2, N2 및 ClF3 중에서 선택된 적어도 어느 하나의 기체를 방전시켜서 실시하는 것을 특징으로 하는 절연막 증착 방법. The method of claim 2, wherein the plasma surface treatment is H 2 O, O 2 , N 2 O, NH 3 , NF 3 , F 2 , At least one gas selected from N 2 and ClF 3 is discharged to perform the insulating film deposition method. 제2항에 있어서, 상기 플라즈마 표면처리는 상기 절연막이 증착되는 표면이 OH기나 F기로 처리되도록 실시하는 것을 특징으로 하는 절연막 증착 방법.The method of claim 2, wherein the plasma surface treatment is performed such that the surface on which the insulating film is deposited is treated with an OH group or an F group. 제2항 내지 제4항 중 어느 하나의 항에 있어서, 상기 플라즈마 표면처리와 상기 절연막 증착을 교대로 여러번 진행하는 것을 특징으로 하는 절연막 증착 방 법.The method according to any one of claims 2 to 4, wherein the plasma surface treatment and the insulating film deposition are alternately performed several times. 제2항에 있어서, 상기 플라즈마 표면처리와 상기 절연막 증착은 인시튜(in-situ)로 진행하는 것을 특징으로 하는 절연막 증착 방법.The method of claim 2, wherein the plasma surface treatment and the insulating film deposition are performed in-situ. 제1항에 있어서, 상기 절연막 증착을 위한 소스가 잘 증착되지 않는 극성을 가진 박막을 상기 골의 입구에 증착한 다음 상기 절연막을 증착하는 것을 특징으로 하는 절연막 증착 방법.The method of claim 1, wherein a thin film having a polarity at which a source for depositing the insulating film is not deposited is deposited at the inlet of the valley, and then the insulating film is deposited. 제7항에 있어서, 상기 박막은 플라즈마 증착 방법으로 증착하는 것을 특징으로 하는 절연막 증착 방법.8. The method of claim 7, wherein the thin film is deposited by a plasma deposition method. 제7항에 있어서, 상기 박막은 20nm 이하의 두께로 증착하는 것을 특징으로 하는 절연막 증착 방법.The method of claim 7, wherein the thin film is deposited to a thickness of 20 nm or less. 제7항에 있어서, 상기 박막은 SiOF막으로 증착하는 것을 특징으로 하는 절연막 증착 방법.8. The method of claim 7, wherein the thin film is deposited with a SiOF film. 제7항 내지 제10항 중 어느 하나의 항에 있어서, 상기 박막 증착과 상기 절연막 증착은 인시튜로 진행하는 것을 특징으로 하는 절연막 증착 방법.The method of any one of claims 7 to 10, wherein the thin film deposition and the insulating film deposition proceed in situ. 제2항 또는 제7항에 있어서, 상기 골은 상기 기판 안에 형성된 소자분리용 트렌치, 상기 기판 상에 형성된 층간구조물들 또는 배선 사이의 갭 및 그로 인한 단차 중의 어느 하나이며, 상기 극성은 소수성이고, 상기 소스는 TEOS(tetra ethyl ortho silicate)인 것을 특징으로 하는 절연막 증착 방법. According to claim 2 or 7, wherein the valley is any one of the isolation trench formed in the substrate, the interlayer structures formed on the substrate or the gap between the wiring and the resulting step, the polarity is hydrophobic, And the source is tetra ethyl ortho silicate (TEOS). 기판에 형성된 골을 채우기 위한 절연막 증착 방법에 있어서,In the insulating film deposition method for filling the valley formed in the substrate, 절연막 증착을 위한 소스가 잘 증착되지 않는 극성을 갖도록 골의 입구에 극성 처리하는 단계; 및Polarizing the inlet of the valley so that the source for insulating film deposition has a polarity that is poorly deposited; And 상기 절연막을 CVD 증착하는 단계를 포함하는 것을 특징으로 하는 절연막 증착 방법.And CVD depositing the insulating film. 제13항에 있어서, 상기 극성 처리는 극성 기체를 이용한 플라즈마 표면처리 및 극성 박막 증착 중 어느 하나를 이용하는 것을 특징으로 하는 절연막 증착 방법.The method of claim 13, wherein the polarization treatment comprises any one of plasma surface treatment and polar thin film deposition using a polar gas. 제13항에 있어서, 상기 극성 처리와 상기 절연막 증착을 교대로 여러번 진행하는 것을 특징으로 하는 절연막 증착 방법.The method of claim 13, wherein the polarization process and the insulation film deposition are alternately performed several times.
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