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KR100772092B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR100772092B1
KR100772092B1 KR1020010038522A KR20010038522A KR100772092B1 KR 100772092 B1 KR100772092 B1 KR 100772092B1 KR 1020010038522 A KR1020010038522 A KR 1020010038522A KR 20010038522 A KR20010038522 A KR 20010038522A KR 100772092 B1 KR100772092 B1 KR 100772092B1
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리페어 동작시 대체되는 리던던시 셀 블록의 위치에 따라 디코더를 각각 컨트롤 할 수 있는 반도체 메모리 장치의 리던던시 회로에 관한 것이다. 이를 위한 본 발명에 의한 반도체 메모리 장치의 리던던시 회로는 상부 및 하부 메모리 블록부와, 상기 상부 및 하부 메모리 블록부의 결함 셀을 대체하는 리던던시 셀 블록부과, 상기 상부 또는 하부 메모리 블록부를 선택하는 디코더부를 포함하여 구성되는 상부 및 하부 제어부를 구비하며, 상기 디코더부에 상기 상부 또는 하부 메모리 블록부를 선택하는 입력신호와 리페어 인에이블 신호를 수신하여 상기 리던던시 셀 블록부의 위치에 따라 상기 디코더부를 제어하여 크로스 리페어 하는 것을 특징으로 한다.

Description

반도체 메모리 장치{CIRCUIT FOR REDUNDANCY IN SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래 기술에 따른 리던던시 회로의 블록도
도 2는 종래의 리던던시 동작을 설명하기 위한 블록도.
도 3a 및 도 3b는 상위 블록들 또는 하위 블록들 중 어느 하나의 블록을 선택할 수 있는 Z 디코더를 설명하기 위한 회로도.
도 4a 및 도 4b는 본 발명에 의한 반도체 메모리 장치의 리던던시 회로도
도 5는 본 발명에 의한 반도체 메모리 장치의 다른 리던던시 회로도
* 도면의 주요 부분에 대한 부호 설명 *
100 : 제 1 디코더 110 : 제 1 인버터
112, 114, 116 : 제 1, 제 2, 제 3 낸드게이트
118 : 제 2 인버터 200 : 제 2 디코더
201, 203, 205 : 제 4, 제 5, 제 6 낸드게이트
207 : 제 3 인버터
본 발명은 반도체 메모리 장치의 리던던시 회로에 관한 것으로, 보다 구체적으로 결함 셀의 위치와는 상관없이 다른 서브 블럭에 있는 리던던시 워드 라인을 이용한 크로스 리페어를 가능하게 하므로써, 리던던시 셀의 수를 줄이면서 리페어 효율은 동일하게 할 수 있는 반도체 메모리 장치의 리던던시 회로에 관한 것이다.
일반적으로, 로오 리던던시 회로는 셀 어레이 내부의 임의의 셀에 결함이 발생하게 되면 결함 셀이 접속된 워드 라인(word line)을 여분의 스페어(spare) 워드 라인으로 대체하여 결함을 보상해 주는 장치이다. 로오 리던던시 회로는 결함이 발생한 셀을 선택하는 어드레스가 소자의 내부로 인가되면 결함 셀을 선택하는 정상적인 패스는 끊어지고, 대신 리던던시 회로가 동작하여 리페어된 셀이 접속된 워드 라인을 인에이블시킴으로써 상기 로오 리던던시 동작이 이루어 지게 된다.
도 1은 종래의 로오 리던던시 회로의 구성을 포함한 반도체 메모리 장치의 블록도로 나타낸 것이다.
여기서, 설명의 편의를 위하여 상위블록들<0 : 3>과 하위블록들<4 : 7>로 나누어 진 2 개의 상부 및 하부 메트릭스(10)(20)만을 제공한다. 이러한 상위블록 및 하위블록 내의 결함 셀의 어드레스가 어드레스 버퍼에 입력되면 리페어 셀이 접속된 워드라인으로 대체하기 위한 리던던시 셀 블록들(11)(21)이 각각 준비된다. 또한, 상위블록들<0 : 3> 및 하위블록들<4 : 7> 중 어느 하나의 선택을 제어하는 상,하위 제어부(12)(22)와, 셀 내의 데이타를 감지하여 증폭하는 각각의 센스앰프부 및 라이트 드라이버부(13)(23)와, 여러가지의 주변 회로(15)들을 포함한다.
도 2는 종래의 반도체 메모리 장치의 리던던시 동작을 설명하기 위한 블록도 이다.
도시된 바와같이, 반도체 메모리 장치는 패드(pad)로 부터의 어드레스 입력(Add PAD) 신호와 칩 셀렉트 신호(CSB)를 입력으로 하는 어드레스 버퍼부(1)가 어드레스 수(예컨대, 256개의 워드라인에 있어서는 8개의 어드레스가 필요하며, 여기서는 설명의 편의상 2개로 한다.) 만큼 구비된다. 이러한 어드레스 버퍼부(1)에 의해 출력되는 어드레스 신호(ai, aib)를 디코딩하는 제1 X 디코더(2)와 상기 어드레스 신호(ai, aib)를 입력으로 하여 '하이'레벨을 출력하도록 하는 제1 리페어 회로부(3)를 포함한다.
또한, 제1 리페어 회로부(3)의 출력신호(rai)를 입력으로 하면서, 동시에 리페어를 수행할 때 리페어 여부를 결정하는 마스터 퓨즈회로(MAS)의 출력신호를 입력으로 하는 제2 리페어 회로부(4)를 포함한다.
또한, 제2 리페어 회로부(4)의 출력신호(redxbi : redxb0, redxb1)를 입력으로 하면서 여러 개의 제2 리페어 회로부 중의 하나만 인에이블 되더라도 정상 경로를 디스에이블 시켜주는 제3 리페어 회로부(5)를 포함한다. 즉, 리페어 수행시에는 제1 X 디코더(2)의 출력신호를 디코딩 하는 제2 X 디코더(6)를 디스에이블시켜 정상 경로를 사용하지 않고 제2 리페어 회로부의 출력신호(redxbi)를 리던던시 디코더(7)에 입력하여 인에이블 함으로써 결함 셀을 리던던시 셀 블록(11)(21)의 리던던시 라인으로 대체하게 된다.
한편, 상기 상, 하위 제어부(12)(22)는 상부 또는 하부 메트릭스(10)(20)를 선택해 주기 위한 Z 디코더를 포함한다. 상기 Z 디코더는 도 3a에 도시된 바와같이, Z2P1을 입력으로 하여 제1, 제2, 제3 인버터(31)(32)(33)가 직렬 접속되고, Z2P0 신호와 상기 제3 인버터(33)의 출력신호를 입력으로 하는 제1 낸드게이트(40)와, 제1 낸드게이트(40)의 출력신호를 반전시키는 제4 인버터(41)를 구비하여 상기 상위 블록들<0 : 3> 중 어느 하나를 선택한다.
또한, Z 디코더는 도 3b에 도시된 바와같이, 제4 및 제5 인버터(50)(51)가 직렬접속되고, Z2P0 신호와 상기 제5 인버터(51)의 출력신호를 입력으로 하는 제2 낸드게이트(53)와, 제2 낸드게이트의 출력신호를 반전하는 제 6 인버터(54)를 구비하여 상기 하위 블록들<4 : 7>중 어느 하나를 선택한다.
도 3a 및 도 3b에 도시된 Z 디코더에 대한 동작은 다음과 같다.
상기 Z2P1 신호('로우'레벨인 경우 : 상부 메트릭스(10), '하이'레벨인 경우 : 하부 메트릭스(20))를 입력받고, 상위 블록들<0:3> 및 하위 블록들<4:7>을 선택하기 위한 Z2P0 신호를 입력한다. 즉, 상기 Z2P0 신호는 상,하위 블록<0,4>을 동시에 선택하고, '로우'레벨에서 활성화되는 Z2P1B 신호는 상위 메트릭스를 선택하고, Z2P1은 로우 메트릭스를 선택한다. 이러한 Z2P0 신호와 Z2P1 신호를 조합하여 상, 하위 블록들<0 : 7> 중 어느 하나를 선택하게 된다.
그러나 상기 리페어 동작시 결함 셀을 리던던시 셀 블록들(11)(21)의 리던던시 라인을 대체하는 경우 Z 디코더와는 무관하게 동작을 한다. 즉, 상위 블록<0>의 로오가 결함이 있을 때 그 하부에 위치한 리던던시 셀 블록(12)으로 대체된다. 이때, 상기 제어부(12)(22)는 리페어 동작과는 무관하게 동작하므로 하위 블록들<4 : 7>중 어느 하나를 선택하는 Z 디코더는 계속해서 디스에이블 상태에 있고, 상기 상위 블록<0>의 선택을 위한 Z 디코더만이 인에이블 상태에 있다. 이에 따라, 상부 메트릭스(10) 또는 하부 메트릭스(20)에서 2 개의 로오(ROW)가 결함이 있었을 경우에는 리페어가 불가능하게 된다.
따라서, 본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 리페어 동작시 대체되는 리던던시 셀 블록의 위치에 따라 디코더를 각각 컨트롤 할 수 있는 반도체 메모리 장치의 리던던시 회로를 제공하는 데 있다.
상기 목적 달성을 위한 본 발명의 반도체 메모리 장치의 리던던시 회로는, 상부 및 하부 메모리 블록부와, 상기 상부 및 하부 메모리 블록부의 결함 셀을 대체하는 리던던시 셀 블록부과, 상기 상부 또는 하부 메모리 블록부를 선택하는 디코더부를 포함하여 구성되는 상부 및 하부 제어부를 구비하며, 상기 디코더부에 상기 상부 또는 하부 메모리 블록부를 선택하는 입력신호와 리페어 인에이블 신호를 수신하여 상기 리던던시 셀 블록부의 위치에 따라 상기 디코더부를 제어하여 크로스 리페어 하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
먼저 본 발명의 실시예에 따른 반도체 메모리 장치를 설명함에 있어서 종래의 도 1에 도시된 반도체 메모리 장치의 블록도와 동일 구성을 가지며, 또한 리던던시 동작도 종래의 리던던시 동작과 동일하다. 즉, 도 1을 참조하여 본 발명의 실 시예에서도 상위블록들<0 : 3>과 하위블록들<4 : 7>로 나누어 진 2 개의 상부 및 하부 메트릭스(10)(20)만을 제공한다. 이러한 상위블록 및 하위블록 내의 결함 셀의 어드레스가 어드레스 버퍼에 입력되면 리페어 셀이 접속된 워드라인으로 대체하기 위한 리던던시 셀 블록들(11)(21)이 각각 준비된다. 또한, 상위블록들<0 : 3> 및 하위블록들<4 : 7> 중 어느 하나의 선택을 제어하는 상,하위 제어부(12)(22)와, 셀 내의 데이타를 감지하여 증폭하는 각각의 센스앰프부 및 라이트 드라이버부(13)(23)와, 여러가지의 주변 회로(15)들을 포함한다.
또한, 도 2를 참조하여 리페어 동작시, 마스터 퓨즈회로(MAS)의 퓨즈를 컷팅(CUTTING)하여 리페어 되었음을 제2 리페어 회로부(4)에 전송하고, 동시에 상기 제2 리페어 회로부에 입력되는 제1 리페어 회로부의 출력신호를 각각의 어드레스에 따라 퓨즈를 컷팅하거나 그대로 두어서 제2 리페어 회로부(4)의 입력 레벨 모두가 '하이'레벨로 되게한다. 이러한 마스터 퓨즈회로 및 제1 리페어 회로부의 출력신호를 조합하여 제2 리페어 회로부(4)의 출력신호를 '로우'레벨로 인에이블 시킨다. 이러한 신호들은 리던던시 디코더(7)에 입력되어 리던던시 라인들 중 어느 하나를 인에이블 시킨다. 또한, 리페어 동작시에는 제3 리페어 회로부(5)의 출력신호가 제2 X 디코더(6)를 디스에이블시켜 정상 경로의 동작을 못하게 한다.
도 4a 및 도 4b는 상기 리페어 동작과 관련된 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도로서, 도 4a는 상위 블록들 중 어느 하나의 블록을 선택하는 제1 Z 디코더를 설명하기 위한 회로도이고 도 4b는 하위 블록들 중 어느 하나의 블록을 선택하는 제2 Z 디코더를 설명하기 위한 회로도이다.
먼저, 도 4a에 도시된 바와같이, 상위 블록들 중 어느 하나의 블록을 선택하는 제1 Z 디코더(100)는 도 1에서의 상부 또는 하부 메트릭스 중 어느 하나를 선택하는 Z2P1 신호를 반전하는 제1 인버터(110)와, 제1 인버터(110)의 출력신호와 제2 리던던시 회로부에서 출력되는 리페어 인에이블 신호(redxb1)를 입력으로 하는 제1 낸드게이트(112)와, 제1 낸드게이트(112)의 출력신호와 리페어 인에이블 신호(redxb0)를 입력으로 하는 제2 낸드게이트(114)를 포함한다.
또한, 제1 Z 디코더(100)는 제2 낸드게이트(114)의 출력신호와 상위 블록들<0:3> 및 하위 블록들<4:7>을 선택하기 위한 Z2P0 신호를 입력으로 하는 제3 낸드게이트(116)와 제3 낸드게이트(116)의 출력신호를 반전시키는 제2 인버터(118)를 구비한다.
그 다음, 도 4b에 도시된 바와같이 하위 블록들 중 어느 하나의 블록을 선택하는 제2 Z 디코더(200)는 상부 또는 하부 메트릭스 중 어느 하나를 선택하는 Z2P1 신호와, 제2 리던던시 회로부에서 출력되는 리페어 인에이블 신호(redxb0)를 입력으로 하는 제4 낸드게이트(201)와, 제4 낸드게이트(201)의 출력신호와 리페어 인에이블 신호(redxb1)를 입력으로 하는 제5 낸드게이트(203)를 포함한다.
또한, 제2 Z 디코더(200)는 제5 낸드게이트(203)의 출력신호와 상위 블록들<0:3> 및 하위 블록들<4:7>을 선택하기 위한 Z2P0 신호를 입력으로 하는 제6 낸드게이트(205)와 제6 낸드게이트(205)의 출력신호를 반전시키는 제3 인버터(207)를 구비한다.
이어서, 도 4a 및 도 4b에 도시된 Z 디코더의 동작을 설명하면 다음과 같다.
먼저, 리페어가 안되었을 때의 정상적인 동작을 살펴보면, 리페어 인에이블 신호(redxbi : redxb0 또는 redxb1)는 '하이'레벨을 유지하므로 제1, 제2, 제4 및 제5 낸드게이트(112)(114)(201)(203)를 인에이블시키는 상태로 유지하여 Z2P1 신호가 '로우' 레벨(상부 메트릭스 선택)일 때 제2 노드(Nd2)를 '하이'레벨을 생성하고, 상기 Z2P0 신호에 따라 상위블록<0 : 3>중 하나의 블록이 선택된다.
또한, Z2P1 신호가 '하이'레벨일 때(하부 메트릭스를 선택) 제5 노드(Nd5)를 '하이'레벨로 생성하여 Z2P0 신호에 따라 하부 블록<4 : 7>중 하나의 블록을 선택한다.
한편, 리페어 동작시 결함 셀이 리페어 인에이블 신호(redxb0)에 의해 리던던시 셀로 대체되는 경우, 리페어 인에이블 신호(redxb0)는 '로우'레벨로 인에이블된다. 이에따라 상기 제2 노드(Nd2)는 제1 노드(Nd1)의 위상에 관계없이 '하이'레벨로 되어 Z2P0 신호의 입력에 따라 상위 블록<0 : 3>들 중 하나의 블록을 선택하게 된다. 또한, 제4 노드(Nd4)를 '하이'레벨로 생성되고 리페어 인에이블 신호(redxb1)가 '하이'레벨이므로 제5 노드(Nd5)가 '로우'레벨이 되어 하부 메트릭스를 디스에이블 시킨다. 이때, 두 개의 로오(ROW)가 동시에 대치되는 경우는 없으므로 리페어 인에이블 신호(redxb0)(redxb1)들이 동시에 '로우'레벨이 되는 경우는 없다.
또한, 결함 셀이 리페어 인에이블 신호(redxb1)에 의해 리던던시 셀로 대체되는 경우, 리페어 인에이블 신호(redxb1)이 '로우'레벨로 인에이블되어 제5 노드(Nd5)가 '하이'레벨로 되고, Z2P0 신호에 의해 하위 블록<4 : 7> 중 하나의 블 록을 인에이블 시킨다. 아울러, 제1 노드(Nd1)가 '하이'레벨이 되어 리페어 인에이블 신호(redxb0) 신호가 '하이'레벨이 되므로 제2 노드(Nd2)를 '로우'레벨로 생성함으로써 상부 메트릭스를 디스에이블시킨다.
상술한 실시예에서는 2 개의 리던던시 셀을 이용하여 최대 2개의 로오를 크로스 리페어하였지만, 4 개, 6 개, 8 개 또는 그 이상의 리던던시 셀을 이용하여 상술한 바와같은 크로스 리페어를 수행할 수 있다.
즉, 도 5에 도시된 바와같이, 예컨대, 리던던시 셀이 4 개인 경우 리페어 인에이블 신호는 REDXB0, REDXB1, REDXB2, REDXB3로 4 개가 된다. 여기서, 상기 REDXB0 및 REDXB1 신호는 상부 메트릭스에 존재하고, REDXB2 및 REDXB3 신호는 하부 메트릭스에 존재하게 된다.
이때, 상기 REDXB0 신호와 REDXB1 신호를 논리합한 출력신호를 REDXB-U가 명명하고, 상기 REDXB2 신호와 REDXB3 신호를 논리합한 출력신호를 REDXB-L로 명명하면, 상기 REDXB-U 신호는 도 4a 및 도 4b에 도시된 redxb0의 위치에, REDXB-L 신호는 redxb1의 위치에 접속되어 상기 실시예에서와 같이 크로스 리페어 동작을 수행할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 장치의 리던던시 회로에 의하면, 상위 블록들 또는 하위 블록들 중 어느 하나의 블록을 선택하는 Z 디코더에 리페어 인에이블 신호를 인가함으로써 크로스 리페어를 가능할 수 있다.
따라서, 메모리 칩의 용량이 늘어남에 따라 여러 개의 결함 셀이 생길 가능성이 있는 현 시점에서 그 효율은 더욱 커질 것으로 기대된다.
즉, 크로스 리페어를 수행할 수 있음으로 인해 리던던시 셀 수를 줄이면서도 리페어 효율은 종래와 동일하게 가져갈 수 있어 넷 다이(Net Die) 증가를 통한 생산성 향상이 기대된다.

Claims (6)

  1. 삭제
  2. 반도체 메모리 장치의 리던던시 회로에 있어서,
    상부 및 하부 메모리 블록부와, 상기 상부 및 하부 메모리 블록부의 결함 셀을 대체하는 리던던시 셀 블록부와, 상기 상부 메모리 블럭부의 상위 블록들 중 어느 하나를 선택하는 제 1 디코더부를 포함하는 상부 제어부와, 상기 하부 메모리 블럭부의 하위 블록 중 어느 하나를 선택하는 제 2 디코더부를 포함하는 하부 제어부를 구비하며,
    상기 제 1 디코더부 및 제 2 디코더부에 상기 상부 또는 하부 메모리 블록부를 선택하는 입력신호와 리페어 인에이블 신호를 수신하여 상기 리던던시 셀 블록부의 위치에 따라 상기 디코더부를 제어하여 크로스 리페어 하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  3. 제 2 항에 있어서,
    상기 제 1 디코더부는 상기 상부 또는 하부 메모리 블록부 중 어느 하나를 선택하는 선택 신호를 수신하여 반전된 신호를 출력하는 제 1 인버터와,
    상기 제 1 인버터의 출력신호와 리페어 인에이블 신호를 입력하는 제 1 낸드 게이트와,
    상기 제 1 낸드게이트의 출력신호와 상기 리페어 인에이블 신호를 입력으로 하는 제 2 낸드 게이트와,
    상기 제 2 낸드게이트의 출력신호와 상기 선택 신호를 입력하는 제 3 낸드게이트와,
    상기 제 3 낸드 게이트의 출력신호를 반전시키는 제 2 인버터를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  4. 제 2 항에 있어서,
    상기 제 2 디코더부는 상기 상부 또는 하부 메모리 블록부 중 어느 하나를 선택하는 선택 신호와 리페어 인에이블 신호를 입력하는 제 4 낸드 게이트와,
    상기 제 4 낸드게이트의 출력신호와 상기 리페어 인에이블 신호를 입력하는 제 5 낸드 게이트와,
    상기 제 5 낸드 게이트의 출력신호와 상기 선택 신호를 입력으로 하는 제 6 낸드 게이트와,
    상기 제 6 낸드게이트의 출력신호를 반전시키는 제3 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 리페어 인에이블 신호는 상기 상부 메모리 블록부에 존재하는 적어도 1 이상의 리던던시 블록들의 리페어 인에이블 신호들을 논리합하여 생성한 신호인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  6. 제 3 항 또는 제 4 항에 있어서,
    상기 리페어 인에이블 신호은 상기 하부 메트릭스에 존재하는 적어도 1 이상의 리던던시 블록들의 리페어 인에이블 신호들을 논리합하여 생성한 신호인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
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US6134179A (en) * 1998-05-22 2000-10-17 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device capable of high speed reading and writing

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