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KR100771886B1 - 블럭 공중합체를 사용한 미세 콘택홀 형성 방법 및 반도체소자 제조 방법 - Google Patents

블럭 공중합체를 사용한 미세 콘택홀 형성 방법 및 반도체소자 제조 방법 Download PDF

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KR100771886B1
KR100771886B1 KR1020060094329A KR20060094329A KR100771886B1 KR 100771886 B1 KR100771886 B1 KR 100771886B1 KR 1020060094329 A KR1020060094329 A KR 1020060094329A KR 20060094329 A KR20060094329 A KR 20060094329A KR 100771886 B1 KR100771886 B1 KR 100771886B1
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hard mask
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polymer
forming
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박성찬
강창진
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삼성전자주식회사
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Abstract

블럭 공중합체를 사용한 미세 콘택홀 형성 방법 및 반도체 소자 제조 방법을 제공한다. 이 방법은 기판 상에 다수 개의 하부패턴들을 형성하는 것을 구비한다. 상기 하부패턴 상에 절연막을 형성한다. 상기 절연막 상에 자기조립 유도층을 형성한다. 상기 자기조립 유도층 내에 상기 하부패턴에 정렬된 리세스부를 형성한다. 상기 리세스부 내에 블럭 공중합체층을 형성하여 상기 블럭 공중합체층 내에 상기 리세스부의 측벽들에서 이격되어 위치하는 고분자 도메인과 상기 고분자 도메인을 둘러싸는 고분자 매트릭스를 형성한다. 상기 고분자 도메인을 선택적으로 제거한다. 상기 고분자 매트릭스를 마스크로 하여 상기 자기조립 유도층을 식각하여 상기 자기조립 유도층 내에 상기 절연막을 노출시키는 개구부를 형성한다. 상기 자기조립 유도층을 마스크로 하여 상기 개구부 내에 노출된 절연막을 식각하여 콘택홀을 형성한다.

Description

블럭 공중합체를 사용한 미세 콘택홀 형성 방법 및 반도체 소자 제조 방법 {Method of forming fine contact hole and method of fabricating semiconductor device using block copolymer}
도 1a 내지 도 1c는 본 발명의 실시예들에서 사용되는 블럭 공중합체 및 그의 특성을 나타낸 그림들이다.
도 2a 내지 도 2e는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 공정단계별로 순차적으로 나타낸 평면도들이다.
도 3a, 도 4a, 도 5a, 도 6a 및 도 7a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 단면도들로서, 도 2a 내지 도 2e의 절단선들 I-I'를 따라 취해진 단면도들이다.
도 3b, 도 4b, 도 5b, 도 6b 및 도 7b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 단면도들로서, 도 2a 내지 도 2e의 절단선들 Ⅱ-Ⅱ'를 따라 취해진 단면도들이다.
도 8a 내지 도 8c는 본 발명의 실시예들에서 형성되는 고분자 도메인의 형상들을 나타낸 사시도들이다.
도 9a, 도 10a, 도 11a, 도 12a 및 도 13a는 본 발명의 다른 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 단면도들로서, 도 2a 내지 도 2e 의 절단선들 I-I'를 따라 취해진 단면도들이다.
도 9b, 도 10b, 도 11b, 도 12b 및 도 13b는 본 발명의 다른 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 단면도들로서, 도 2a 내지 도 2e의 절단선들 Ⅱ-Ⅱ'를 따라 취해진 단면도들이다.
(도면의 주요 부위에 대한 부호의 설명)
100 : 기판 101 : 활성영역
110s, 110w, 110g : 게이트 라인 130 : 절연막
140 : 하드 마스크막 160, 190 : 포토레지스트막
142a, 160a : 리세스부 150 : 블럭 고분자층
151 : 고분자 도메인 152 : 고분자 매트릭스
130a : 콘택홀
본 발명은 반도체 장치의 미세 패턴 형성방법에 관한 것으로, 보다 상세하게는 반도체 장치의 콘택홀 형성방법 및 그 방법을 구비하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자를 고집적화하기 위해서는 패턴의 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여는 개별 소자의 크기를 작게 형성하여야 한다.
최근 디자인 룰(design rule)의 감소가 급격히 진행됨에 따라 ArF 광원을 사용한 포토리소그라피 공정의 경우 50nm 이하의 크기를 갖는 패턴을 형성하기 어렵다. 이를 해결하기 위해, 파장이 더 짧은 원자외선 광원(EUV source)을사용하거나 액침법(immersion)을 사용한 포토리소그라피 공정 또는 이중 패터닝법 (double patterning)이 개발되고 있다. 그러나, 이러한 방법들은 매우 고가의 장비를 필요로 하거나 공정 단계가 증가하여 생산원가가 증가하는 단점을 갖는다.
이러한 문제를 해결하기 위해 획기적으로 새로운 방법들이 연구되고 있다. 그 중 하나가 블럭 공중합체를 이용하는 방법이다. 상기 블럭 공중합체는 2 개 이상의 고분자 블럭들이 공유결합에 의해 연결된 중합체로, 상기 고분자 블럭들의 말단들은 서로 반발하는(repulsive) 성질을 갖는다. 따라서, 미세한 크기의 나노구조로 자기조립(self-assemble)될 수 있다. 그러나, 이러한 블럭 공중합체를 사용하여 반도체 소자의 패턴을 형성하기 위해서는 상기 블럭 공중합체에 의해 생성된 나노 구조를 이미 형성된 층들과 오차없이 정렬시키는 방법이 개발되어야 한다.
본 발명이 이루고자 하는 기술적 과제는 블럭 공중합체를 사용하여 하부패턴과 정렬된 미세 콘택홀을 형성하는 방법 및 이 방법을 구비하는 반도체 소자 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 미세 콘택홀 형성 방법을 제공한다. 이 방법은 기판 상에 다수 개의 하부패턴들을 형성하는 것을 구 비한다. 상기 하부패턴 상에 절연막을 형성한다. 상기 절연막 상에 자기조립 유도층을 형성한다. 상기 자기조립 유도층 내에 상기 하부패턴에 정렬된 리세스부를 형성한다. 상기 리세스부 내에 블럭 공중합체층을 형성하여 상기 블럭 공중합체층 내에 상기 리세스부의 측벽들에서 이격되어 위치하는 고분자 도메인과 상기 고분자 도메인을 둘러싸는 고분자 매트릭스를 형성한다. 상기 고분자 도메인을 선택적으로 제거한다. 상기 고분자 매트릭스를 마스크로 하여 상기 자기조립 유도층을 식각하여 상기 자기조립 유도층 내에 상기 절연막을 노출시키는 개구부를 형성한다. 상기 자기조립 유도층을 마스크로 하여 상기 개구부 내에 노출된 절연막을 식각하여 콘택홀을 형성한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 반도체 소자 제조 방법을 제공한다. 이 방법은 기판 상에 소자분리영역을 형성하여 서로 평행한 활성영역들을 정의하는 것을 구비한다. 상기 활성영역들 상에 절연막을 형성한다. 상기 절연막 상에 자기조립 유도층을 형성한다. 상기 자기조립 유도층 내에 상기 활성영역들에 정렬되고 상기 활성영역들 상부를 가로지르는 리세스부를 형성한다. 상기 리세스부 내에 블럭 공중합체층을 형성하여 상기 블럭 공중합체층 내에 상기 리세스부의 측벽들에서 이격되어 위치하는 다수 개의 고분자 도메인들과 상기 고분자 도메인들을 둘러싸는 고분자 매트릭스를 형성한다. 상기 다수 개의 고분자 도메인들은 상기 고분자 매트릭스에 의해 이격되어 상기 리세스부와 중첩되는 상기 활성영역들에 각각 정렬된다. 상기 고분자 도메인들을 선택적으로 제거한다. 상기 고분자 매트릭스를 마스크로 하여 상기 자기조립 유도층을 식각하여 상 기 자기조립 유도층 내에 상기 절연막을 노출시키는 개구부들을 형성한다. 상기 자기조립 유도층을 마스크로 하여 상기 개구부들 내에 노출된 절연막을 식각하여 콘택홀들을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a는 블럭 공중합체를 개략적으로 나타낸 그림이다.
도 1a을 참조하면, 블럭 공중합체(block copolymer)는 2 개 이상의 고분자 블럭들(polymer blocks)의 일단들이 공유결합에 의해 연결된 중합체로 상기 고분자 블럭들의 타단들은 서로 반발하는(repulsive) 성질을 갖는다. 블럭 공중합체의 일 예인 다이블럭 공중합체(diblock copolymer)는 제1 고분자 블럭(A)과 제2 고분자 블럭(B)의 일단들이 공유결합에 의해 연결되어 블럭 정션(block junction)을 형성하고, 상기 블럭 졍션(block junction)에 의해 연결되지 않은 타단들은 서로 반발한다.
도 1b는 부피 분율과 온도에 따른 블럭 공중합체의 상태를 나타내는 상태도(phase diagram)이다.
도 1b를 참조하면, 특정 부피 분율(volum fraction; φ)에서 온도(T)가 낮아 지면 블럭 공중합체는 제1 고분자 블럭(A)과 제2 고분자 블럭(B)이 무질서하게 위치하는 균질(homogeneous) 상태에서 제1 고분자 블럭(A)와 제2 고분자 블럭(B)이 자기 조립하면서 서로 다른 도메인으로 분리되는 미세 상분리(microphase seperation) 상태로 변화한다. 상기 미세 상분리 상태에서 상기 제1 고분자 블럭 도메인들(A) 사이의 피치(P)는 일정하다. 즉, 상기 제1 고분자 블럭 도메인(A)의 폭과 상기 제2 고분자 블럭 도메인(B)의 폭은 각각 일정하다. 이 때, 상기 각 고분자 블럭 도메인(A, B)의 폭은 상기 고분자 블럭의 분자량에 의해 결정될 수 있다.
도 1c를 참조하면, 부피 분율(φ)에 따라 고분자 블럭 도메인의 형태가 달라진다. 구체적으로, 제1 고분자 블럭(A)과 제2 고분자 블럭(B)이 비슷한 부피 분율을 가질 경우, 상기 제1 고분자 블럭 도메인(A)과 상기 제2 고분자 블럭 도메인(B)은 차례로 적층되어 층상 도메인(lamellar domain)을 형성한다. 상기 제2 고분자 블럭(B)의 부피 분율이 증가하면 상기 제1 고분자 블럭(A)은 규칙적으로 배열된 실린더형 도메인 어레이(cylinderical domain array)를 형성하고, 상기 제2 고분자 블럭(B)는 상기 실린더형 도메인들을 감싸는 고분자 메트릭스를 형성한다. 나아가, 상기 제2 고분자 블럭(B)의 부피 분율이 더 증가하면 상기 제1 고분자 블럭(A)은 규칙적으로 배열된 구형 도메인 어레이(spherical domain array)를 형성하고, 상기 제2 고분자 블럭(B)은 상기 구형 도메인들을 감싸는 고분자 매트릭스를 형성한다. 상기 제1 고분자 블럭(A)의 부피 분율이 증가함에 따라서는 반대의 현상이 나타난다.
제1 실시예
도 2a 내지 도 2e는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 공정단계별로 순차적으로 나타낸 평면도들이다. 도 3a, 도 4a, 도 5a, 도 6a 및 도 7a는 도 2a 내지 도 2e의 절단선들 I-I'를 따라 취해진 단면도들이고, 도 3b, 도 4b, 도 5b, 도 6b 및 도 7b는 도 2a 내지 도 2e의 절단선들 Ⅱ-Ⅱ'를 따라 취해진 단면도들로서, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 단면도들이다.
도 2a, 도 3a 및 도 3b를 참조하면, 기판(100) 상에 다수 개의 하부 패턴들을 형성한다. 구체적으로, 기판(100) 내에 소자분리영역(100a)을 형성하여 서로 평행한 복수 개의 라인 형상의 활성영역들(101)을 정의한다. 상기 소자분리영역(100a)은 통상의 트렌치 소자 분리기술을 이용하여 형성할 수 있다.
상기 활성영역들(101) 상에 상기 활성영역들(101)의 상부를 가로지르는 게이트 라인들(110s, 110w, 110g)을 형성한다. 상기 각 게이트 라인(110s, 110w, 110g)은 게이트 유전막(103), 부유 게이트(floating gate; 105), 게이트간 유전막(inter-gate dielectric layer; 107) 및 제어 게이트(control gate; 109)의 적층막일 수 있다. 상기 부유 게이트(105)는 폴리 실리콘막일 수 있다. 상기 게이트간 유전막(107)은 고유전막(high-k dielectric layer)일 수 있다. 예를 들면, 상기 게이트간 유전막(107)은 ONO막(silicon oxide/silicon nitride/silicon oxide layer)일 수 있다. 상기 제어 게이트(109)는 폴리실리콘막, 또는 폴리실리콘막과 금속 실리사이드막의 적층막일 수 있다. 상기 금속 실리사이드막은 텅스텐 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막일 수 있다.
상기 게이트 라인들(110s, 110w, 110g)은 복수 개의 워드라인들(Word Line; 110w); 상기 워드라인(110w) 어레이의 양측에 각각 위치한 스트링 선택 라인(String Selection Line; SSL, 110s) 및 접지 선택 라인(Ground Selection Line; GSL, 110g)일 수 있다. 상기 게이트 라인들(110s, 110w, 110g)의 양측에 인접한 활성영역들에 불순물 영역들(미도시)을 형성한다. 그 결과, 직렬로 연결된 스트링 선택 트랜지스터, 셀 트렌지스터들 및 접지 선택 트랜지스터가 형성된다. 상기 스트링 선택 트랜지스터, 상기 접지 선택 트랜지스터 및 그들 사이에 위치하는 셀 트랜지스터들은 하나의 단위 블럭을 구성한다.
상기 스트링 선택 라인(110s)에 인접하고 상기 접지 선택 라인(110g)의 반대편에 위치한 활성영역들(101) 즉, 서로 인접하는 단위 블럭들에 구비된 스트링 선택 라인들(110s) 사이에 위치한 활성영역들(101)은 각 스트링 선택 트랜지스터의 드레인 영역으로 정의될 수 있다. 또한, 상기 접지 선택 라인(110g)에 인접하고 상기 스트링 선택 라인(110s)의 반대편에 위치한 활성영역들(101) 즉, 서로 인접하는 단위 블럭들에 구비된 접지 선택 라인들(110g) 사이에 위치한 활성영역들(101)은 접지 선택 트랜지스터의 소오스 영역으로 정의될 수 있다.
상기 게이트 라인들(110s, 110w, 110g) 상에 스페이서 절연막(미도시)을 적층하고, 상기 스페이서 절연막을 에치백하여 상기 측벽들을 덮는 절연성 스페이서들(110)을 형성할 수 있다. 그 후, 상기 절연성 스페이서들(110)이 형성된 기판 상에 식각저지막(115)을 형성할 수 있다. 상기 식각저지막(115)은 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
상기 식각저지막(115)이 형성된 기판(100) 상에 하부 층간절연막(133)을 형성할 수 있다. 상기 하부 층간절연막(133)은 HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass)막, PE-TEOS막(Plasma enhanced Tetra Ethyl Ortho Silicate layer) 또는 PE-OxSi막(Plasma enhanced Oxy-Silane layer)일 수 있다.
상기 하부 층간절연막(133) 내에 상기 접지 선택 트랜지스터의 소오스 영역을 노출시키는 공통 소스 라인 트렌치(미도시)를 형성한다. 이와 더불어, 상기 스트링 선택 라인(110s)의 플로팅 게이트 및 상기 접지 선택 라인(110g)의 플로팅 게이트를 각각 노출시키는 버팅 콘택홀들(미도시)을 형성할 수 있다. 그 후, 공통 소스 라인 트렌치 및 상기 버팅 콘택홀 내에 도전막을 채우고 평탄화 공정을 실시하여 공통 소스 라인(Common Source Line; CSL) 및 버팅 콘택 플러그(미도시)를 형성한다. 이 때, 상기 공통 소스 라인(CSL)은 상기 게이트 라인들(110s, 110w, 110g)과 평행하게 형성할 수 있다.
상기 공통 소스 라인(CSL) 및 상기 하부 층간 절연막(133) 상에 상부 층간 절연막(135)을 형성한다. 상기 상부 층간 절연막(135)은 PE-TEOS막(Plasma enhanced Tetra Ethyl Ortho Silicate layer) 또는 PE-OxSi막(Plasma enhanced Oxy-Silane layer)일 수 있다.
상기 상부 층간 절연막(135) 상에 자기조립 유도층(140)을 형성한다. 상기 자기조립 유도층(140) 내에 하부 패턴 즉, 상기 활성영역(101) 및/또는 게이트 라 인들(110s, 110w, 110g)에 정렬된 리세스부(142a)를 형성한다. 상기 리세스부(142a)는 상기 자기조립 유도층(140) 상에 포토레지스트층을 형성하고, 상기 포토레지스트층을 노광 및 현상하여 포토레지스트 패턴(190)을 형성한 후, 상기 포토레지스트 패턴(190)을 마스크로 하여 상기 자기조립 유도층(140)을 일부 식각함으로써 형성할 수 있다. 따라서, 상기 리세스부(142a)의 바닥에는 상기 자기조립 유도층(140)이 잔존하도록 형성할 수 있다. 이 경우, 상기 리세스부(142a)의 측벽과 바닥은 동일한 물질층일 수 있다. 일 실시예에서 상기 리세스부(142a)의 깊이는 후속하는 공정에서 형성되는 블럭 공중합체층과의 식각 선택비를 고려하여 50 내지 500nm로 형성될 수 있다.
일 실시예에서 상기 리세스부(142a)는 복수 개의 하부 패턴들 즉, 복수 개의 활성영역들(101)을 가로지르도록 형성할 수 있다. 나아가, 상기 리세스부(142a)는 상기 게이트 라인들(110s, 110w, 110g)에 평행하도록 형성될 수 있다. 상기 리세스부(142a)는 상기 게이트 라인들(110s, 110w, 110g), 구체적으로 스트링 선택 라인들(110s) 사이에 위치한 활성영역들(101)을 가로지르도록 형성할 수 있다. 이 때, 상기 리세스부(142a)는 일정한 피치로 배열되는 일 군(one group)의 활성영역들(101)을 가로지르도록 형성하는 것이 바람직하다. 구체적으로, 상기 리세스부(142a)는 단위 페이지에 구비되는 활성영역들(101)을 가로지르도록 형성하는 것이 바람직하다.
일 실시예에서 상기 자기조립 유도층(140)은 하드 마스크층(140)일 수 있다. 상기 하드 마스크층(140)은 차례로 적층된 제1 하드 마스크층(141)과 제2 하드 마 스크층(142)을 구비할 수 있다. 이 경우, 상기 리세스부(142a)는 상기 제2 하드 마스크층(142) 내에 형성될 수 있다. 나아가, 상기 제1 하드 마스크층(141)은 비정질 탄소층(Amorphous Carbon Layer; ACL)이고, 상기 제2 하드 마스크층은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드층 또는 비정질 실리콘층일 수 있다. 이 때, 상기 비정질 탄소층(141)은 그 하부의 층간절연막(130)을 식각하는 식각 가스에 대해 선택비가 매우 높아, 후속하는 공정에서 상기 층간절연막(130) 내에 형성되는 콘택홀의 식각 프로파일을 개선할 수 있다. 그러나, 상기 비정질 탄소층(141)은 상기 포토레지스트 패턴(190)을 제거할 때 사용하는 산소 플라즈마에 의해 식각될 수 있다. 따라서, 상기 비정질 탄소층(141) 상에 제2 하드 마스크층(142)을 형성하여 상기 비정질 탄소층(141)을 산소 플라즈마로부터 보호한다.
도 2b, 도 4a 및 도 4b를 참조하면, 상기 리세스부(142a) 내에 블럭 공중합체층(150)을 형성한다. 상기 블럭 공중합체층(150)은 스핀 코팅법을 사용하여 형성할 수 있다. 상기 블럭 공중합체층(150)는 도 1a 내지 도 1c를 참조하여 설명한 바와 같이 공유결합된 제1 고분자 블럭과 제2 고분자 블럭을 갖는 블럭 공중합체들을 함유하는 층이다. 상기 블럭 공중합체는 PS(polystyrene)-PI(polyimide), PS(polystyrene)-PB(polybutene), PS(polystyrene)-PMMA(Poly(methyl methacrylate)), PEP-PEE(poly(ethylenepropylene)-poly(ethylethylene)), PE(polyethylene)-PEE(poly(ethylethylene)) 또는 PS(polystyrene)-PDMS(Polydimethylsiloxane)일 수 있다.
상기 블럭 공중합체층(150)이 형성된 기판(100)을 특정 온도에서 어닐링한 다. 이러한 어닐링은 상기 블럭 공중합체층(150)을 형성하기 위한 온도보다 낮은 온도에서 수행되는 것이 바람직하다. 그 결과, 상기 블럭 공중합체들이 자기 조립되어 나노구조를 형성한다. 다시 말해서, 상기 블럭 공중합체층(150) 내에 제1 고분자 블럭으로 이루어진 다수 개의 고분자 도메인(151)과 제2 고분자 블럭으로 이루어지고 상기 고분자 도메인들(151)을 둘러싸는 고분자 매트릭스(152)가 형성된다.
이 때, 상기 리세스부(142a)의 측벽들은 상기 블럭 공중합체들의 자기 조립을 시작시킨다. 구체적으로, 상기 고분자 매트릭스(152)는 상기 리세스부(142a)의 측벽들에 접하여 위치하고, 상기 고분자 도메인들(151)은 상기 고분자 매트릭스(152)에 의해 상기 리세스부(142a)의 양측 측벽들로부터 소정 거리 이격되어 위치할 뿐 아니라 상기 고분자 도메인들(151) 서로 간에도 소정 거리 이격되어 위치한다. 상기 고분자 도메인들(151)이 상기 리세스부(142a)의 양측 측벽들로부터 이격되는 거리와 상기 고분자 도메인들(151) 상호간 이격거리는 상기 고분자 매트릭스(152)를 구성하는 고분자 블럭 즉, 제2 고분자 블럭의 분자량에 의해 조절될 수 있다. 또한, 상기 고분자 도메인(151)의 직경은 상기 고분자 도메인(151)을 구성하는 고분자 블럭 즉, 제1 고분자 블럭의 분자량에 의해 조절될 수 있다. 따라서, 상기 제1 고분자 블럭의 분자량과 상기 제2 고분자 블럭의 분자량을 조절하여 상기 고분자 도메인들(151)을 상기 활성영역들(101) 각각에 정렬시킬 수 있다.
한편, 상기 고분자 도메인(151)의 형상은 도 1c를 참조하여 설명한 바와 같이 상기 고분자 도메인(151)을 구성하는 고분자 블럭의 부피 분율에 따라 다양하게 형성할 수 있다. 구체적으로, 상기 고분자 도메인(151)의 형상은 실린더형(도 8a)이거나, 반구형(도 8b) 또는 육면체형(도 8c)일 수 있다. 일 실시예로서, PS(polystyrene)-PMMA(Poly(methyl methacrylate)) 고분자 공중합체를 함유하는 고분자 공중합체층의 경우, PMMA의 부피 분율을 0.3으로 할 때 PMMA로 이루어진 반구형(도 8b)의 고분자 도메인을 형성할 수 있다.
도 2c, 도 5a 및 도 5b를 참조하면, 상기 고분자 도메인들(151)을 선택적으로 제거하여 상기 리세스(142a)의 바닥인 제1 하드 마스크층(142)을 노출시킨다. 그 결과, 상기 리세스(142a) 내에 상기 고분자 매트릭스(152)가 잔존한다. 상기 고분자 도메인(151)을 제거하는 것은 상기 고분자 도메인(151)의 특성 및 상기 고분자 매트릭스(152)의 특성을 고려하여 습식식각, 산소 플라즈마 에칭 및 자외선 조사법 중에서 선택하여 수행할 수 있다. 이 때, 상기 제1 하드 마스크층(141)이 유기막인 비정질 탄소층인 경우, 상기 리세스(142a)의 바닥에 상기 무기막인 제2 하드 마스크층(142)이 잔존하므로 상기 비정질 탄소층(141)이 손상되지 않을 수 있다.
상기 고분자 매트릭스(152)를 마스크로 하여 상기 자기조립 유도층 즉, 상기 하드 마스크층(140)을 식각하여 상기 하드 마스크층(140) 내에 상기 절연막(130) 즉, 상기 상부 층간절연막(135)을 노출시키는 개구부들(140a)을 형성한다. 구체적으로, 상기 제1 하드 마스크층(412)을 식각한 후, 상기 제1 하드 마스크층(412)을 마스크로 하여 상기 제2 하드 마스크층(141)을 식각한다.
도 2d, 도 6a 및 도 6b를 참조하면, 상기 하드 마스크층(140)을 식각하는 과 정에서 상기 고분자 매트릭스(152)는 제거될 수 있으나, 그렇지 않은 경우 잔존하는 상기 고분자 매트릭스(152)를 제거하는 공정을 수행하여 상기 리세스부(142a) 내에 상기 하드 마스크층(140)을 노출시킨다. 상기 하드 마스크층(140)을 마스크로 하여 상기 개구부들(140a) 내에 노출된 절연막(130) 및 그 하부의 식각저지막(115)을 식각하여 상기 절연막(130) 내에 콘택홀(130a)들을 형성한다. 상기 콘택홀들(130a) 내에 상기 활성영역들(101) 구체적으로, 스트링 선택 트랜지스터의 드레인 영역들이 노출된다. 이 때, 상기 콘택홀들(130a)은 비트라인 콘택홀(130a)로 정의될 수 있다.
도 2e, 도 7a 및 도 7b를 참조하면, 상기 하드 마스크층(140)을 제거하여 상기 상부 층간절연막(135)의 상부면을 노출시킨다.
상기 노출된 상부 층간절연막(135) 상에 상기 비트라인 콘택홀(130a)을 채우는 도전막을 적층하고 상기 도전막을 상기 상부 층간절연막(135)의 상부면이 노출될 때까지 평탄화하여 비트라인 콘택 플러그들(170)을 형성한다. 그 후, 상기 비트라인 콘택 플러그들(170) 및 상기 상부 층간절연막(135) 상에 도전막을 적층한 후 패터닝하여 비트라인 콘택 플러그들(170) 각각에 접속하는 비트라인들(B/L1, B/L2, B/Ln-1, B/Ln)을 형성한다. 상기 비트라인들(B/L1, B/L2, B/Ln-1, B/Ln)은 상기 게이트 라인들(110s, 110w, 110g)을 가로지르고 상기 활성영역들(101)에 평행할 수 있다.
제2 실시예
도 9a, 도 10a, 도 11a, 도 12a 및 도 13a는 도 2a 내지 도 2e의 절단선들 I-I'를 따라 취해진 단면도들이고, 도 9b, 도 10b, 도 11b, 도 12b 및 도 13b는 도 2a 내지 도 2e의 절단선들 Ⅱ-Ⅱ'를 따라 취해진 단면도들로서, 본 발명의 다른 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 단면도들이다. 본 실시예에 따른 반도체 소자의 제조방법은 후술하는 것을 제외하고는 제1 실시예에 따른 반도체 소자의 제조방법과 유사할 수 있다.
도 2a, 도 9a 및 도 9b를 참조하면, 도 3a 및 도 3b를 참조하여 설명한 방법을 사용하여 기판(100) 내에 소자분리영역(100a)을 형성하여 서로 평행한 복수 개의 라인 형상의 활성영역들(101)을 정의하고, 상기 활성영역들(101) 상에 상기 활성영역들(101) 상부를 가로지르는 게이트 라인들(110s, 110w, 110g), 절연성 스페이서들(110), 식각저지막(115), 하부 층간 절연막(133), 공통 소스라인(Common Source Line; CSL) 및 버팅 콘택 플러그(미도시)를 형성한다.
상기 공통 소스 라인(CSL) 및 상기 하부 층간 절연막(133) 상에 상부 층간 절연막(135)을 형성한다. 상기 상부 층간절연막(135) 상에 자기조립 유도층을 형성한다. 상기 자기조립 유도층은 포토레지스트층(160)일 수 있다.
상기 포토레지스트층(160)을 형성하기 전에 상기 상부 층간절연막(135) 상에 하드 마스크층(140)을 형성할 수 있다. 상기 하드 마스크층(140)은 차례로 적층된 제1 하드 마스크층(141)과 제2 하드 마스크층(142)를 구비할 수 있다. 상기 제1 하드 마스크층은 비정질 탄소층이고, 상기 제2 하드 마스크층은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드층 또는 비정질 실리콘층일 수 있다.
상기 포토레지스트층(160) 내에 상기 활성영역(101) 및/또는 상기 게이트 라인들(110s, 110w, 110g)에 정렬된 리세스부(160a)를 형성한다. 상기 리세스부(160a)는 상기 포토레지스트층(160)을 노광 및 현상하여 형성한다. 이 때, 상기 리세스부(160a)의 바닥에는 상기 포토레지스트층(160)이 잔존하도록 형성한다. 이와 같이, 자기조립 유도층(160)을 포토레지스트층을 사용하여 형성하는 경우 상기 리세스부(160a)의 형성과정에서의 오류 예를 들어, 하부 패턴과의 오정렬이 발생한 경우 하부층을 손상시키지 않으면서 쉽게 상기 포토레지스트층(160)을 제거한 후 상기 포토레지스트층(160) 및 상기 리세스부(160a)를 다시 형성할 수 있다. 이 때, 상기 포토레지스트층(160)은 실리콘 함유 포토레지스트층(Si-containing photoresist)인 것이 바람직하다.
일 실시예에서 상기 리세스부(160a)는 복수 개의 활성영역들(101)을 가로지르도록 형성할 수 있다. 나아가, 상기 리세스부(160a)는 상기 게이트 라인들(110s, 110w, 110g)에 평행하도록 형성될 수 있다. 상기 리세스부(160a)는 상기 게이트 라인들(110s, 110w, 110g), 구체적으로 스트링 선택 라인들(110s) 사이에 위치한 활성영역들(110)을 가로지르도록 형성할 수 있다. 상기 리세스부(160a)는 일정한 피치로 배열되는 일 군의 활성영역들(101)을 가로지르도록 형성하는 것이 바람직하다. 구체적으로, 하나의 리세스부(160a)는 단위 페이지에 구비되는 활성영역들(101)을 가로지르도록 형성하는 것이 바람직하다.
도 2b, 도 10a 및 도 10b를 참조하면, 상기 리세스부(160a) 내에 블럭 공중합체층을 형성한다. 상기 블럭 공중합체층(150)이 형성된 기판(100)을 특정 온도 에서 어닐링한다. 그 결과, 상기 블럭 공중합체들이 자기 조립되어 나노구조를 형성한다. 다시 말해서, 상기 블럭 공중합체층(150) 내에 제1 고분자 블럭으로 이루어진 다수 개의 고분자 도메인들(151)과 제2 고분자 블럭으로 이루어지고 상기 고분자 도메인들(151)을 둘러싸는 고분자 매트릭스(152)가 형성된다.
이 때, 상기 리세스부(160a)의 측벽들은 상기 블럭 공중합체들의 자기 조립을 시작시킨다. 구체적으로, 상기 고분자 매트릭스(152)는 상기 리세스부(160a)의 측벽들에 접하여 위치하고, 상기 고분자 도메인들(151)은 상기 고분자 매트릭스(152)에 의해 상기 리세스부(160a)의 양측 측벽들로부터 소정 거리 이격되어 위치할 뿐 아니라 상기 고분자 도메인들(151) 서로 간에도 소정 거리 이격되어 위치한다. 상기 고분자 도메인들(151)이 상기 리세스부(142a)의 양측 측벽들로부터 이격되는 거리와 상기 고분자 도메인들(151) 상호간 이격거리는 상기 고분자 매트릭스(152)를 구성하는 고분자 블럭 즉, 제2 고분자 블럭의 분자량에 의해 조절될 수 있다. 또한, 상기 고분자 도메인(151)의 직경은 상기 고분자 도메인(151)을 구성하는 고분자 블럭 즉, 제1 고분자 블럭의 분자량에 의해 조절될 수 있다. 따라서, 상기 제1 고분자 블럭의 분자량과 상기 제2 고분자 블럭의 분자량을 조절하여 상기 고분자 도메인들(151)을 상기 활성영역들(101) 각각에 정렬시킬 수 있다.
도 2c, 도 11a 및 도 11b를 참조하면, 상기 고분자 도메인들(151)을 선택적으로 제거하여 상기 리세스(160a)의 바닥인 포토레지스트층(160)을 노출시킨다. 그 결과, 상기 리세스(160a) 내에 상기 고분자 매트릭스(152)가 잔존한다. 상기 고분자 도메인(151)을 제거하는 것은 상기 고분자 도메인(151)의 특성, 상기 고분 자 매트릭스(152)의 특성 및 상기 포토레지스트층(160)의 특성을 고려하여 습식식각, 산소 플라즈마 에칭 및 자외선 조사법 중에서 선택하여 수행할 수 있다. 이 때, 상기 포토레지스트층(160)이 실리콘 함유 포토레지스트층인 경우 상기 고분자 도메인(151)을 제거할 때 손상되지 않을 수 있다.
상기 고분자 매트릭스(152)를 마스크로 하여 상기 리세스(160a)의 바닥인 포토레지스트층(160) 및 상기 하드 마스크층(140)을 식각하여 상기 하드 마스크층(140) 내에 상기 상부 층간절연막(135)을 노출시키는 개구부들(140a)을 형성한다. 상기 하드 마스크층(140)을 식각하는 과정에서 상기 고분자 매트릭스(152) 및 상기 포토레지스트층(160)는 제거될 수 있으나, 그렇지 않은 경우 잔존하는 상기 고분자 매트릭스(152)및 상기 포토레지스트층(160)를 제거하는 공정을 수행하여 상기 하드 마스크층(140)을 노출시킨다.
도 1c, 도 12a 및 도 12b를 참조하면, 상기 하드 마스크층(140)을 마스크로 하여 상기 개구부들(140a) 내에 노출된 절연막(130) 및 그 하부의 식각저지막(115)을 식각하여 상기 절연막(130) 내에 콘택홀(130a)들을 형성한다. 상기 콘택홀들(130a) 내에 상기 활성영역들(101) 구체적으로, 스트링 선택 트랜지스터의 드레인 영역들이 노출된다. 이 때, 상기 콘택홀들(130a)은 비트라인 콘택홀(130a)로 정의될 수 있다.
상술한 바와 같이 본 발명에 따르면, 절연막 상에 자기조립 유도층을 형성하고, 상기 자기조립 유도층 내에 하부 패턴들 즉, 활성영역들에 정렬된 리세스부를 형성하고 상기 리세스부 내에 블럭 공중합체층을 형성함으로써, 상기 블럭 공중합체층 내에 자기 조립에 의해 형성된 고분자 도메인들을 상기 활성영역들 각각에 정렬하여 배치할 수 있다. 따라서, 상기 절연막 내에 상기 활성영역들 각각에 정렬된 콘택홀을 형성할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 기판 상에 다수 개의 하부패턴들을 형성하고;
    상기 하부패턴 상에 절연막을 형성하고;
    상기 절연막 상에 자기조립 유도층을 형성하고;
    상기 자기조립 유도층 내에 상기 하부패턴에 정렬된 리세스부를 형성하고;
    상기 리세스부 내에 블럭 공중합체층을 형성하여 상기 블럭 공중합체층 내에 상기 리세스부의 측벽들에서 이격되어 위치하는 고분자 도메인과 상기 고분자 도메인을 둘러싸는 고분자 매트릭스를 형성하고;
    상기 고분자 도메인을 선택적으로 제거하고;
    상기 고분자 매트릭스를 마스크로 하여 상기 자기조립 유도층을 식각하여 상기 자기조립 유도층 내에 상기 절연막을 노출시키는 개구부를 형성하고; 및
    상기 자기조립 유도층을 마스크로 하여 상기 개구부 내에 노출된 절연막을 식각하여 콘택홀을 형성하는 것을 포함하는 것을 특징으로 하는 미세 콘택홀 형성 방법.
  2. 제1항에 있어서,
    상기 하나의 리세스부는 다수 개의 하부패턴들을 가로지르도록 형성하고,
    상기 고분자 도메인은 다수 개 형성되되, 상기 다수 개의 고분자 도메인들은 상기 고분자 매트릭스에 의해 이격되어 상기 리세스부와 중첩되는 상기 하부패턴들 에 각각 정렬되는 것을 특징으로 하는 미세 콘택홀 형성 방법.
  3. 제1항에 있어서,
    상기 고분자 도메인은 반구형(sphere type), 실린더형(cylinder type) 또는 육면체형(hexahedron type)인 것을 특징으로 하는 미세 콘택홀 형성 방법.
  4. 제1항에 있어서,
    상기 자기조립 유도층은 하드 마스크층인 것을 특징으로 하는 미세 콘택홀 형성 방법.
  5. 제4항에 있어서,
    상기 하드 마스크층은 제1 하드 마스크층과 제2 하드 마스크층의 적층막이고,
    상기 리세스부는 상기 제2 하드 마스크층 내에 형성되는 것을 특징으로 하는 미세 콘택홀 형성 방법.
  6. 제5항에 있어서,
    상기 제1 하드 마스크층은 비정질 탄소층(Amorphous Carbon Layer; ACL)이고, 상기 제2 하드 마스크층은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드층 또는 비정질 실리콘층인 것을 특징으로 하는 미세 콘택홀 형성 방법.
  7. 제1항에 있어서,
    상기 자기조립 유도층은 포토레지스트층인 것을 특징으로 하는 미세 콘택홀 형성 방법.
  8. 제7항에 있어서,
    상기 포토레지스트층을 형성하기 전에 상기 절연막 상에 하드 마스크층을 형성하는 것을 더 포함하는 것을 특징으로 하는 미세 콘택홀 형성 방법.
  9. 제8항에 있어서,
    상기 하드 마스크층은 제1 하드 마스크층과 제2 하드 마스크층의 적층막이고,
    상기 제1 하드 마스크층은 비정질 탄소층이고, 상기 제2 하드 마스크층은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드층 또는 비정질 실리콘층인 것을 특징으로 하는 미세 콘택홀 형성 방법.
  10. 기판 상에 소자분리영역을 형성하여 서로 평행한 활성영역들을 정의하고;
    상기 활성영역들 상에 절연막을 형성하고;
    상기 절연막 상에 자기조립 유도층을 형성하고;
    상기 자기조립 유도층 내에 상기 활성영역들에 정렬되고 상기 활성영역들 상 부를 가로지르는 리세스부를 형성하고;
    상기 리세스부 내에 블럭 공중합체층을 형성하여 상기 블럭 공중합체층 내에 상기 리세스부의 측벽들에서 이격되어 위치하는 다수 개의 고분자 도메인들과 상기 고분자 도메인들을 둘러싸는 고분자 매트릭스를 형성하되, 상기 다수 개의 고분자 도메인들은 상기 고분자 매트릭스에 의해 이격되어 상기 리세스부와 중첩되는 상기 활성영역들에 각각 정렬되고;
    상기 고분자 도메인들을 선택적으로 제거하고;
    상기 고분자 매트릭스를 마스크로 하여 상기 자기조립 유도층을 식각하여 상기 자기조립 유도층 내에 상기 절연막을 노출시키는 개구부들을 형성하고; 및
    상기 자기조립 유도층을 마스크로 하여 상기 개구부들 내에 노출된 절연막을 식각하여 콘택홀들을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제10항에 있어서,
    상기 절연막을 형성하기 전에 상기 활성영역들 상에 상기 활성영역들 상부를 가로지르는 서로 평행한 게이트 라인들을 형성하는 것을 더 포함하고,
    상기 리세스부는 상기 게이트 라인들 사이에 위치한 활성영역들을 가로지르는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제11항에 있어서,
    상기 게이트 라인들은 스트링 선택 라인, 접지 선택 라인, 및 상기 스트링 선택 라인과 상기 접지 선택 라인 사이의 워드 라인들이고,
    상기 리세스부는 상기 스트링 선택 라인들 사이에 위치한 활성영역들을 가로지르는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제10항에 있어서,
    상기 고분자 도메인은 반구형(sphere type), 실린더형(cylinder type) 또는 육면체형(hexahedron type)인 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제10항에 있어서,
    상기 자기조립 유도층은 하드 마스크층인 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 제14항에 있어서,
    상기 하드 마스크층은 제1 하드 마스크층과 제2 하드 마스크층의 적층막이고,
    상기 리세스부는 상기 제2 하드 마스크층 내에 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  16. 제15항에 있어서,
    상기 제1 하드 마스크층은 비정질 탄소층이고, 상기 제2 하드 마스크층은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드층 또는 비정질 실리콘층인 것을 특징으로 하는 반도체 소자 제조 방법.
  17. 제10항에 있어서,
    상기 자기조립 유도층은 포토레지스트층인 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 제17항에 있어서,
    상기 포토레지스트층을 형성하기 전에 상기 절연막 상에 하드 마스크층을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  19. 제18항에 있어서,
    상기 하드 마스크층은 제1 하드 마스크층과 제2 하드 마스크층의 적층막이고,
    상기 제1 하드 마스크층은 비정질 탄소층이고, 상기 제2 하드 마스크층은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드층 또는 비정질 실리콘층인 것을 특징으로 하는 반도체 소자 제조 방법.
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