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KR100771552B1 - 숏 채널 효과가 억제되는 모스트랜지스터 및 그 제조방법 - Google Patents

숏 채널 효과가 억제되는 모스트랜지스터 및 그 제조방법 Download PDF

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KR100771552B1
KR100771552B1 KR1020060106549A KR20060106549A KR100771552B1 KR 100771552 B1 KR100771552 B1 KR 100771552B1 KR 1020060106549 A KR1020060106549 A KR 1020060106549A KR 20060106549 A KR20060106549 A KR 20060106549A KR 100771552 B1 KR100771552 B1 KR 100771552B1
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KR
South Korea
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insulating film
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diffusion region
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노경봉
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주식회사 하이닉스반도체
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Abstract

본 발명의 숏 채널 효과가 억제되는 모스(MOS)트랜지스터는, 기판과, 기판의 상부에서 채널영역에 의해 상호 이격되는 제1 및 제2 확산영역과, 채널영역의 기판 표면 위에 배치되는 제1 게이트절연막, 및 제1 확산영역 및 채널영역 사이에 기판 표면으로부터 일정 깊이로 함몰되도록 배치되는 제2 게이트절연막을 포함하는 게이트절연막과, 그리고 제1 게이트절연막 위에 배치되는 게이트전극을 포함한다.
모스, 숏 채널 효과(short channel effect), 플래너 게이트 구조, 채널길이

Description

숏 채널 효과가 억제되는 모스트랜지스터 및 그 제조방법{MOS transistor depressing short channel effect and method of fabricating the same}
도 1은 본 발명의 일 실시예에 따른 모스트랜지스터를 나타내 보인 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 모스트랜지스터를 나타내 보인 단면도이다.
도 3은 본 발명의 또 다른 실시예에 다른 모스트랜지스터를 나타내 보인 단면도이다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 모스트랜지스터의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 모스트랜지스터의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 6a 내지 도 6f는 본 발명의 또 다른 실시예에 따른 모스트랜지스터의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 모스트랜지스터 및 그 제조방법에 관한 것으로서, 특히 숏 채널 효과가 억제되는 모스트랜지스터 및 그 제조방법에 관한 것이다.
최근 디램(DRAM; Dynamic Random Access Memory)과 같은 반도체소자의 집적도가 증가함에 따라, 반도체소자를 구성하는 트랜지스터에서의 숏 채널 효과(short channel effect)에 의해 여러 가지 문제들이 대두되고 있다. 일 예로서 문턱전압이 채널길이나 폭에 무관하다는 일반적인 규칙이, 특히 100㎚급 이하의 채널구조에서는 더 이상 적용되지 않고 있다. 따라서 현재의 플래너(planar) 구조의 트랜지스터로는 원하는 문턱전압을 얻기가 용이하지 않으며, 더욱이 앞으로 50㎚급 이하의 구조에서는 더욱 더 어렵다는 것을 쉽게 예상할 수 있다.
숏 채널 효과로 인한 여러 가지 문제들 중 또 다른 예로서, 반도체소자를 구성하는 트랜지스터의 게이트 폭 감소 추세로 인해, 접합영역 및 채널에서의 불순물농도가 점점 높아지는 문제가 있다. 이와 같이 접합영역 및 채널에서의 불순물농도가 높아짐에 따라 소스영역과 드레인영역 사이의 전계의 세기도 점점 커지고 있다. 이와 같이 증가된 전계의 세기에 의해, 소스영역과 드레인영역 사이에서 전자가 가속되어 드레인영역 근처의 게이트절연막을 어택(attack)하는 핫 캐리어(hot carrier)가 다수 발생하게 되며, 이와 같은 핫 캐리어는 소자의 전기적인 특성들을 열화시키는 것으로 알려져 있다. 특히 디램(DRAM)과 같은 반도체메모리소자의 경우, 소스영역과 드레인영역 사이의 전계의 세기가 증가함에 따라 누설전류가 발생하고, 이는 디램의 중요한 특성들 중의 하나인 리프레시(refresh) 특성에 나쁜 영향을 끼치고 있는 것으로 알려져 있다.
이와 같은 추세에 따라, 최근에는 플래너 구조가 아닌 입체 구조를 갖는 트랜지스터들이 다양하게 제안되고 있다. 일 예로서 리세스채널을 갖는 트랜지스터 구조가 있으며, 다른 예로서 스텝(step)형 프로파일을 갖는 트랜지스터 구조가 있다. 리세스채널을 갖는 트랜지스터 구조는, 반도체기판에 리세스를 형성하고, 이 리세스 내에 게이트를 리세스가 채워지도록 형성하여 채널이 리세스를 따라 형성되도록 함으로써 유효채널길이가 증가되도록 하는 구조이다. 스텝(step)형 프로파일을 갖는 트랜지스터 구조는, 활성영역의 표면을 계단형 프로파일로 형성하고, 게이트스택을 계단형 프로파일에 중첩되도록 형성함으로써, 트랜지스터의 면적을 유지하면서도 유효채널길이가 증가되도록 하는 구조이다.
상기 리세스채널을 갖는 트랜지스터 구조나 스텝형 프로파일을 갖는 트랜지스터 구조와 같이, 입체 구조를 갖는 트랜지스터의 경우 숏 채널 효과가 현저하게 억제되는 효과를 제공하는 것은 사실이지만, 그 구조가 플래너 게이트를 갖는 트랜지스터 구조에 비하여 복잡하며, 이에 따라 그 제조방법도 또한 복잡하다.
본 발명이 이루고자 하는 기술적 과제는, 플래너 게이트 구조를 유지하면서 숏 채널 효과가 억제되도록 하는 모스트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같이 숏 채널 효과가 억제되는 모스트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 모스트랜지스터는, 기판; 상기 기판의 상부에서 채널영역에 의해 상호 이격되는 제1 및 제2 확산영역; 상기 채널영역의 기판 표면 위에 배치되는 제1 게이트절연막, 및 상기 제1 확산영역 및 채널영역 사이에 상기 기판 표면으로부터 일정 깊이로 함몰되도록 배치되는 제2 게이트절연막을 포함하는 게이트절연막; 및 상기 제1 게이트절연막 위에 배치되는 게이트전극을 포함한다.
상기 제1 게이트절연막 및 제2 게이트절연막은 실리콘산화막을 포함할 수 있다.
상기 제2 게이트절연막이 함몰되는 깊이는 30㎚ 내지 100㎚일 수 있다.
상기 제1 확산영역은 소스영역이고, 상기 제2 확산영역은 드레인영역일 수 있다.
상기 제1 확산영역은 드레인영역이고, 상기 제2 확산영역은 소스영역일 수도 있다.
본 발명의 다른 실시예에 따른 모스트랜지스터는, 기판; 상기 기판의 상부에서 채널영역에 의해 상호 이격되는 제1 및 제2 확산영역; 상기 채널영역의 기판 표면 위에 배치되는 제1 게이트절연막, 상기 제1 확산영역 및 채널영역 사이에 상기 기판 표면으로부터 일정 깊이로 함몰되도록 배치되는 제2 게이트절연막, 및 상기 제2 확산영역 및 채널영역 사이에 상기 기판 표면으로부터 일정 깊이로 함몰되도록 배치되는 제3 게이트절연막을 포함하는 게이트절연막; 및 상기 제1 게이트절연막 위에 배치되는 게이트전극을 포함한다.
상기 제1 게이트절연막, 제2 게이트절연막 및 제3 게이트절연막은 실리콘산화막을 포함할 수 있다.
상기 제2 게이트절연막이 함몰되는 깊이는 30㎚ 내지 100㎚일 수 있다.
상기 제3 게이트절연막이 함몰되는 깊이는 30㎚ 내지 100㎚일 수 있다.
상기 제2 게이트절연막이 함몰되는 깊이와 상기 제3 게이트절연막이 함몰되는 깊이는 서로 다를 수도 있다.
상기 제1 확산영역은 소스영역이고, 상기 제2 확산영역은 드레인영역일 수 있다.
상기 제1 확산영역은 드레인영역이고, 상기 제2 확산영역은 소스영역일 수도 있다.
본 발명의 일 실시예에 따른 모스트랜지스터의 제조방법은, 채널영역을 갖는 기판 위에 상기 채널영역과 인접한 기판 표면을 노출시키는 마스크막패턴을 이용하여 상기 기판에 일정 깊이의 홈을 형성하는 단계; 상기 기판 위에 절연막을 형성하고, 상기 채널영역 위의 제1 게이트절연막 및 상기 홈을 채우는 제2 게이트절연막을 형성하는 단계; 상기 제1 게이트절연막 위에 게이트전극을 형성하는 단계; 및 상기 기판 상부 표면에 상기 채널영역에 의해 이격되도록 제1 확산영역 및 제2 확산영역을 형성하는 단계를 포함한다.
상기 홈의 깊이는 30㎚ 내지 100㎚가 되도록 할 수 있다.
상기 홈을 형성하는 단계는, 습식식각방법 또는 플라즈마를 이용한 건식식각방법을 사용하여 수행할 수 있다.
상기 절연막은 실리콘산화막으로 형성할 수 있다.
상기 실리콘산화막으로 상기 제1 게이트절연막 및 제2 게이트절연막을 형성 하는 단계는 습식산화방법 또는 건식산화방법을 사용하여 수행할 수 있다.
상기 제2 게이트절연막에 인접한 영역에 채널 이온주입을 수행하는 단계를 더 포함할 수도 있다.
본 발명의 다른 실시예에 따른 모스트랜지스터의 제조방법은, 채널영역을 갖는 기판에 상호 이격되는 제1 홈 및 제2 홈을 형성하는 단계; 상기 기판 위에 절연막을 형성하여, 상기 채널영역 위의 제1 게이트절연막, 상기 제1 홈을 채우는 제2 게이트절연막 및 상기 제2 홈을 채우는 제3 게이트절연막을 형성하는 단계; 상기 제1 게이트절연막 위에 게이트전극을 형성하는 단계; 및 상기 기판 상부 표면에 상기 채널영역에 의해 이격되도록 제1 확산영역 및 제2 확산영역을 형성하는 단계를 포함한다.
상기 제1 홈 및 제2 홈의 깊이는 동일하도록 할 수 있다.
상기 제1 홈 및 제2 홈의 깊이는 서로 다르도록 할 수도 있다.
상기 제2 게이트절연막 및 제3 게이트절연막에 인접한 영역에 채널 이온주입을 수행하는 단계를 더 포함할 수도 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1은 본 발명의 일 실시예에 따른 모스트랜지스터를 나타내 보인 단면도이다.
도 1을 참조하면, 실리콘기판과 같은 기판(100)의 상부에 제1 확산영역(102) 및 제2 확산영역(104)이 배치된다. 제1 확산영역(102) 및 제2 확산영역(104)은 각각 소스영역 및 드레인영역이다. 경우에 따라서 제1 확산영역(102) 및 제2 확산영역(104)은 각각 드레인영역 및 소스영역일 수도 있다. 제1 확산영역(102) 및 제2 확산영역(104) 사이의 기판(100) 표면 근처에는 채널영역(106)이 배치된다. 채널영역(106)은 일정 조건하에서 반전층(inversion layer)이 형성되는 영역이다.
게이트절연막(110)은, 채널영역(106)의 기판(100) 표면 위에 배치되는 제1 게이트절연막(112)과, 제1 확산영역(102) 및 채널영역(106) 사이에서 기판(100) 표면으로부터 일정 깊이(L1) 함몰되도록 배치되는 제2 게이트절연막(114)을 포함한다. 제2 게이트절연막(114)의 깊이(L1)는 대략 30㎚ 내지 100㎚이다. 제2 게이트절연막(114)의 깊이(L1)가 너무 얕으면 숏 채널 효과를 억제하는데 한계를 나타낼 수 있다. 제2 게이트절연막(114)의 깊이(L1)가 너무 깊으면 제1 확산영역(102)과 채널영역(106) 사이의 캐리어 이동 통로가 차단될 수 있다. 제1 게이트절연막(112) 및 제2 게이트절연막(114)은 실리콘산화막일 수 있지만, 이에 한정되는 것은 아니며 경우에 따라서는 알루미나(Al2O3)와 같은 고유전율의 유전체막일 수도 있다.
제1 게이트절연막(112) 위에는 게이트전극(120)이 배치되고, 그 위에는 게이트하드마스크막(130)이 배치된다. 게이트전극(120)은 불순물이 도핑된 폴리실리콘막이다. 경우에 따라서는 불순물이 도핑된 폴리실리콘막과, 예컨대 텅스텐실리사이드막과 같은 금속실리사이드막이 순차적으로 배치되는 구조일 수도 있다. 또는 응 용분야에 따라서 텅스텐(W)막과 같은 금속막일 수도 있다. 게이트하드마스크막(130)은 질화막이다.
게이트전극(120)에 문턱전압 이상의 바이어스가 인가되면, 채널영역(106)에는 반전층이 만들어지며, 이에 따라 제1 확산영역(102)으로부터 반전층을 통해 제2 확산영역(104)으로 캐리어가 이동한다. 이때 제1 확산영역(102)과, 반전층이 만들어지는 채널영역(106) 사이에 제2 게이트절연막(114)이 일정 깊이(L1)로 배치되므로, 제1 확산영역(102)로부터 반전층으로 기판(100) 표면을 따라 흐르는 캐리어 이동 경로는 차단된다. 대신에 제1 확산영역(102)으로부터의 캐리어는 제2 게이트절연막(114) 주위를 따라 반전층으로 이동한다. 이에 따라 캐리어의 이동 경로는, 캐리어가 기판(100) 표면을 따라 이동하는 경우보다 연장되고, 이는 유효 채널 길이를 증가시켜 숏 채널 효과가 억제되도록 한다.
도 2는 본 발명의 다른 실시예에 따른 모스트랜지스터를 나타내 보인 단면도이다.
도 2를 참조하면, 실리콘기판과 같은 기판(200)의 상부에 제1 확산영역(202) 및 제2 확산영역(204)이 배치된다. 제1 확산영역(202) 및 제2 확산영역(204)은 각각 소스영역 및 드레인영역이다. 경우에 따라서 제1 확산영역(202) 및 제2 확산영역(204)은 각각 드레인영역 및 소스영역일 수도 있다. 제1 확산영역(202) 및 제2 확산영역(204) 사이의 기판(200) 표면 근처에는 채널영역(206)이 배치된다. 채널영역(206)은 일정 조건하에서 반전층이 형성되는 영역이다.
게이트절연막(210)은, 채널영역(206)의 기판(200) 표면 위에 배치되는 제1 게이트절연막(212)과, 제1 확산영역(202) 및 채널영역(206) 사이에서 기판(200) 표면으로부터 일정 깊이(L2) 함몰되도록 배치되는 제2 게이트절연막(214)과, 그리고 채널영역(206)과 제2 확산영역(204) 사이에서 기판(200) 표면으로부터 일정 깊이(L2) 함몰되도록 배치되는 제3 게이트절연막(216)을 포함한다. 제2 게이트절연막(214) 및 제3 게이트절연막(216)의 깊이(L2)는 모두 대략 30㎚ 내지 100㎚이다. 제1 게이트절연막(212), 제2 게이트절연막(214) 및 제3 게이트절연막(216)은 실리콘산화막일 수 있지만, 이에 한정되는 것은 아니며 경우에 따라서는 알루미나(Al2O3)와 같은 고유전율의 유전체막일 수도 있다.
제1 게이트절연막(212) 위에는 게이트전극(220)이 배치되고, 그 위에는 게이트하드마스크막(230)이 배치된다. 게이트전극(220)은 불순물이 도핑된 폴리실리콘막이다. 경우에 따라서는 불순물이 도핑된 폴리실리콘막과, 예컨대 텅스텐실리사이드막과 같은 금속실리사이드막이 순차적으로 배치되는 구조일 수도 있다. 또는 응용분야에 따라서 텅스텐(W)막과 같은 금속막일 수도 있다. 게이트하드마스크막(230)은 질화막이다.
게이트전극(220)에 문턱전압 이상의 바이어스가 인가되면, 채널영역(206)에는 반전층이 만들어지며, 이에 따라 제1 확산영역(202)으로부터 반전층을 통해 제2 확산영역(204)으로 캐리어가 이동한다. 이때 제1 확산영역(202)과, 반전층이 만들어지는 채널영역(206) 사이에 제2 게이트절연막(214)이 일정 깊이(L2)로 배치되고, 또한 채널영역(206)과 제2 확산영역(204) 사이에는 제3 게이트절연막(216)이 일정 깊이(L2)로 배치되므로, 제1 확산영역(202)로부터 반전층으로 기판(200) 표면을 따라 흐르는 캐리어 이동 경로와, 반전층으로부터 제2 확산영역(204)으로 기판(200) 표면을 따라 흐르는 캐리어 이동 경로는 차단된다. 대신에 제1 확산영역(202)으로부터의 캐리어는 제2 게이트절연막(214) 주위를 따라 반전층으로 이동하며, 또한 반전층으로부터의 캐리어는 제3 게이트절연막(216) 주위를 따라 제2 확산영역(204)로 이동한다. 이에 따라 캐리어의 이동 경로는, 채널영역(206)의 양쪽 끝에서 캐리어가 기판(200) 표면을 따라 이동하지 못하고 각각 제2 게이트절연막(214) 및 제3 게이트절연막(216) 주위를 따라 이동하도록 함으로써, 도 2를 참조하여 설명한 실시예의 경우보다 더 길어지며, 결과적으로 유효 채널 길이를 보다 더 증가시킬 수 있다.
도 3은 본 발명의 또 다른 실시예에 다른 모스트랜지스터를 나타내 보인 단면도이다.
도 3을 참조하면, 실리콘기판과 같은 기판(300)의 상부에 제1 확산영역(302) 및 제2 확산영역(304)이 배치된다. 제1 확산영역(302) 및 제2 확산영역(304)은 각각 소스영역 및 드레인영역이다. 경우에 따라서 제1 확산영역(302) 및 제2 확산영역(304)은 각각 드레인영역 및 소스영역일 수도 있다. 제1 확산영역(302) 및 제2 확산영역(304) 사이의 기판(300) 표면 근처에는 채널영역(306)이 배치된다. 채널영역(306)은 일정 조건하에서 반전층이 형성되는 영역이다.
게이트절연막(310)은, 채널영역(306)의 기판(300) 표면 위에 배치되는 제1 게이트절연막(312)과, 제1 확산영역(302) 및 채널영역(306) 사이에서 기판(300) 표 면으로부터 일정 깊이(L3) 함몰되도록 배치되는 제2 게이트절연막(314)과, 그리고 채널영역(306)과 제2 확산영역(304) 사이에서 기판(300) 표면으로부터 일정 깊이(L4) 함몰되도록 배치되는 제3 게이트절연막(316)을 포함한다. 제2 게이트절연막(314)의 깊이(L3)는 대략 30㎚ 내지 100㎚이고, 마찬가지로 제3 게이트절연막(316)의 깊이(L4)도 대략 30㎚ 내지 100㎚이다. 그러나 제2 게이트절연막(314)의 깊이(L3)와 제3 게이트절연막(316)의 깊이(L4)는 같지 않고 서로 다르다는 점에서 도 3을 참조하여 설명한 실시예와 상이하다. 즉 제2 게이트절연막(314)의 깊이(L3)는 상대적으로 더 얕으며, 제3 게이트절연막(316)의 깊이(L4)는 상대적으로 더 깊다. 따라서 제3 게이트절연막(316)의 상대적으로 더 깊은 깊이만큼 유효 채널 길이가 증대되어 숏 채널 효과가 더욱 더 억제된다.
제1 게이트절연막(312) 위에는 게이트전극(320)이 배치되고, 그 위에는 게이트하드마스크막(330)이 배치된다. 게이트전극(320)은 불순물이 도핑된 폴리실리콘막이다. 경우에 따라서는 불순물이 도핑된 폴리실리콘막과, 예컨대 텅스텐실리사이드막과 같은 금속실리사이드막이 순차적으로 배치되는 구조일 수도 있다. 또는 응용분야에 따라서 텅스텐(W)막과 같은 금속막일 수도 있다. 게이트하드마스크막(330)은 질화막이다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 모스트랜지스터의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 4a를 참조하면, 채널영역(106)을 갖는 기판(100) 위에 마스크막패턴(140)을 형성한다. 비록 도면에 나타내지는 않았지만, 기판(100) 내에 웰(well), 필드 스탑(field stop), 펀치스루 스타퍼(punchthrough stopper) 형성을 위한 임플란트(implant)가 수행될 수 있다. 상기 마스크막패턴(140)은 포토레지스트막으로 형성할 수 있지만, 이에 한정되지는 않는다. 마스크막패턴(140)은 기판(100) 표면 일부를 노출시키는 개구부(142)를 갖는다. 이 개구부(142)에 의해 채널영역(106)에 인접한 기판(100) 표면이 노출된다.
도 4b를 참조하면, 마스크막패턴(도 4a의 140)을 식각마스크로 한 식각으로 기판(100)의 노출부분을 일정 깊이 식각하여 홈(116)을 형성한다. 홈(116) 형성을 위한 식각은 습식식각방법을 사용하여 수행한다. 다른 실시예에서는, 플라즈마를 이용한 건식식각방법을 사용하여 수행할 수도 있다. 홈(116)의 깊이는 대략 30㎚ 내지 100㎚가 되도록 한다. 홈(116)을 형성한 후에는 마스크막패턴(140)을 제거한다. 비록 도면에 나타내지는 않았지만, 홈(116)을 형성한 후 채널영역(106)에 문턱전압 조절을 위한 임플란트를 수행할 수 있으며, 또한 홈(116) 둘레에도 문턱전압 조절을 위한 임플란트를 수행할 수 있다.
도 4c를 참조하면, 기판(100) 표면 위에 절연막(119)을 형성한다. 이 절연막(119)은 게이트절연막으로 사용하기 위한 것으로서, 실리콘산화막(SiO2)막으로 형성하지만, 알루미나(Al2O3)와 같은 고유전율의 유전체막으로 형성할 수도 있다. 실리콘산화막(SiO2)막으로 절연막(119)을 형성하는 경우, 스텝 커버리지(step coverage)를 최대한 확보하는 조건으로 습식산화방법을 사용하거나, 또는 건식산화방법을 사용한다. 다른 물질로 절연막(119)을 형성하는 경우에도, 절연막(119)은 기판(100) 표면 위를 덮을 뿐만 아니라 홈(116) 내부를 채우도록 형성한다.
도 4d를 참조하면, 절연막(119) 위에 게이트전극용 도전막(122) 및 게이트하드마스크막용 절연막(132)을 순차적으로 형성한다. 게이트전극용 도전막(122)은 불순물이 도핑된 폴리실리콘막으로 형성한다. 또는 불순물이 도핑된 폴리실리콘막과 금속실리사이드막이 순차적으로 적층되는 구조로 형성할 수도 있다. 경우에 따라서는 금속막으로 형성할 수도 있다. 게이트하드마스크막용 절연막(132)은 질화막으로 형성한다.
도 4e를 참조하면, 게이트하드마스크막용 절연막(도 4d의 132), 게이트전극용 도전막(도 4d의 122) 및 절연막(도 4d의 119)을 패터닝하여 채널영역(106)에 중첩되는 플래너 게이트스택을 형성한다. 그러면 채널영역(106) 위에 배치되는 제1 게이트절연막(112)과, 채널영역(106)에 인접하여 기판(100) 내에 함몰되는 제2 게이트절연막(114)과, 제1 게이트절연막(112) 위에서 순차적으로 배치되는 게이트전극(120) 및 게이트하드마스크막(130)이 만들어진다. 이후 게이트스택 측벽에 게이트스페이서막(미도시) 형성한 후에, 임플란트 및 확산을 수행하여, 도 1에 나타낸 바와 같이, 기판(100)의 상부 일정 영역에 소스영역 및 드레인영역과 같은 제1 확산영역(도 1의 102) 및 제2 확산영역(도 1의 104)을 형성한다.
도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 모스트랜지스터의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5a를 참조하면, 채널영역(206)을 갖는 기판(200) 위에 마스크막패턴(240)을 형성한다. 비록 도면에 나타내지는 않았지만, 기판(200) 내에 웰(well), 필드 스탑(field stop), 펀치스루 스타퍼(punchthrough stopper) 형성을 위한 임플란트(implant)가 수행될 수 있다. 상기 마스크막패턴(240)은 포토레지스트막으로 형성할 수 있지만, 이에 한정되지는 않는다. 마스크막패턴(240)은 기판(200) 표면 일부를 노출시키는 제1 개구부(242) 및 제2 개구부(244)를 갖는다. 이 제1 개구부(242) 및 제2 개구부(244)에 의해 채널영역(206)에 인접한 기판(200) 표면이 노출된다.
도 5b를 참조하면, 마스크막패턴(도 5a의 20)을 식각마스크로 한 식각으로 기판(200)의 노출부분을 일정 깊이 식각하여 채널영역(206)의 양쪽 단부에 각각 제1 홈(217) 및 제2 홈(218)을 형성한다. 제1 홈(217) 및 제2 홈(218) 형성을 위한 식각은 습식식각방법을 사용하여 수행한다. 다른 실시예에서는, 플라즈마를 이용한 건식식각방법을 사용하여 수행할 수도 있다. 제1 홈(217) 및 제2 홈(218)의 깊이는 대략 30㎚ 내지 100㎚가 되도록 한다. 제1 홈(217) 및 제2 홈(218)을 형성한 후에는 마스크막패턴(240)을 제거한다. 비록 도면에 나타내지는 않았지만, 제1 홈(217) 및 제2 홈(218)을 형성한 후 채널영역(206)에 문턱전압 조절을 위한 임플란트를 수행할 수 있으며, 또한 제1 홈(217) 및 제2 홈(218) 둘레에도 문턱전압 조절을 위한 임플란트를 수행할 수 있다.
도 5c를 참조하면, 기판(200) 표면 위에 절연막(219)을 형성한다. 이 절연막(219)은 게이트절연막으로 사용하기 위한 것으로서, 실리콘산화막(SiO2)막으로 형성하지만, 알루미나(Al2O3)와 같은 고유전율의 유전체막으로 형성할 수도 있다. 실 리콘산화막(SiO2)막으로 절연막(219)을 형성하는 경우, 제1 홈(217) 및 제2 홈(218) 내부가 채워지도록 스텝 커버리지(step coverage)를 최대한 확보하는 조건으로 습식산화방법을 사용하거나, 또는 건식산화방법을 사용한다. 다른 물질로 절연막(219)을 형성하는 경우에도, 절연막(219)은 기판(200)의 채널영역(206) 위를 덮을 뿐만 아니라 제1 홈(217) 및 제2 홈(218) 내부를 채우도록 형성한다.
도 5d를 참조하면, 절연막(219) 위에 게이트전극용 도전막(222) 및 게이트하드마스크막용 절연막(232)을 순차적으로 형성한다. 게이트전극용 도전막(222)은 불순물이 도핑된 폴리실리콘막으로 형성한다. 또는 불순물이 도핑된 폴리실리콘막과 금속실리사이드막이 순차적으로 적층되는 구조로 형성할 수도 있다. 경우에 따라서는 금속막으로 형성할 수도 있다. 게이트하드마스크막용 절연막(232)은 질화막으로 형성한다.
도 5e를 참조하면, 게이트하드마스크막용 절연막(도 5d의 232), 게이트전극용 도전막(도 5d의 222) 및 절연막(도 5d의 219)을 패터닝하여 채널영역(206)에 중첩되는 플래너 게이트스택을 형성한다. 그러면 채널영역(206) 위에 배치되는 제1 게이트절연막(212)과, 채널영역(206)에 인접하여 기판(200) 내에 함몰되는 제2 게이트절연막(214) 및 제3 게이트절연막(216)과, 제1 게이트절연막(212) 위에서 순차적으로 배치되는 게이트전극(220) 및 게이트하드마스크막(230)이 만들어진다. 이후 게이트스택 측벽에 게이트스페이서막(미도시) 형성한 후에, 임플란트 및 확산을 수행하여, 도 2에 나타낸 바와 같이, 기판(200)의 상부 일정 영역에 소스영역 및 드 레인영역과 같은 제1 확산영역(도 2의 202) 및 제2 확산영역(도 2의 204)을 형성한다.
도 6a 내지 도 6f는 본 발명의 또 다른 실시예에 따른 모스트랜지스터의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 6a를 참조하면, 채널영역(306)을 갖는 기판(300) 위에 제1 마스크막패턴(340)을 형성한다. 비록 도면에 나타내지는 않았지만, 기판(300) 내에 웰(well), 필드 스탑(field stop), 펀치스루 스타퍼(punchthrough stopper) 형성을 위한 임플란트(implant)가 수행될 수 있다. 상기 제1 마스크막패턴(340)은 포토레지스트막으로 형성할 수 있지만, 이에 한정되지는 않는다. 제1 마스크막패턴(340)은 기판(300) 표면 일부를 노출시키는 개구부(342)를 갖는다. 이 개구부(342)에 의해 채널영역(306)의 한쪽에 인접한 기판(300) 표면이 노출된다.
도 6b를 참조하면, 제1 마스크막패턴(도 6a의 340)을 식각마스크로 한 식각으로 기판(300)의 노출부분을 일정 깊이 식각하여 제1 홈(317)을 형성한다. 제1 홈(317) 형성을 위한 식각은 습식식각방법을 사용하여 수행한다. 다른 실시예에서는, 플라즈마를 이용한 건식식각방법을 사용하여 수행할 수도 있다. 제1 홈(317)의 깊이는 대략 30㎚ 내지 100㎚가 되도록 한다. 제1 홈(317)을 형성한 후에는 제1 마스크막패턴(340)을 제거한다. 다음에 제1 홈(317)이 만들어진 기판(100) 표면 위에 제2 마스크막패턴(350)을 형성한다. 상기 제2 마스크막패턴(350)도 포토레지스트막으로 형성할 수 있지만, 이에 한정되지는 않는다. 제2 마스크막패턴(350)은 기판(300) 표면 일부를 노출시키는 개구부(352)를 갖는다. 이 개구부(352)에 의해 채 널영역(306)의 다른 한쪽에 인접한 기판(300) 표면이 노출된다.
도 6c를 참조하면, 제2 마스크막패턴(도 6b의 350)을 식각마스크로 한 식각으로 기판(300)의 노출부분을 일정 깊이 식각하여 제2 홈(318)을 형성한다. 제2 홈(318) 형성을 위한 식각도 습식식각방법을 사용하여 수행한다. 다른 실시예에서는, 플라즈마를 이용한 건식식각방법을 사용하여 수행할 수도 있다. 제2 홈(318)의 깊이는 대략 30㎚ 내지 100㎚가 되도록 하지만, 제1 홈(317)의 깊이(L3)에 비해 제2 홈(318)의 깊이(L4)가 상대적으로 더 깊도록 한다. 제2 홈(318)을 형성한 후에는 제2 마스크막패턴(350)을 제거한다. 비록 도면에 나타내지는 않았지만, 제1 홈(317) 및 제2 홈(318)을 형성한 후 채널영역(306)에 문턱전압 조절을 위한 임플란트를 수행할 수 있으며, 또한 제1 홈(317) 및 제2 홈(318) 둘레에도 문턱전압 조절을 위한 임플란트를 수행할 수 있다.
도 6d를 참조하면, 기판(300) 표면 위에 절연막(319)을 형성한다. 이 절연막(319)은 게이트절연막으로 사용하기 위한 것으로서, 실리콘산화막(SiO2)막으로 형성하지만, 알루미나(Al2O3)와 같은 고유전율의 유전체막으로 형성할 수도 있다. 실리콘산화막(SiO2)막으로 절연막(319)을 형성하는 경우, 제1 홈(317) 및 제2 홈(318) 내부가 채워지도록 스텝 커버리지(step coverage)를 최대한 확보하는 조건으로 습식산화방법을 사용하거나, 또는 건식산화방법을 사용한다. 다른 물질로 절연막(319)을 형성하는 경우에도, 절연막(319)은 기판(300)의 채널영역(306) 위를 덮을 뿐만 아니라 제1 홈(317) 및 제2 홈(318) 내부를 채우도록 형성한다.
도 6e를 참조하면, 절연막(319) 위에 게이트전극용 도전막(322) 및 게이트하드마스크막용 절연막(332)을 순차적으로 형성한다. 게이트전극용 도전막(322)은 불순물이 도핑된 폴리실리콘막으로 형성한다. 또는 불순물이 도핑된 폴리실리콘막과 금속실리사이드막이 순차적으로 적층되는 구조로 형성할 수도 있다. 경우에 따라서는 금속막으로 형성할 수도 있다. 게이트하드마스크막용 절연막(332)은 질화막으로 형성한다.
도 6f를 참조하면, 게이트하드마스크막용 절연막(도 6e의 332), 게이트전극용 도전막(도 6e의 322) 및 절연막(도 6e의 319)을 패터닝하여 채널영역(306)에 중첩되는 플래너 게이트스택을 형성한다. 그러면 채널영역(306) 위에 배치되는 제1 게이트절연막(312)과, 채널영역(306)에 인접하여 기판(300) 내에 함몰되는 제2 게이트절연막(314) 및 제3 게이트절연막(316)과, 제1 게이트절연막(312) 위에서 순차적으로 배치되는 게이트전극(320) 및 게이트하드마스크막(330)이 만들어진다. 이후 게이트스택 측벽에 게이트스페이서막(미도시) 형성한 후에, 임플란트 및 확산을 수행하여, 도 3에 나타낸 바와 같이, 기판(300)의 상부 일정 영역에 소스영역 및 드레인영역과 같은 제1 확산영역(도 3의 302) 및 제2 확산영역(도 3의 304)을 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 모스트랜지스터 및 그 제조방법에 의하면, 채널영역과 인접한 활성영역의 경계에 기판표면으로부터 수직방향으로 함몰된 게이트절연막을 배치시켜 캐리어(carrier)의 이동경로를 연장시킴으로써, 플래너 구조의 게이트스택을 채용하더라도 숏 채널 효과를 억제할 있으며, 또한 펀치스루 마진도 증대된다는 이점이 제공된다. 이 외에도, 본 발명에 따른 모스트랜지스터를 디램과 같은 메모리소자에 채용되는 경우 함몰된 게이트절연막 근처에 채널 이온주입을 수행하여 문턱전압을 조절할 수 있으며 리프래시 특성도 개선되도록 하는 이점도 또한 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (22)

  1. 기판;
    상기 기판의 상부에서 채널영역에 의해 상호 이격되는 제1 및 제2 확산영역;
    상기 채널영역의 기판 표면 위에 배치되는 제1 게이트절연막, 및 상기 제1 확산영역 및 채널영역 사이에 상기 기판 표면으로부터 일정 깊이로 함몰되도록 배치되는 제2 게이트절연막을 포함하는 게이트절연막; 및
    상기 제1 게이트절연막 위에 배치되는 게이트전극을 포함하는 모스트랜지스터.
  2. 제1항에 있어서,
    상기 제1 게이트절연막 및 제2 게이트절연막은 실리콘산화막을 포함하는 모스트랜지스터.
  3. 제1항에 있어서,
    상기 제2 게이트절연막이 함몰되는 깊이는 30㎚ 내지 100㎚인 모스트랜지스터.
  4. 제1항에 있어서,
    상기 제1 확산영역은 소스영역이고, 상기 제2 확산영역은 드레인영역인 모스 트랜지스터.
  5. 제1항에 있어서,
    상기 제1 확산영역은 드레인영역이고, 상기 제2 확산영역은 소스영역인 모스트랜지스터.
  6. 기판;
    상기 기판의 상부에서 채널영역에 의해 상호 이격되는 제1 및 제2 확산영역;
    상기 채널영역의 기판 표면 위에 배치되는 제1 게이트절연막, 상기 제1 확산영역 및 채널영역 사이에 상기 기판 표면으로부터 일정 깊이로 함몰되도록 배치되는 제2 게이트절연막, 및 상기 제2 확산영역 및 채널영역 사이에 상기 기판 표면으로부터 일정 깊이로 함몰되도록 배치되는 제3 게이트절연막을 포함하는 게이트절연막; 및
    상기 제1 게이트절연막 위에 배치되는 게이트전극을 포함하는 모스트랜지스터.
  7. 제6항에 있어서,
    상기 제1 게이트절연막, 제2 게이트절연막 및 제3 게이트절연막은 실리콘산화막을 포함하는 모스트랜지스터.
  8. 제6항에 있어서,
    상기 제2 게이트절연막이 함몰되는 깊이는 30㎚ 내지 100㎚인 모스트랜지스터.
  9. 제6항에 있어서,
    상기 제3 게이트절연막이 함몰되는 깊이는 30㎚ 내지 100㎚인 모스트랜지스터.
  10. 제6항에 있어서,
    상기 제2 게이트절연막이 함몰되는 깊이와 상기 제3 게이트절연막이 함몰되는 깊이는 서로 다른 모스트랜지스터.
  11. 제6항에 있어서,
    상기 제1 확산영역은 소스영역이고, 상기 제2 확산영역은 드레인영역인 모스트랜지스터.
  12. 제6항에 있어서,
    상기 제1 확산영역은 드레인영역이고, 상기 제2 확산영역은 소스영역인 모스트랜지스터.
  13. 채널영역을 갖는 기판 위에 상기 채널영역과 인접한 기판 표면을 노출시키는 마스크막패턴을 이용하여 상기 기판에 일정 깊이의 홈을 형성하는 단계;
    상기 기판 위에 절연막을 형성하고, 상기 채널영역 위의 제1 게이트절연막 및 상기 홈을 채우는 제2 게이트절연막을 형성하는 단계;
    상기 제1 게이트절연막 위에 게이트전극을 형성하는 단계; 및
    상기 기판 상부 표면에 상기 채널영역에 의해 이격되도록 제1 확산영역 및 제2 확산영역을 형성하는 단계를 포함하는 모스트랜지스터의 제조방법.
  14. 제13항에 있어서,
    상기 홈의 깊이는 30㎚ 내지 100㎚가 되도록 하는 모스트랜지스터의 제조방법.
  15. 제13항에 있어서,
    상기 홈을 형성하는 단계는, 습식식각방법 또는 플라즈마를 이용한 건식식각방법을 사용하여 수행하는 모스트랜지스터의 제조방법.
  16. 제13항에 있어서,
    상기 절연막은 실리콘산화막으로 형성하는 모스트랜지스터의 제조방법.
  17. 제16항에 있어서,
    상기 실리콘산화막으로 상기 제1 게이트절연막 및 제2 게이트절연막을 형성하는 단계는 습식산화방법 또는 건식산화방법을 사용하여 수행하는 모스트랜지스터의 제조방법.
  18. 제13항에 있어서,
    상기 제2 게이트절연막에 인접한 영역에 채널 이온주입을 수행하는 단계를 더 포함하는 모스트랜지스터의 제조방법.
  19. 채널영역을 갖는 기판에 상호 이격되는 제1 홈 및 제2 홈을 형성하는 단계;
    상기 기판 위에 절연막을 형성하여, 상기 채널영역 위의 제1 게이트절연막, 상기 제1 홈을 채우는 제2 게이트절연막 및 상기 제2 홈을 채우는 제3 게이트절연막을 형성하는 단계;
    상기 제1 게이트절연막 위에 게이트전극을 형성하는 단계; 및
    상기 기판 상부 표면에 상기 채널영역에 의해 이격되도록 제1 확산영역 및 제2 확산영역을 형성하는 단계를 포함하는 모스트랜지스터의 제조방법.
  20. 제19항에 있어서,
    상기 제1 홈 및 제2 홈의 깊이는 동일하도록 하는 모스트랜지스터의 제조방법.
  21. 제19항에 있어서,
    상기 제1 홈 및 제2 홈의 깊이는 서로 다르도록 하는 모스트랜지스터의 제조방법.
  22. 제19항에 있어서,
    상기 제2 게이트절연막 및 제3 게이트절연막에 인접한 영역에 채널 이온주입을 수행하는 단계를 더 포함하는 모스트랜지스터의 제조방법.
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