KR100766675B1 - 암신호 감소를 위한 이미지센서 제조 방법 - Google Patents

Abstract

본 발명은 이미지센서에 관한 것으로, 특히 STI 형성에 따른 STI 계면에서의 실리콘 격자 결함으로 부터의 암신호의 유입을 억제하기에 적합한 이미지센서 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1도전형의 반도체층을 선택적으로 식각하여 필드절연막 형성을 위한 트렌치를 형성하는 단계; 상기 트렌치를 매립되며 제1도전형의 불순물이 함유하는 필드절연막을 형성하는 단계; 열처리를 통해 상기 필드절연막의 상기 불순물을 상기 트렌치의 측벽 및 저면의 상기 반도체층으로 확산시켜 전하유입차단영역을 형성하는 단계; 상기 필드절연막과 떨어진 상기 반도체층 상에 게이트전극을 형성하는 단계; 및 상기 게이트전극과 상기 필드절연막 사이의 상기 반도체층에 포토다이오드를 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.

암신호, 트렌치, 이미지센서, 포토다이오드, 트렌치, STI.

Description

암신호 감소를 위한 이미지센서 제조 방법{A fabricating method of image sensor with decreased dark signal}

도 1은 통상적인 트렌치형 필드절연막을 갖는 이미지센서의 개략도,

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 이미지센서 제조 공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

20 : 반도체층 25 : 전하유입차단영역

26 : 필드절연막 27 : 게이트절연막

28 : 게이트전극용 전도막 30 : 스페이서

32 : 센싱확산영역

29 : 포토다이오드용 N형 불순물영역

31 : 포토다이오드용 P형 불순물영역

본 발명은 반도체 소자에 관한 것으로 특히, 이미지센서 제조 방법에 관한 것으로, 더욱 상세하게는 암신호(Dark signal)을 감소시키기 위한 트렌치 구조의 소자분리(Shallow Trench Isolation; 이하 STI라 함)를 이용한 이미지센서 제조 방법에 관한 것이다.

일반적으로, 이미지센서라 함은 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중 전하결합소자(CCD : Charge Coupled Device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, CMOS(Complementary MOS; 이하 CMOS) 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.

이러한 다양한 이미지센서를 제조함에 있어서, 이미지센서의 감광도(Photo sensitivity)를 증가시키기 위한 노력들이 진행되고 있는 바, 그 중 하나가 집광기술이다. 예컨대, CMOS 이미지센서는 빛을 감지하는 포토다이오드와 감지된 빛을 전기적 신호로 처리하여 데이터화하는 CMOS 로직회로부분으로 구성되어 있는 바, 광감도를 높이기 위해서는 전체 이미지센서 면적에서 포토다이오드의 면적이 차지하는 비율(이를 통상 Fill Factor"라 한다)을 크게 하려는 노력이 진행되고 있다.

도 1은 통상적인 트렌치(Trench)형 필드 절연막을 갖는 이미지센서의 개략도 를 도시한다.

도 1을 참조하면, 통상적인 이미지센서에서 고농도인 P++ 층(10) 및 P-Epi층(11)이 적층된 반도체층을 이용하는 바, 이하 P++ 층(10) 및 P-Epi층(11)을 반도체층으로 칭한다.

반도체층에 국부적으로 트렌치형 필드절연막(12)이 형성되어 있으며, 필드 절연막(12)과 떨어진 영역에 게이트절연막(13)과 게이트전극용 전도막(14) 및 스페이서(15)로 이루어진 게이트전극 예컨대, 트랜스퍼 게이트(Transfer gate)가 배치되어 있으며, 게이트전극과 필드절연막(12)에 접하면서 반도체층 내부에 소정의 깊이로 형성된 포토다이오드용 N형 불순물 영역(이하 n-영역이라 함)과 n-영역 상부의 반도체층과 접하는 계면에 얕은 포토다이오드용 P형 불순물 영역(이하 P0영역이라 함)이 배치되어 있으며, 센싱확산영역(이하 n+영역 이라 함)이 배치되어 있다.

한편, 전술한 종래의 이미지센서는 필드절연막(12)이 단순 트렌치 형으로 되어 있어 LOCOS(LOCal Oxidation of Silicon) 방법에서의 버즈비크(Bird's beak) 부분만 확장하는 포토다이오드 형태를 취하고 있으며, 고집적화를 위해 종래의 LOCOS 방법보다는 STI로 필드절연막(12)을 형성하고 있다.

그러나, STI의 경우 종래의 LOCOS 방식보다 STI 계면에서의 트렌치 식각에 의해 실리콘 격자가 많은 데미지를 받는 공정 상의 특징으로 인해, 데미지를 받은 실리콘 격자의 결함으로부터 잉여 전자가 포획(Trap)되어 이미지센서의 특성 열화의 대표적인 암신호를 발생시키게 된다.

즉, 암신호란 광전반응에 기인하지 않고 생성된 전하가 포토다이오드에 축적 되어 나타나는 것으로 암신호 전하의 원천은 여러가지가 있을 수 있으며, 그 중 반도체층의 실리콘 계면과 필드절연막(12)의 경계면에서의 디스로케이션(Dislocation) 등의 결정 불완전성에 의한 성분 등이 주원인으로 도시된 'X'와 같이 포토다이오드(PD)의 영역으로 축적된다.

한편, 0.25㎛ 이하의 소자분리 방식으로 사용하는 STI 방식은 전술한 바와 같이 LOCOS 방식에 비해 액티브(Active)/필드(Field) 계면의 길이가 크기 때문에 0.35㎛ 이상의 이미지센서에 비해 이러한 액티브/필드 계면에 의한 암신호 발생 억제는 이미지센서의 특성에 더욱더 큰 영향을 미칠 것이다.

상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, STI 형성에 따른 STI 계면에서의 실리콘 격자 결함으로 부터의 암신호의 유입을 억제하기에 적합한 이미지센서 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체층을 선택적으로 식각하여 필드절연막 형성을 위한 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 제1도전형의 불순물이 함유된 필드절연막을 형성하는 단계와, 열처리를 통해 상기 필드절연막의 상기 불순물을 상기 트렌치의 측벽 및 저면의 상기 반도체층으로 확산시켜 전하유입차단영역을 형성하는 단계와, 상기 필드절연막과 떨어진 상기 반도체층 상에 게이트전극을 형성하는 단계와, 상기 게이트전극과 상기 필드절연막 사이의 상기 반도체층에 포토다이오드를 형성하는 단계를 포함하되, 상기 포토다이오드는, 제2도전형의 제1영역과, 상기 제1영역 상에 형성된 제1도전형의 제2영역으로 이루어진 이미지센서 제조 방법을 제공한다.

본 발명은, STI에 의한 필드절연막 형성시 액티브/필드 계면의 증가에 의한 암신호 성분 증가를 억제하기 위한 방법으로 BSG(Borophospho Silicate) 등의 P 형 불순물이 함유된 절연막을 트렌치에 매립한 후 열확산을 통해 액티브/필드 계면에 P형의 불순물을 도핑함으로써, 계면에서 발생하는 암신호 성분의 포토다이오드로의 유입을 방지하기 위한 것으로 PNP 구조의 포토다이오드의 경우 전자의 유입을 방지하기 위하여 P형 불순물 확산을 실시하여 포토다이오드의 N형과 계면의 P형 불순물 도핑에 의한 액티브/필드 계면을 포토다이오드의 n-영역과 분리함으로써, 전하의 유입을 차단하는 것을 기술적 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하는 바, 도 2a 내지 도 2d는 본 발명의 일실시예에 따른 이미지센서 제조 공정을 도시한 단면도이다.

먼저 도 2a에 도시된 바와 같이, 이후 필드 절연막 영역과 활성영역을 구분하기 위하여 50Å ∼ 200Å 두께의 패드산화막(21)/500Å ∼ 2000Å 두께의 버퍼 폴리실리콘막 또는 버퍼질화막(22)을 연속적으로 도포한 후 트렌치 형성을 위한 포토레지스트 패턴(23)을 형성한다.

여기서, 통상적인 이미지센서에서 고농도인 P++ 층 및 P-Epi층이 적층된 반도체층을 이용하는 바, 도면부호 '20'은 이러한 P++ 층 및 P-Epi층이 적층된 반도체층을 나타낸다.

다음으로 도 2b에 도시된 바와 같이, 포토레지스트 패턴(23)을 식각마스크로 하여 버퍼질화막(22)과 패드산화막(21)을 식각하여 패드산화막(21)/버퍼질화막(22)이 적층된 STI 형성용 마스크를 형성한 다음, 포토레지스트 패턴(23)을 제거한 후, 패드산화막(21)/버퍼질화막(22)의 마스크를 이용하여 반도체층을 선택적으로 식각하여 트렌치(24)를 형성한다.

이 때, 트렌치(24)의 폭(w)은 설계 규칙에 따라 정의되며, 그 깊이(d)는 3000Å ∼ 10000Å가 되도록 한다.

이어서, 트렌치(24)의 저면에 모서리가 있을 경우 이에 따른 이온주입시의 프로파일의 불균일성 등을 방지하기 위해 모서리의 라운딩(Rounding)을 위한 열처리 공정을 추가로 실시한 다음,

다음으로, 도 2c에 도시된 바와 같이 트렌치(24) 내에 P형 불순물이 도핑된 절연막 예컨대, BSG를 증착하여 매립한 다음, 열처리 공정을 통해 BSG의 P형 불순물을 트렌치(24) 주변의 반도체층(20) 일부 영역까지 확장된 전하유입차단영역(26)을 형성하는 바, 이는 트렌치(24) 형성에 따라 트렌치 식각에 따른 그 프로파일을 따라 반도체층(20)의 실리콘 격자 불연속에 의해 생성된 전하가 후속 포토다이오드의 n-영역으로 유입되어 암신호를 생성하는 것을 방지하기 위한 것으로, 트렌치(24) 저면 및 측벽의 반도체층(20)으로 100Å ∼ 1000Å의 깊이로 형성되도록 열처리 온도 등을 적절히 조절한다.

이어서, 반도체층(20) 표면이 노출될 때까지 전면식각 또는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함)를 실시하여 STI 구조의 필드절연막(25)을 형성한다.

여기서, 전술한 열처리는 600℃ ∼ 1000℃의 온도 하에서 1초 ∼ 60분 동안 실시하는 것이 바람직하다.

다음으로 도 2d에 도시된 바와 같이, 단위 화소 내 4개의 NMOS 트랜지스터의 게이트전극을 형성하기 위해 폴리실리콘막과 텅스텐 실리사이드막을 연속적으로 도포하고 포토레지스트(도시하지 않음)을 도포한 후 게이트전극 형성 용 마스크를 사용하여 노광 및 현상을 실시한다. 이때, 이후 형성되는 게이트전극의 한쪽 면에서의 저전압 베리드 포토다이오드의 도핑 프로파일(Doping profile)이 전하 운송 효율(Charge Transfer Efficience)을 결정하게 되므로 게이트전극의 두께를 충분히 두껍게 하여 저전압 베리드 포토 다이오드를 형성하기 위한 고에너지 N-type 이온주입과 저에너지 P-type 이온주입을 게이트전극의 한쪽면에서 자기 정렬(Self Alignment)할 수 있도록 한다.(Thick Polycide 공정)

만일 게이트전극의 두께를 충분히 두껍게 하지 않으면 고에너지 N-type 이온주입시 도판트인 인(P31)이 게이트전극을 뚫고 들어가 고에너지 P-type 이온주입과 저에너지 P-type 이온주입을 게이트전극의 한쪽면에서 자기 정렬(self Alignment)할 수 없게 되어 전하 운송 효율(Charge Transfer Efficience)이 저하된다.

이어서, 건식식각을 통해 게이트절연막(27)과 게이트전극용 전도막(28) 및 스페이서(30)로 이루어진 게이트전극 예컨대, 트랜스퍼 게이트(Tx)를 형성한 다음, 게이트전극과 필드절연막(26) 사이에 P0영역(29)과 n-영역(31)으로 이루어진 포토다이오드(PD)를 형성한 다음, 고농도 n+영역인 센싱확산영역(FD)을 형성한다.

전술한 본 발명은, STI 구조의 필드절연막 형성시, 그 트렌치 측벽 및 하부를 따라 P형의 전하유입차단영역을 형성함으로써, 포토다이오드의 N형 불순물영역과의 계면의 P형 전하유입차단영역에 의한 접합 내부 전위를 형성시키게 되어 암신호를 발생시키는 전하의 포토다이오드로의 유입을 방지할 수 있음을 실시예를 통해 알아 보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은, 필드절연막과 반도체층의 접촉 계면에서의 격자 결함에 의한 암전류 성분의 포토다이오드로의 유입을 방지함으로써, 궁극적으로 이미지센서의 성능을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (8)

1. 제1도전형의 반도체층을 선택적으로 식각하여 필드절연막 형성을 위한 트렌치를 형성하는 단계;

   상기 트렌치가 매립되도록 제1도전형의 불순물이 함유된 필드절연막을 형성하는 단계;

   열처리를 통해 상기 필드절연막의 상기 불순물을 상기 트렌치의 측벽 및 저면의 상기 반도체층으로 확산시켜 전하유입차단영역을 형성하는 단계;

   상기 필드절연막과 떨어진 상기 반도체층 상에 게이트전극을 형성하는 단계; 및

   상기 게이트전극과 상기 필드절연막 사이의 상기 반도체층에 포토다이오드를 형성하는 단계를 포함하되,

   상기 포토다이오드는,

   제2도전형의 제1영역과, 상기 제1영역 상에 형성된 제1도전형의 제2영역으로 이루어진 이미지센서 제조 방법.
2. 제 1 항에 있어서,

   상기 전하유입차단영역을 형성하는 단계에서는 상기 트렌치의 저면 및 측벽으로 100Å ∼ 1000Å의 깊이로 형성하는 것을 특징으로 하는 이미지센서 제조 방법.
3. 제 1 항에 있어서,

   상기 필드절연막은 BSG를 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
4. 제 1 항에 있어서,

   상기 열처리하는 단계는 600℃ 내지 1000℃의 온도 하에서 1초 내지 60분 동안 실시하는 것을 특징으로 하는 이미지센서 제조 방법.
5. 제 1 항에 있어서,

   상기 트렌치를 3000Å ∼ 10000Å의 깊이로 형성하는 것을 특징으로 하는 이미지센서 제조 방법.
6. 제 1 항에 있어서,

   상기 트렌치를 형성하는 단계는,

   반도체층 상에 버퍼질화막과 패드산화막을 차례로 형성하는 단계;

   상기 패드산화막 상에 트렌치 형성용 포토레지스트 패턴을 형성하는 단계;

   상기 포토레지스트 패턴을 식각마스크로 해서 상기 패드산화막 및 상기 버퍼질화막을 식각하여 패드산화막/버퍼질화막의 트렌치 형성용 마스크를 형성하는 단계; 및

   상기 트렌치 형성용 마스크를 식각마스크로 해서 상기 반도체층을 식각하여 상기 트렌치를 형성하는 단계

   를 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
7. 제 6 항에 있어서,

   상기 패드산화막을 50Å ∼ 200Å의 두께로 형성하는 것을 특징으로 하는 이미지센서 제조 방법.
8. 제 6 항에 있어서,

   상기 버퍼질화막을 500Å ∼ 2000Å의 두께로 형성하는 것을 특징으로 하는 이미지센서 제조 방법.

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