KR100762866B1

KR100762866B1 - Dual power supply circuit of sense amplifier

Info

Publication number: KR100762866B1
Application number: KR1020010036997A
Authority: KR
Inventors: 김태경
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-27
Filing date: 2001-06-27
Publication date: 2007-10-08
Anticipated expiration: 2021-06-27
Also published as: KR20030000843A

Abstract

본 발명은 센스 앰프의 이중 전원공급회로에 관한 것으로, 특히 부트스트랩 소자를 이용하여 센스 앰프부의 전원 전압 공급을 고전압에서 정상 동작 전압으로 단계적으로 공급할 수 있는 센스 앰프의 이중 전원공급회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dual power supply circuit of a sense amplifier, and more particularly, to a dual power supply circuit of a sense amplifier capable of supplying a power supply voltage of a sense amplifier unit stepwise from a high voltage to a normal operating voltage using a bootstrap element.

이를 위한 본 발명의 센스 앰프의 이중 전원공급회로는, 반도체 메모리 장치의 센스앰프의 전원공급회로에 있어서, 어드레스 신호 및 명령(command) 신호가 변화될 때 발생되는 제1 펄스 신호를 수신하여 상기 제1 펄스 신호를 일정시간 지연시키고 늘린 제2 펄스 신호를 발생하는 전원공급 조절부와, 센스 앰프 인에이블 신호에 의해 수신된 데이타 신호를 센싱하는 센스 앰프부와, 상기 제2 펄스 신호와 상기 센스 앰프 인에이블 신호를 수신하여, 상기 센스 앰프부가 동작하기 전에 부트스트랩핑에 의해 고전압(Vpp)과 기저 전압(Vbb)을 각각 발생하고, 상기 센스 앰프부이 동작시 상기 센스 앰프부의 전원으로 공급하는 전원 공급부를 포함하는 센스 앰프의 이중 전원공급회로를 제공하는 것을 특징으로 한다.The dual power supply circuit of the sense amplifier of the present invention for receiving the first pulse signal generated when the address signal and the command signal is changed in the power supply circuit of the sense amplifier of the semiconductor memory device. A power supply control unit for delaying one pulse signal for a predetermined time and generating an extended second pulse signal, a sense amplifier unit for sensing a data signal received by a sense amplifier enable signal, the second pulse signal and the sense amplifier Receives an enable signal and generates a high voltage (Vpp) and a ground voltage (Vbb) by bootstrapping before operating the sense amplifier unit, and supplies power to supply power to the sense amplifier unit when the sense amplifier unit operates. It is characterized by providing a dual power supply circuit of the sense amplifier including a portion.

Description

Dual power supply circuit of sense amplifier {DUAL POWER SUPPLY CIRCUIT FOR SENSE AMPLIFIER}

도 1은 종래의 센스앰프를 설명하기 위한 도면.1 is a view for explaining a conventional sense amplifier.

도 2는 본 발명의 실시예에 따른 전원공급회로를 제어하는 전원공급 조절부의 회로도.2 is a circuit diagram of a power supply control unit for controlling a power supply circuit according to an embodiment of the present invention.

도 3은 본 발명에 의한 전원공급부의 회로도.3 is a circuit diagram of a power supply unit according to the present invention.

도 4는 본 발명의 실시예에 따른 센스 앰프의 이중 전원공급회로를 설명하기 위한 타이밍도.4 is a timing diagram illustrating a dual power supply circuit of a sense amplifier according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings

100 : 전원공급 조절부 101 ; 제1 입력신호 100: power supply control unit 101; First input signal

102 : 제2 입력신호 120 : 제1 부트스트랩핑부 102: second input signal 120: first bootstrapping unit

140 : 제2 부트스트랩핑부 160 : 제3 부트스트랩핑부 140: second bootstrap portion 160: third bootstrap portion

180 : 제4 부트스트랩핑부 200 : 센스 앰프 전원 공급부180: fourth bootstrap unit 200: sense amplifier power supply unit

본 발명은 센스 앰프의 이중 전원공급회로에 관한 것으로, 보다 구체적으로 는 센스 앰프의 동작시 전원 전압(Vcc)과 접지전압(Vss)쪽 전원(POWER)을 각각 고전압(Vpp)과 기저전압(Vbb)으로 공급함으로써, 센스 앰프의 센싱(sensing) 능력을 향상시킬 수 있는 센스 앰프의 이중 전원공급회로에 관한 것이다.The present invention relates to a dual power supply circuit of a sense amplifier. More specifically, the power supply voltage (Vcc) and the ground voltage (Vss) -side power supply (POWER) during operation of the sense amplifier, respectively, the high voltage (Vpp) and the base voltage (Vbb) The present invention relates to a dual power supply circuit of a sense amplifier that can improve the sensing ability of the sense amplifier by supplying

도 1은 종래의 센스앰프를 설명하기 위한 회로도이다.1 is a circuit diagram illustrating a conventional sense amplifier.

도시된 바와같이, 액티브 동작시 메모리 셀로부터 전송된 미세한 데이타 신호(sai, saib)를 감지·증폭하기 위한 제1 단의 커런트 미러형 구조를 갖는 제1 및 제2 센스 앰프부(11, 12)와, 상기 제1 및 제2 센스 앰프부(11, 12)의 출력 신호(sa1o, sa1ob)를 입력으로하여 이를 감지·증폭한 신호를 출력하는 제2 단의 커런트 미러형 구조를 갖는 제3 센스 앰프부(13)로 구성되어 있다. As shown, the first and second sense amplifier units 11 and 12 having a current mirror type structure of the first stage for sensing and amplifying minute data signals sai and saib transmitted from the memory cells during an active operation. And a third sense having a current mirror type structure of a second stage for outputting signals detected and amplified by the output signals sa1o and sa1ob of the first and second sense amplifiers 11 and 12. It consists of an amplifier part 13.

먼저, 센스앰프 인에이블 신호(pse1i)가 '하이'로 인가되면, 제1 단의 제1 및 제2 센스 앰프부(11, 12)의 커런트 소오스 역할을 하는 제5 및 제10 NMOS 트랜지스터(N5 및 N10)가 턴온되어 상기 제1 및 제2 센스 앰프(11, 12)를 동작시키게 된다. 제1 및 제2 센스 앰프부(11, 12)는 메모리 셀로부터 전송된 미세한 데이타 신호(sai, saib)를 감지한 후 이를 차동 증폭한 신호(sa1o, sa1ob)를 각각 출력한다.First, when the sense amplifier enable signal pse1i is applied as 'high', the fifth and tenth NMOS transistors N5 serving as current sources of the first and second sense amplifier units 11 and 12 of the first stage are provided. And N10 is turned on to operate the first and second sense amplifiers 11 and 12. The first and second sense amplifier units 11 and 12 detect the fine data signals sai and saib transmitted from the memory cells, and output differentially amplified signals sa1o and sa1ob.

그 후, 제2 단의 센스 앰프부(13)는 상기 제1 단의 제1 및 제2 센스 앰프(11, 12)에서 증폭된 출력 신호(sa1o, sa1ob)를 입력으로하여 2차로 증폭한 신호(sa2o)를 데이터 출력 버퍼부(15)쪽으로 출력한다. Thereafter, the sense amplifier unit 13 of the second stage is a second amplified signal using the output signals sa1o and sa1ob amplified by the first and second sense amplifiers 11 and 12 of the first stage. The sa2o is outputted to the data output buffer section 15.

결국, 도 1에 도시된 커런트 미러형 구조를 갖는 센스 앰프는, 제1 단의 제1 및 제2 센스 앰프부(11, 12)에 의해 비트 라인(sai, saib)의 스윙값을 1차 차동 증 폭한 후 제2 단의 제3 센스 앰프부(13)에 의해 2차 차동 증폭하여 최종 출력 신호(sa2o)를 상기 데이터 출력 버퍼부(15)쪽으로 출력한다.As a result, in the sense amplifier having the current mirror type structure shown in FIG. 1, the swing values of the bit lines sai and saib are first-differentiated by the first and second sense amplifier units 11 and 12 of the first stage. After the amplification, the second sensed amplifier 13 of the second stage performs second differential amplification to output the final output signal sa2o toward the data output buffer unit 15.

도면에서 도시된 프리차지 및 이퀄라이즈 회로부(14)는 제1 단의 제1 및 제2 센스 앰프부(11, 12)가 동작하지 않는 대기 상태시 센스 앰프 인에이블 신호(pse1i)가 '로우'로 전이되면 동작하여 상기 제1 및 제2 센스 앰프부(11, 12)의 출력 노드를 반전위(Vcc/2)로 프리차지 및 이퀄라이징 시키게 된다.In the precharge and equalization circuit unit 14 shown in the drawing, the sense amplifier enable signal pse1i is 'low' when the first and second sense amplifier units 11 and 12 of the first stage are not operated. When the signal is transitioned to, the output nodes of the first and second sense amplifiers 11 and 12 are precharged and equalized to the inverted phase Vcc / 2.

그러나, 종래의 센스앰프는 비트 라인쌍이 전원전압 근처에서 작은 전압차를 가지고 스윙하고 센스 앰프를 저전압에서 동작시키게 되면, 센스 앰프의 PMOS 트랜지스터의 문턱 전압이 증가하여 센스 앰프의 PMOS 트랜지스터의 전류 구동 능력이 떨어지게 되어 미소한 전압차를 가진 셀 데이터를 제대로 센싱하지 못하는 경우가 발생한다. However, in the conventional sense amplifier, when the bit line pair swings with a small voltage difference near the power supply voltage and operates the sense amplifier at a low voltage, the threshold voltage of the PMOS transistor of the sense amplifier increases and the current driving capability of the PMOS transistor of the sense amplifier is increased. As a result, the cell data having a small voltage difference cannot be sensed properly.

그러므로, 제1 단의 제1 및 제2 센스 앰프부(11, 12)는 입력 전압차를 감지한 후에 충분한 전압이득을 만들지 못하고 제2 단의 제3 센스 앰프부(13)로 전송하게 된다. 이때, 제2 단의 제3 센스 앰프부(13)는 제1 단의 센스 앰프부(11, 12)로부터 전송된 데이타 신호가 전위 레벨이 낮아 제3 센스 앰프부(13)를 충분히 구동시키지 못하여 동작 속도가 떨어지는 문제점이 있었다.Therefore, after sensing the input voltage difference, the first and second sense amplifier units 11 and 12 of the first stage do not make sufficient voltage gain and transmit to the third sense amplifier unit 13 of the second stage. At this time, the third sense amplifier unit 13 of the second stage does not sufficiently drive the third sense amplifier unit 13 because the data signal transmitted from the sense amplifier units 11 and 12 of the first stage has a low potential level. There was a problem that the operation speed drops.

따라서, 본 발명의 목적은 센스 앰프의 동작시 전원전압(Vcc)과 접지전압(Vss)쪽 전원(POWER)을 각각 고전압(Vpp)과 기저전압(Vbb)으로 공급함으로써, 동작 속도를 향상시킬 수 있는 센스 앰프의 이중 전원공급회로를 제공하는 것 이다.Accordingly, an object of the present invention is to improve the operation speed by supplying the power supply voltage Vcc and the ground voltage Vss power supply to the high voltage Vpp and the base voltage Vbb, respectively, during operation of the sense amplifier. It is to provide dual power supply circuit of sense amplifier.

상기 목적 달성을 위한 본 발명의 센스 앰프의 이중 전원공급회로는, 반도체 메모리 장치의 센스앰프의 전원공급회로에 있어서, 어드레스 신호 및 명령(command) 신호가 변화될 때 발생되는 제1 펄스 신호를 수신하여 상기 제1 펄스 신호를 일정시간 지연시키고 늘린 제2 펄스 신호를 발생하는 전원공급 조절부와, 센스 앰프 인에이블 신호에 의해 수신된 데이타 신호를 센싱하는 센스 앰프부와, 상기 제2 펄스 신호와 상기 센스 앰프 인에이블 신호를 수신하여, 상기 센스 앰프부가 동작하기 전에 부트스트랩핑에 의해 고전압(Vpp)과 기저 전압(Vbb)을 각각 발생하고, 상기 센스 앰프부의 동작시 상기 센스 앰프부의 전원으로 공급하는 전원 공급부를 포함하는 센스 앰프의 이중 전원공급회로를 제공하는 것을 특징으로 한다.The dual power supply circuit of the sense amplifier of the present invention for achieving the above object, in the power supply circuit of the sense amplifier of the semiconductor memory device, receives a first pulse signal generated when the address signal and the command signal is changed A power supply controller for delaying the first pulse signal for a predetermined time and generating a second pulse signal, a sense amplifier unit for sensing a data signal received by a sense amplifier enable signal, and the second pulse signal; Receiving the sense amplifier enable signal and generating a high voltage (Vpp) and a base voltage (Vbb) by bootstrapping before the sense amplifier unit operates, and supplies the power to the sense amplifier unit during operation of the sense amplifier unit. It is characterized by providing a dual power supply circuit of the sense amplifier including a power supply.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.

도 2는 본 발명의 실시예에 따른 전원공급회로를 제어하는 전원공급 조절부의 회로도이고, 도 3은 본 발명에 따른 전원공급부의 회로도이며, 도 4는 본 발명에 의한 센스 앰프의 이중 전원공급회로의 동작 타이밍도를 도시한 것이다.2 is a circuit diagram of a power supply control unit for controlling a power supply circuit according to an embodiment of the present invention, Figure 3 is a circuit diagram of a power supply unit according to the present invention, Figure 4 is a dual power supply circuit of the sense amplifier according to the present invention Shows an operation timing diagram of.

먼저, 도 2에 도시된 바와같이, 상기 전원공급 조절부(100)는 어드레스 신호 및 명령(command) 신호가 변화될 때 발생되는 제1 펄스 신호(peq)를 수신하여 반전된 신호를 출력하는 직렬 연결된 3개의 제1, 제2, 제3 인버터(21)(22)(23)를 포함 한다.First, as shown in FIG. 2, the power supply control unit 100 receives a first pulse signal peq generated when an address signal and a command signal are changed to output an inverted signal. Three first, second and third inverters 21, 22, 23 are connected.

다음으로, 제3 인버터(23)의 출력 신호를 입력하여 일정 시간 지연된 펄스 신호를 출력하는 제1 딜레이 수단(30)과, 제2 인버터(22)의 출력 신호에 의해 제1 딜레이 수단(30)의 출력 노드(Nd1)의 전압을 접지레벨로 만드는 NMOS 트랜지스터(N21)를 포함한다. 다음으로, 제1 인버터(21)의 출력 신호와 딜레이 수단(30)의 출력 신호를 입력으로 하는 낸드 게이트(32)를 포함하여 제1 수단(50)을 형성한다.Next, the first delay means 30 for inputting the output signal of the third inverter 23 to output the pulse signal delayed for a predetermined time, and the first delay means 30 by the output signal of the second inverter 22. And an NMOS transistor N21 for bringing the voltage of the output node Nd1 to the ground level. Next, the first means 50 is formed by including the NAND gate 32 that receives the output signal of the first inverter 21 and the output signal of the delay means 30.

이때, 낸드 게이트(32)에서 출력되는 제1 수단(50)의 출력 신호는 제1 펄스 신호(peq)를 일정부분 지연시키고, 늘린 신호이다. 이러한 제1 수단(50)의 출력신호를 입력으로 하여 제1 수단(50)과 동일 구성을 갖는 제 N(2 이상의 자연수)수단을 적어도 1 이상 배치하면, 제1 펄스 신호(peq)를 소정부분 만큼 임의대로 지연시키고, 늘릴 수 있는 제2 펄스 신호(peq_delay)를 발생시킬 수 있다. At this time, the output signal of the first means 50 output from the NAND gate 32 is a signal which delays the first pulse signal peq by a predetermined amount and increases it. When the output signal of the first means 50 is input and at least one of the N (two or more natural numbers) means having the same configuration as the first means 50 is arranged, the first pulse signal peq is arranged in a predetermined portion. The second pulse signal peq_delay which can be arbitrarily delayed and increased can be generated.

본 발명의 실시예에서는 제1 수단(50) 및 제2 수단(60)이 접속된 구조로서, 제1 수단(50)의 출력신호를 수신하는 직렬 접속된 제4, 제5, 제6 인버터(61)(62)(63)와, 제6 인버터(63)의 출력 신호를 수신하는 제2 딜레이 수단(70)과, 제5 인버터(62)의 출력 신호에 의해 제2 딜레이 수단(70)의 출력 노드(Nd2)의 전압을 접지레벨로 만드는 NMOS 트랜지스터(N22)를 포함한다. 또한, 제4 인버터(61)의 출력 신호와 제2 딜레이 수단(70)의 출력 신호를 입력으로 하는 낸드 게이트(72)를 포함하여 제2 수단(60)을 형성하여 제2 펄스신호(peq_delay) 신호를 발생시킨다. In the embodiment of the present invention, the first means 50 and the second means 60 are connected to each other, and the fourth, fifth, and sixth inverters connected in series for receiving the output signal of the first means 50 ( 61, 62, 63, the second delay means 70 for receiving the output signal of the sixth inverter 63, and the output signal of the fifth inverter 62, And an NMOS transistor N22 for bringing the voltage at the output node Nd2 to the ground level. In addition, a second means 60 is formed to include the NAND gate 72 that receives the output signal of the fourth inverter 61 and the output signal of the second delay means 70 to form a second pulse signal peq_delay. Generate a signal.

여기서, 상기 제1 펄스 신호(peq)는 어드레스 신호가 천이될 때, 라이트 인에이블 신호(/WE)가 디스에이블될 때, 또는 칩 선택 신호(/CS)가 인에이블될 때 발생되는 신호이다.The first pulse signal peq is a signal generated when the address signal transitions, when the write enable signal / WE is disabled, or when the chip select signal / CS is enabled.

그 다음, 도 3에 도시된 바와같이, 전원 공급부(200)는 전원공급 조절부(100)의 제2 펄스신호(peq_delay)와 센스 앰프 인에이블 신호(peq1)를 입력으로 한다. 여기서, 센스 앰프 인에이블 신호(peq1)는 제1 펄스 신호(peq)를 일정시간 지연시키고 늘린 신호이며, 상기 제2 펄스 신호보다 늦게 발생된다.Next, as shown in FIG. 3, the power supply unit 200 receives the second pulse signal peq_delay and the sense amplifier enable signal peq1 of the power supply control unit 100 as inputs. The sense amplifier enable signal peq1 is a signal obtained by delaying and increasing the first pulse signal peq for a predetermined time and is generated later than the second pulse signal.

이러한 전원공급부(200)은 전원전압(Vcc) 레벨을 고전압(Vpp) 레벨로 승압하는 제1 부트스트랩핑부(120)와, 접지레벨(Vss)을 기저전압(Vbb) 레벨로 하강시키는 제2 부트스트랩핑부(140)를 포함한다.The power supply unit 200 includes a first bootstrapping unit 120 for boosting the power supply voltage Vcc level to a high voltage Vpp level, and a second boot for lowering the ground level Vss to the ground voltage Vbb level. Strapping unit 140 is included.

또한, 제1 부트스트랩핑부(120)에서 출력되는 고전압을 센스 앰프부(300)의 전원라인에 입력하도록 컨트롤하는 제3 부트스트랩핑부(160)와, 제2 부트스트랩핑부(140)에서 출력되는 기저전압(Vbb)을 상기 센스 앰프부(300)의 접지라인에 입력하도록 컨트롤하는 제4 부트스트랩핑부(180)를 포함한다.In addition, the third bootstrapping unit 160 and the second bootstrapping unit 140 for controlling to input the high voltage output from the first bootstrap unit 120 to the power line of the sense amplifier unit 300, And a fourth bootstrapping unit 180 for controlling the base voltage Vbb to be input to the ground line of the sense amplifier unit 300.

이를 상세히 살펴보면 다음과 같다.Looking at this in detail as follows.

상기 제1 부트스트랩핑부(120)는 제2 펄스신호(peq_delay)를 입력으로 하여 각각 직렬접속된 제1 인버터(110)와 제2 인버터(111) 및 제3 인버터(112)와 제4 인버터(113)를 포함한다. 또한, 제1 인버터(110)의 출력신호를 게이트 입력으로 하고, 전원전압라인이 드레인에 연결된 제1 NMOS TR(N31)과 제1 NMOS TR(N31)의 드레인과 공통 연결되며 제2 인버터(111)의 출력신호를 게이트 입력으로 하는 제1 PMOS TR(P31)을 포함한다. 다음, 제4 인버터(113)의 출력신호의 전위를 부트스트랩하는 제1 부트스트랩 소자(115)와 제1 부트스트랩 소자(115)의 출력신호와 제1 PMOS TR(P31)의 드레인과 연결되는 제1 노드(Nd1)를 포함한다.The first bootstrapping unit 120 receives a second pulse signal peq_delay as an input, respectively, so that the first inverter 110, the second inverter 111, the third inverter 112, and the fourth inverter connected in series. 113). In addition, the output signal of the first inverter 110 as a gate input, the power supply voltage line is commonly connected to the drain of the first NMOS TR (N31) and the first NMOS TR (N31) connected to the drain and the second inverter 111 A first PMOS TR (P31) that uses an output signal of?) As a gate input. Next, the first bootstrap element 115, which bootstrap the potential of the output signal of the fourth inverter 113, and the output signal of the first bootstrap element 115 and the drain of the first PMOS TR P31 are connected. The first node Nd1 is included.

이어서, 제2 부트스트랩핑부(140)는 제2 펄스신호(peq_delay)를 게이트 입력으로 하고 접지라인이 드레인 단자에 접속된 제2 PMOS TR(P32)과, 제2 펄스신호(peq_delay)를 반전시키는 제5 인버터(121)를 포함한다. 또한, 제5 인버터(121)의 출력신호를 게이트 입력으로 하고 제2 PMOS TR(P32)의 소오스 단자와 공통 접속된 제2 NMOS TR(N32)와 제3 인버터(112)의 출력신호를 부트스트랩하는 제2 부트스트랩 소자(125) 및 제2 부트스트랩 소자(125)의 출력과 제2 NMOS TR(N32)의 드레인 단자와 공통접속된 제2 노드(Nd2)를 포함한다.Subsequently, the second bootstrapping unit 140 uses the second pulse signal peq_delay as a gate input, and inverts the second PMOS TR P32 and the second pulse signal peq_delay having the ground line connected to the drain terminal. The fifth inverter 121 is included. In addition, the output signal of the second NMOS TR (N32) and the third inverter 112 commonly connected to the source terminal of the second PMOS TR (P32) is used as the gate input as the gate input. And a second node Nd2 commonly connected to an output of the second bootstrap element 125, the output of the second bootstrap element 125, and a drain terminal of the second NMOS TR N32.

그 다음, 제3 부트스트랩핑부(160)는 센스앰프 인에이블 신호(peq1)를 반전시키는 제6 인버터(161)와, 제2 펄스신호(peq_delay) 및 제6 인버터(161)의 출력신호를 입력하는 제1 낸드 게이트(163)를 포함한다. 또한, 제1 낸드 게이트(163)의 출력신호를 게이트 단자에 접속하고 전원전압 라인이 드레인 단자에 접속된 제3 NMOS TR(N33)과, 제1 낸드 게이트(163) 출력신호를 반전시키는 제7 인버터(164)를 포함한다.Next, the third bootstrap unit 160 inputs a sixth inverter 161 for inverting the sense amplifier enable signal peq1, a second pulse signal peq_delay, and an output signal of the sixth inverter 161. And a first NAND gate 163. Further, a seventh NMOS TR (N33) in which an output signal of the first NAND gate 163 is connected to the gate terminal, and an inverted third NMOS TR (N33) connected to the drain terminal and an output signal of the first NAND gate 163 are inverted. Inverter 164 is included.

다음으로, 제7 인버터(164)의 출력신호를 게이트 입력하고, 제3 NMOS TR(N33)의 소오스 단자와 공통 접속되는 제3 PMOS TR(P33)과 제3 PMOS TR(P33)의 드레인 단자를 게이트 입력으로 하고 제1 노드(Nd1)가 소오스 입력되는 제4 PMOS TR(P34)을 포함한다. 또한, 제1 낸드 게이트(163)의 출력신호를 반전시키는 제8 인 버터(166)와 그 출력신호를 부트스트랩하는 제3 부트스트랩 소자(175) 및 제3 부트스트랩 소자(175)의 출력신호가 제4 PMOS TR(P34)의 게이트 단자에 공통 접속되는 제 3 노드(Nd3)를 포함한다.Next, the output signal of the seventh inverter 164 is gated, and the drain terminals of the third PMOS TR (P33) and the third PMOS TR (P33), which are commonly connected to the source terminals of the third NMOS TR (N33), are input. A fourth PMOS TR (P34) including a gate input and a source input of the first node Nd1 is included. In addition, an output signal of the eighth inverter 166 for inverting the output signal of the first NAND gate 163 and the third bootstrap element 175 and the third bootstrap element 175 that bootstraps the output signal. Includes a third node Nd3 commonly connected to the gate terminal of the fourth PMOS TR (P34).

다음으로, 제2 펄스신호(peq_delay) 및 센스 앰프 인에이블 신호(peq1)를 입력으로 하는 제2 낸드 게이트(177)와, 그 출력신호를 게이트 입력하고 접지라인이 소오스 단자가 접지된 제4 NMOS TR(N34)과 제2 낸드 게이트(177)의 출력신호를 반전시키는 제9 인버터(178)과, 제9 인버터(178)의 출력신호를 게이트 입력하고 전원라인이 소오스에 연결된 제5 PMOS TR(P35)을 포함한다. 또한, 제2 낸드게이트(177)의 출력신호를 게이트 입력하고 상기 제6 PMOS TR(P36)의 드레인 단자와 공통 접속되며 상기 제4 PMOS TR(P34)의 드레인과 공통접속되는 제4 NMOS TR(N34)을 포함한다.Next, the second NAND gate 177 which receives the second pulse signal peq_delay and the sense amplifier enable signal peq1, and the fourth NMOS whose gate is inputted to the output signal thereof and the ground line is grounded. A ninth inverter 178 for inverting the output signals of the TR N34 and the second NAND gate 177, and a fifth PMOS TR having a gate input to the output signal of the ninth inverter 178 and having a power line connected to the source; P35). Further, a fourth NMOS TR (gate inputted to the output signal of the second NAND gate 177 and commonly connected to the drain terminal of the sixth PMOS TR (P36) and commonly connected to the drain of the fourth PMOS TR (P34)). N34).

이어서, 제4 부트스트랩핑부(180)는 제2 낸드 게이트(177)의 출력신호를 게이트 입력으로 하고 접지라인이 소오스에 접지된 제5 NMOS TR(N35)과, 제9 인버터(178)의 출력신호를 게이트 입력하고, 제5 NMOS TR(N35)의 드레인 단자와 공통 접속되는 제5 PMOS TR(P35)를 포함한다.Subsequently, the fourth bootstrapping unit 180 uses the output signal of the second NAND gate 177 as a gate input, and the fifth NMOS TR N35 having the ground line grounded to the source, and the output of the ninth inverter 178. A fifth PMOS TR (P35) gate-input a signal and commonly connected to the drain terminal of the fifth NMOS TR (N35).

다음으로, 제8 인버터(166)의 출력신호를 반전시키는 제10 인버터(181)와, 제10 인버터(181)의 출력신호를 부트스트랩하는 제4 부트스트랩 소자(185) 및 제4 부트스트랩 소자(185)의 출력신호를 게이트 입력하고 제2 노드(Nd2)가 드레인 입력되며 제5 PMOS TR(P35)의 소오스 단자와 공통접속되는 제6 NMOS TR(N36)을 포함한다. Next, a tenth inverter 181 for inverting the output signal of the eighth inverter 166, a fourth bootstrap element 185 and a fourth bootstrap element for bootstrapping the output signal of the tenth inverter 181. A sixth NMOS TR N36 is gated to the output signal of 185, and the second node Nd2 is drained to be connected to the source terminal of the fifth PMOS TR P35.

또한, 제8 인버터(166)의 출력신호를 반전시키는 제11 인버터(187)과 제11 인버터(187)의 출력신호를 게이트 입력하고 제6 NMOS TR(N36)의 게이트 단자와 접속되는 제7 NMOS TR(N37)과, 제8 인버터(166)의 출력신호를 게이트 입력하고, 상기 제7 NMOS TR의 소오스 단자 및 접지라인과 연결괸 제7 PMOS TR(P37)과, 제4 부트스트랩 소자(185)의 출력신호가 제6 NMOS TR(N36)의 게이트 및 제7 NMOS TR(N37)의 드레인 단자와 공통접속되는 제4 노드를 포함한다.In addition, a seventh NMOS connected to a gate terminal of an eleventh inverter 187 and an eleventh inverter 187 for inverting the output signal of the eighth inverter 166 and connected to the gate terminal of the sixth NMOS TR (N36) A gate input to the TR (N37) and an output signal of the eighth inverter 166, and connected to a source terminal and a ground line of the seventh NMOS TR; a seventh PMOS TR (P37) and a fourth bootstrap element 185; ) Includes a fourth node commonly connected to the gate of the sixth NMOS TR (N36) and the drain terminal of the seventh NMOS TR (N37).

상술한 바와같이 구성된 전원공급부(200)는 제4 PMOS TR(P34)의 드레인 단자로 흐르는 신호를 제1 출력신호(out1)로 하여 상기 센스 앰프부(300)의 전원라인에 입력하고, 제6 NMOS TR(N36)의 소오스 단자로 흐르는 신호를 제2 출력신호(out2)로 하여 센스 앰프부(300)의 접지라인에 연결한다.The power supply unit 200 configured as described above inputs a signal flowing to the drain terminal of the fourth PMOS TR P34 as the first output signal out1 to the power line of the sense amplifier unit 300, and receives a sixth signal. A signal flowing to the source terminal of the NMOS TR N36 is used as the second output signal out2 and connected to the ground line of the sense amplifier unit 300.

본 발명의 기본적인 동작을 도 4의 전원공급 조절부(100)와 센스 앰프 전원 공급부(200)으로 구성되는 센스 앰프의 이중 전원공급회로의 동작 타이밍도를 예를 들어 설명한다.The operation of the dual power supply circuit of the sense amplifier, which is composed of the power supply control unit 100 and the sense amplifier power supply unit 200 of FIG.

센스 앰프부(300), 예를 들면 센스앰프의 전원라인과 접지라인에 본 발명에 따른 센스 앰프의 이중 전원공급회로를 첨가하면, 센스앰프가 동작되는 동안, 즉 센스앰프 인에이블 신호(peq1)가 '하이'레벨일 때, 센스앰프의 전원 라인과 접지 라인에 초기에는 각각 2배의 전원전압(2Vcc) - NMOS 문턱전압(Vtn), PMOS 문턱전압(Vtp) - 접지전압(Vss)의 전압레벨을 공급하여 센스앰프의 전류 구동 능력을 향상시키고, 일정한 시간이 지난 후에는 각각 Vcc - Vtn, Vtp의 전압 레벨로 안정적인 전원을 공급한다. When the dual power supply circuit of the sense amplifier according to the present invention is added to the sense amplifier unit 300, for example, the power line and the ground line of the sense amplifier, the sense amplifier is enabled, that is, the sense amplifier enable signal peq1. Is at the 'high' level, the power supply voltage (2Vcc)-NMOS threshold voltage (Vtn), PMOS threshold voltage (Vtp)-voltage of ground voltage (Vss) is initially double The level supply improves the current driving capability of the sense amplifier, and after a certain period of time, it supplies stable power at the voltage levels of Vcc-Vtn and Vtp respectively.

먼저, 전원공급 조절부(100)로 입력되는 제1 펄스신호(peq)를 수신하여 일정부분 지연되고, 늘어난 제2 펄스신호(peq_delay)이 도시되어 있다. 이 펄스신호는 전원공급 조절부(100)의 제1 수단 및 그와 동일한 적어도 하나 이상의 제N 수단에 의해 조절될 수 있다.First, the second pulse signal peq_delay, which is partially delayed by receiving the first pulse signal peq input to the power supply control unit 100, is shown. The pulse signal may be adjusted by the first means of the power supply control unit 100 and at least one or more N-th means thereof.

그 다음, 센스 앰프 전원 공급부(200)의 타이밍도를 t1 ~ t2, t2 ~ t3, t3 ~ t4 및 t4 ~ t5로 나누어 설명하면 다음과 같다.Next, the timing diagram of the sense amplifier power supply unit 200 is divided into t1 to t2, t2 to t3, t3 to t4, and t4 to t5.

먼저, t1 ~ t2 구간에서 전원공급 조절부(100)의 출력인 제2 펄스신호(peq_delay) 및 센스 앰프부(300)의 인에이블 신호인 센스앰프 인에이블 신호가 '로우'레벨인 경우, 제1 노드(Nd1)의 신호는 제1, 제2 인버터(110)(111)와, 제1 NMOS TR(N31) 및 제1 PMOS TR(P31)의 턴온에 의해 Vcc-Vtn의 전압 레벨이 된다. 또한, 제2 노드(Nd2)의 신호도 제5 인버터(121)와, 제2 NMOS TR(N32) 및 제2 PMOS TR(P32)의 턴온에 의해 Vtp의 전압 레벨이 된다.First, when the second pulse signal peq_delay, which is the output of the power supply control unit 100, and the sense amplifier enable signal, which is the enable signal of the sense amplifier unit 300, is 'low' level in the period t1 to t2. The signal of one node Nd1 becomes the voltage level of Vcc-Vtn by turning on the first and second inverters 110 and 111 and the first NMOS TR (N31) and the first PMOS TR (P31). The signal of the second node Nd2 also becomes the voltage level of Vtp by turning on the fifth inverter 121, the second NMOS TR N32, and the second PMOS TR P32.

또한 제1 낸드 게이트(163)의 출력신호(NA1) 및 제2 낸드 게이트(177)의 출력 신호(NA2)는 '하이'전압 레벨이 되고, 이로인해 제3 NMOS TR(N33) 및 제3 PMOS TR(P33)이 턴온 되어 제3 노드(Nd3)가 Vcc - Vtn의 전압 레벨이 된다. 또한, 제4 NMOS TR(N34) 및 제5 PMOS TR(P35)이 턴온 되어 센스 앰프부(300)의 전원 라인에 Vcc - Vtn의 전압 레벨을 공급한다.In addition, the output signal NA1 of the first NAND gate 163 and the output signal NA2 of the second NAND gate 177 become a 'high' voltage level, thereby causing the third NMOS TR (N33) and the third PMOS. TR (P33) is turned on so that the third node Nd3 becomes the voltage level of Vcc-Vtn. In addition, the fourth NMOS TR N34 and the fifth PMOS TR P35 are turned on to supply a voltage level of Vcc-Vtn to the power supply line of the sense amplifier unit 300.

아울러, 제5 NMOS TR(N35) 및 제6 PMOS TR(P36)의 턴온에 의해 센스 앰프부(300)의 접지 라인에 Vtp의 전압레벨이 인가된다.In addition, the voltage level of Vtp is applied to the ground line of the sense amplifier unit 300 by turning on the fifth NMOS TR N35 and the sixth PMOS TR P36.

그 다음, t2 ~ t3 구간에서 제2 펄스신호(peq_delay)가 '하이'레벨로 천이되 고, 센스앰프 인에이블 신호가 계속해서 '로우'레벨인 경우, 제1 노드(Nd1)는 제1 부트스트랩 소자(115)의 차아지 쉐어링(Charge Sharing) 효과에 의해 2Vcc - Vtn의 고전압(Vpp) 레벨이 되고, 또한 제2 노드(Nd2)의 전압레벨도 제2 부트스트랩 소자(125)의 차아지 쉐어링 효과에 의해 Vtp - Vss의 음의 기저전압(Vbb) 레벨이 된다.Next, when the second pulse signal peq_delay transitions to the 'high' level in the period t2 to t3 and the sense amplifier enable signal continues to the 'low' level, the first node Nd1 boots the first boot. Due to the charge sharing effect of the strap element 115, the high voltage Vpp level of 2 Vcc-Vtn becomes high, and the voltage level of the second node Nd2 is also charged by the second bootstrap element 125. The sharing effect results in a negative base voltage (Vbb) level of Vtp-Vss.

또한, 제1 낸드 게이트(163)의 출력신호(NA1)는 '로우'레벨을 갖게되며, 제2 낸드 게이트(177)의 출력신호(NA2)는 '하이'레벨을 갖게된다. 따라서 제3 부트스트랩 소자(175)에 의해 제3 노드(Nd3)가 2Vcc - Vtn의 고전압 레벨이 되며, 또한 제4 부트스트랩 소자(185)에 의해 제4 노드(Nd4)는 Vtp - Vss의 음의 기저전압 레벨이 된다. 이때 제4 PMOS TR(P34)이 턴 오프되므로 제1 노드(Nd1)의 2Vcc - Vtn의 고전압 레벨을 가진 차아지(Charge)는 센스 앰프부(300)의 전원라인에 인가되지 않고 이전 레벨인 Vcc - Vtn의 전원전압 레벨이 공급되며, 또한 제6 NMOS TR(N36)이 턴 오프되므로 제2 노드(Nd2)의 Vtp - Vss의 기저전압 레벨을 가진 차아지가 센스 앰프부(300)의 접지라인에 인가되지 않고 이전 레벨인 Vtp 전압레벨이 인가된다.In addition, the output signal NA1 of the first NAND gate 163 has a 'low' level, and the output signal NA2 of the second NAND gate 177 has a 'high' level. Accordingly, the third node Nd3 becomes a high voltage level of 2 Vcc-Vtn by the third bootstrap element 175, and the fourth node Nd4 is negative by Vtp-Vss by the fourth bootstrap element 185. Is the base voltage level. At this time, since the fourth PMOS TR P34 is turned off, a charge having a high voltage level of 2 Vcc-Vtn of the first node Nd1 is not applied to the power line of the sense amplifier unit 300, but is Vcc, which is a previous level. -The supply voltage level of Vtn is supplied, and the sixth NMOS TR (N36) is turned off, so that a charge having a base voltage level of Vtp-Vss of the second node Nd2 is a ground line of the sense amplifier unit 300. The voltage level Vtp, which is the previous level, is applied without being applied.

그 다음, t3 ~ t4 구간에서 제2 펄스신호(peq_delay)가 '하이'로 유지되면서, 센스앰프 인에이블 신호(peq1)가 '하이'로 천이되면 제1 낸드 게이트(163)의 출력신호(NA1)와 제2 낸드 게이트(177)의 출력신호(NA2) 각각이 '하이'레벨, '로우'레벨이 된다.Next, while the second pulse signal peq_delay is maintained at 'high' in the period t3 to t4, when the sense amplifier enable signal peq1 transitions to 'high', the output signal NA1 of the first NAND gate 163 is obtained. ) And the output signal NA2 of the second NAND gate 177 become 'high' level and 'low' level, respectively.

이때, 제1 낸드 게이트(163)의 출력신호(NA)가 '하이'전압 레벨이므로 제3 NMOS TR(N33)과 제3 PMOS TR(P33)을 턴온시켜 제3 노드(Nd3)를 Vcc - Vtn 전압 레 벨로 되게 한다. 따라서 제4 PMOS TR(P34)이 턴온되어 센스 앰프부(300)의 전원라인에 제1 노드(Nd1)의 차아지 2Vcc - Vtn의 고전압 레벨이 인가된다.At this time, since the output signal NA of the first NAND gate 163 is at a 'high' voltage level, the third node Nd3 is turned on by turning on the third NMOS TR (N33) and the third PMOS TR (P33). To the voltage level. Accordingly, the fourth PMOS TR P34 is turned on, and a high voltage level of 2 Vcc-Vtn of the first node Nd1 is applied to the power line of the sense amplifier unit 300.

또한, 제7 NMOS TR(N37)과 제7 PMOS TR(P37)이 턴온되어 제4 노드(Nd3)를 Vtp - Vss의 기저전압 레벨로 되게 한다. 따라서 제6 NMOS TR(N36)이 턴온되어 센스 앰프부(300)의 접지라인에 제4 노드(Nd4)의 차아지 Vtp - Vss의 음의 기저전압 레벨이 인가된다.In addition, the seventh NMOS TR N37 and the seventh PMOS TR P37 are turned on to bring the fourth node Nd3 to the base voltage level of Vtp-Vss. Accordingly, the sixth NMOS TR N36 is turned on, and a negative base voltage level of the charges Vtp-Vss of the fourth node Nd4 is applied to the ground line of the sense amplifier unit 300.

이에의해 센스 앰프부(300), 예를 들어 센스앰프의 센싱 능력을 향상시킨다.This improves the sensing capability of the sense amplifier unit 300, for example, the sense amplifier.

그 다음 t4 ~ t5 구간에서는 제2 펄스신호(peq_delay)가 '로우' 전압레벨이 되는 타이밍으로 제1 낸드 게이트(163) 및 제2 낸드 게이트(177)의 출력신호(NA1)(NA2)가 '하이'레벨로 되어 제1 노드(Nd1)는 Vcc - Vtn 전압레벨, 제2 노드는(Nd2)는 Vtp 전압레벨, 제3 노드(Nd3)는 Vcc - Vtn 전압레벨 및 제4 노드(Nd4)는 Vtp 전압레벨이 된다. 이에의해, 센스 앰프부(300)의 전원라인에는 Vcc - Vtn 전압레벨이, 접지라인에는 Vtp 전압레벨이 인가되어 안정적인 전원공급이 되도록 한다.Next, in the period t4 to t5, the output signals NA1 and NA2 of the first NAND gate 163 and the second NAND gate 177 become 'At a timing when the second pulse signal peq_delay becomes a' low 'voltage level. High level, the first node Nd1 is at the Vcc-Vtn voltage level, the second node is at the Vtp voltage level, the third node Nd3 is at the Vcc-Vtn voltage level, and the fourth node Nd4 is Vtp voltage level is reached. As a result, the Vcc-Vtn voltage level is applied to the power supply line of the sense amplifier unit 300, and the Vtp voltage level is applied to the ground line to provide a stable power supply.

상술한 실시예에서는 전원 공급부(200)를 센스 앰프부(300)에 적용하여 설명하였지만, 출력버퍼 등의 다른 반도체 장치에도 적용할 수 있다.In the above-described embodiment, the power supply unit 200 is applied to the sense amplifier unit 300, but the present invention can be applied to other semiconductor devices such as an output buffer.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

상술한 본 발명의 센스 앰프의 이중 전원공급회로에 의하면, 센스앰프부(300)의 전원라인에 고전압(Vpp)을 인가하고, 접지라인에 음의 기저 전압(Vbb)을 인가함으로써, 종래의 낮은 전압 레벨에서의 전류 구동 능력이 떨어지게 되는 문제점을 제거하여 넓은 전압 범위에서의 디바이스 동작을 가능하게 할 수 있다.According to the dual power supply circuit of the sense amplifier of the present invention described above, the high voltage Vpp is applied to the power supply line of the sense amplifier unit 300 and the negative base voltage Vbb is applied to the ground line, thereby reducing the conventional low voltage. The problem of degrading the current driving capability at the voltage level can be eliminated to enable device operation over a wide voltage range.

Claims

In the power supply circuit of the sense amplifier of the semiconductor memory device,

A power supply control unit which receives a first pulse signal generated when an address signal and a command signal change, delays the first pulse signal for a predetermined time, and generates a second pulse signal which is increased;

A sense amplifier unit for sensing a data signal received by the sense amplifier enable signal;

Receiving the second pulse signal and the sense amplifier enable signal, and generates a high voltage (Vpp) and a ground voltage (Vbb) by the bootstrapping before the sense amplifier unit is operated, and during the operation of the sense amplifier unit And a power supply for supplying power to the sense amplifier.

The method of claim 1,

And the first pulse signal is generated when the address signal transitions.

The method of claim 1,

And the first pulse signal is generated when the write enable signal (/ WE) is disabled.

The method of claim 1,

And the first pulse signal is generated when the chip select signal (/ CS) is enabled.

The method of claim 1,

The sense amplifier enable signal is a signal that delays and increases the first pulse signal and is generated later than the second pulse signal.

The method of claim 1,

The power supply control unit,

A first, second, and third inverter connected in series to the first pulse signal;

First delay means for delaying an output signal of the third inverter for a predetermined time;

An NMOS TR for making an output node voltage level of the delay means a ground level by an output signal of the second inverter;

First means including a NAND gate to input an output signal of the first inverter and an output signal of the first delay means;

At least one N-th means having the same configuration as the first means for generating the first pulse signal as the second pulse signal while the output signal of the NAND gate is input. Dual power supply circuit.

The method of claim 6,

N of the Nth means is a dual power supply circuit of the sense amplifier, characterized in that two or more natural numbers.

The method of claim 1,

The power supply unit,

A first bootstrap unit including a first bootstrap element for boosting the power supply voltage level to a high voltage level;

A second bootstrap portion including a second bootstrap element for lowering the ground level to a ground voltage level;

A third bootstrap unit including a third bootstrap element for controlling the high voltage output from the first bootstrap unit to be input to a power line of a sense amplifier unit;

And a fourth bootstrapping unit including a fourth bootstrap element for controlling the base voltage output from the second bootstrapping unit to be input to the ground line of the sense amplifier unit. .

The method according to claim 1 or 8,

The high voltage (Vpp) is a double power supply circuit of the sense amplifier, characterized in that the value of '2 times the power supply voltage (2Vcc)-NMOS threshold voltage (Vtn)'.

The method according to claim 1 or 8,

The base voltage (Vbb) is a value of the 'PMOS threshold voltage (Vtp)-ground voltage (Vss)' dual power supply circuit of the sense amplifier.

The method of claim 8,

The first bootstrapping unit,

A first inverter, a second inverter, a third inverter, and a fourth inverter connected in series with the second pulse signal as input:

A gate input as an output signal of the first inverter, a first NMOS TR having a power supply voltage line connected to a drain, and a drain input of the first NMOS TR and a gate input as an output signal of the second inverter; 1 PMOS TR;

A first bootstrap element for bootstrapping the potential of the output signal of the fourth inverter;

A first node connected to the first bootstrap element and a drain of the first PMOS TR;

The second bootstrapping unit,

A second PMOS TR having the second pulse signal as a gate input and a ground line connected to a drain terminal;

A fifth inverter for inverting the second pulse signal;

A second NMOS TR connected as a gate input to the output signal of the fifth inverter and commonly connected to a source terminal of the second PMOS TR;

A second bootstrap element for bootstrapping the output signal of the third inverter;

A second node commonly connected with an output of the second bootstrap element and a drain terminal of the second NMOS TR;

The third bootstrap unit,

A sixth inverter for inverting the sense amplifier enable signal;

A first NAND gate configured to input the second pulse signal and an output signal of the sixth inverter;

A third NMOS TR connecting the first NAND gate output signal to a gate terminal and a power supply voltage line connected to a drain terminal;

A seventh inverter for inverting the first NAND gate output signal;

A third PMOS TR gate-input an output signal of the seventh inverter and commonly connected to a source terminal of the third NMOS TR;

A fourth PMOS TR having the drain terminal of the third PMOS TR as a gate input and the first node being source input;

An eighth inverter for inverting the output signal of the first NAND gate;

A third bootstrap element for bootstrapping the output signal of the eighth inverter;

A third node having an output signal of the third bootstrap element commonly connected to a gate terminal of a fourth PMOS TR;

A second NAND gate configured to receive the second pulse signal and the sense amplifier enable signal;

A fourth NMOS TR whose gate inputs the output signal of the second NAND gate and whose ground line is grounded to a source terminal;

A ninth inverter for inverting the output signal of the second NAND gate;

A fifth PMOS TR gate-input an output signal of the ninth inverter and having a power line connected to the source;

A fourth NMOS TR gate-input to the output signal of the second NAND gate and commonly connected to the drain terminal of the fifth PMOS TR and commonly connected to the drain of the fourth PMOS TR;

The fourth bootstrapping unit,

A fifth NMOS TR having an output signal of the second NAND gate as a gate input and a ground line grounded at a source;

A sixth PMOS TR gate-input an output signal of the ninth inverter and connected in common with a drain terminal of the fifth NMOS TR;

A tenth inverter for inverting the output signal of the eighth inverter;

A fourth bootstrap element for bootstrap the output signal of the tenth inverter;

A sixth NMOS TR gate-input an output signal of the fourth bootstrap element, the second node drain input, and commonly connected to a source terminal of the sixth PMOS TR;

An eleventh inverter for inverting an output signal of the eighth inverter;

A seventh NMOS TR gated to the eleventh inverter and commonly connected to a gate terminal and a drain terminal of the sixth NMOS TR;

A seventh PMOS TR connected to a source terminal of the eighth NMOS TR and a ground line of the seventh NMOS TR;

An output signal of the fourth bootstrap element includes a fourth node commonly connected to a gate of a sixth NMOS TR and a drain terminal of a seventh NMOS,

The signal flowing through the drain terminal of the fourth PMOS TR is input to the power supply line of the sense amplifier unit as a first output signal, and the signal flowing through the source terminal of the sixth NMOS TR is a second output signal. Dual power supply circuit of a sense amplifier, characterized in that connected to the ground line.