KR100762257B1 - 태그 칩을 위한 태리 길이 판독장치 및 방법 - Google Patents

Abstract

본 발명은 RFID(무선인식) 시스템에서 1 태리 길이를 판독하기 위한 클럭신호를 다 분주하여 전력 소모를 줄이고 카운터 용량을 감소 시킬수 있는 태그 칩을 위한 태리 길이 판독 장치 및 방법에관한 것으로, 본 발명에 따른 태그 칩을 위한 태리 길이 판독장치는, 인에이블되면 일정한 주파수를 갖는 클럭신호를 발생하고 주파수 제어신호에 따라 상기 클럭신호를 1/2분주, 1/3분주 또는 1/6분주하여 출력하는 가변 클럭 발생부 상기 가변 클럭 발생부에서 출력되는 클럭신호를 카운트하여 출력하고 8개가 카운트되면 캐리 신호를 출력하는 3비트 카운터 상기 3비트 카운터에서 출력되는 캐리 신호를 카운트하여 출력하는 2비트 카운터 그리고 상기 가변 클럭 발생부에 주파수 제어신호를 출력하고 상기 3비트 카운터 및 2비트 카운터를 인에이블/리셋시키고 상기 3비트 카운터 및 2비트 카운터에서 출력된 카운트 신호를 수신하여 태리 길이를 판독하는 프리엠블 검출 제어부를 구비하여 구성되어, 메인 클럭신호를 이용하여 프리엠블 신호의 딜리미터를 검출하여 태리 시작점을 인식하는 단계 그리고, 상기 메인 클럭신호 및 상기 메인 클럭신호를1/2, 1/3, 또는 1/6 분주한 클럭신호를 조합하여 캐리의 길이를 판독하는 단계를 포함하여 이루어진 것이다.

태그 칩, 태리 길이, 리더기, 태리 길이 판독 장치, 태리 길이 판독방법

Description

태그 칩을 위한 태리 길이 판독장치 및 방법{Device and mothed for reading TARI length for tag chip}

도 1은 종래의 태그 칩 블록 구성도

도 2는 일반적인 UHF 대역의 태그 칩에대한 국제 표준(ISO Type-C)에서 설정된 데이터 "0"과 "1"에대한 심볼

도 3은 일반적인 리더기에서 태그칩으로 송신하는 프리엠블 신호의 타이밍도

도 4는 일반적인 태그 칩이 리더기로 데이터를 송신할 때 만족시켜야 하는 주파수 테이블

도 5는 본 발명에 따른 태그 칩을 위한 태리 길이 판독장치의 블록 구성도

도 6은 본 발명에 따른 태그 칩을 위한 태리 길이 판독장치의 가변 클럭 발생부의 상세 회로 구성도

도 7은 본 발명에 따른 UHF 대역의 태그 칩을 위한 클럭 발생장치의 클럭 주파수를 가변(분주)하는 방법을 설명하기 위한 타이밍도

＊도면의 주요부에 대한 부호 설명*

101 : 가변 클럭 발생부 102 : 3비트 카운터

103 : 2비트 카운터 104 : 프리엠블 검출 제어부

111-115 : 인버터 116-118 : 스위치

C1-C3 : 커패시터

본 발명은 RFID(Radio Frequency IDentification) 시스템에 사용되는 태그(TAG) 칩에 관한 것으로, 특히 리더기로부터 태그 칩으로 전송되는 프리엠블 신호중에 딜리미터(Delimiter)와 태리(TARI)를 검출함에 있어, 태리 신호의 길이 검출을 위한 클럭신호의 주파수를 분주하는 태그 칩을 위한 태리길이 판독 장치 및 판독 방법에 관한 것이다.

근년에 객체를 자동으로 인식하고객체의 인증 및 결제까지 이루어지는 RFID(Radio Frequency IDentification) 시스템이 점차적으로 각광을 받고 있다. 상기 RFID 시스템은 일정한 주파수 대역을 이용해 무선방식으로 각종 데이터를 주고 받을 수 있는 시스템을 말한다. 마그네틱, 바코드의 경우 특정한 외부적 표시가 필요하고 훼손이나 파손 등으로 인해 시간이 지날수록 인식률이 점차 떨어지는 반면에, 상기 RFID 시스템은 그러한 단점을 극복할 수 있다.

상기 RFID 시스템은 각종 자동화 사업, 유통업, 가축 관리, 출입 통제, 근태 관리, 물류 관리, 주차 관리 등에 사용되는 등 새로운솔루션으로 급부상하고 있는데, 구체적으로는 예컨대, 신용/직불 카드를 비롯하여 선불식/후불식 버스, 지하철 카드, 주차장 출입용 카드, 백화점 카드, 컨베이어 벨트 상의제조 공정품, 우편 송달 시스템, 동물의 정보를 기록한 식별표 등에 사용될 수 있다.

객체 인식 시스템에서, 객체 인식 정보를 포함하고 있는 물체를 태그(tag)라 하고, 그 태그에 기록되어 있는 정보를 판독하는 장치를 인식기(identifier)라고 한다. 예컨대, 마그네틱 스트립 또는 바코드 표시는 태그에 해당하고, 자기 리더기 또는 바코드 리더기는 인식기에 해당한다.

종래에는 객체 인식을 위하여 마그네틱(magnetic system) 시스템 또는 바코드(bar code) 시스템이 주로 이용되었다. 그러나 마그네틱 시스템(예컨대, 카드 리이더 시스템)은 마찰을 통한 접촉식으로서 카드의 자기 스트립에 기록된 데이터를 읽어 들이기 때문에 카드의 자기 스트립 손상을 초래하여 카드의 수명을 단축시킬 뿐 아니라, 카드 리더기에 카드를 통과시킬 때 기준 속도를 벗어나서 너무 늦거나 너무 빠르게 스캐닝 시키면 카드 데이터 판독 에러가 나타나는 불편을 초래하고, 자기 스트립은 시간의 경과에 따라 그 자화가약화되는 문제점이 있었다. 또, 바코드 시스템 역시 바코드가 반드시 객체의 표면에 존재해야 하며, 그에 따라 바코드의 훼손시 객체 인식이 불가능하게 되는 문제점이 있었다. 이는 바코드 리더기에서 발사되는 반도체 레이저가 바코드의 검은 띠/흰 띠에 흡수/반사됨으로써 인식할 수 있기 때문이다.

또한, 마그네틱 또는 바코드 시스템은 통신 속도도 상당히 느리다는 문제점이 있었는데, 예컨대 버스/지하철 카드와 같이 빠른 인식 속도가 요구되는 경우에는 부적합하였다.

상기와 같은 마그네틱 또는 바코드 시스템의 문제점을 해결할 수 있는 시스템으로서 등장한 것이 RFID(무선인식) 시스템이다. RFID 시스템은 태그 칩을 내장 한 인식 객체(tag + identified object)와, 외부에서 그 태그 칩을인식할 수 있는 외부 인식기(identifier)와의 결합으로 볼 수 있다. RFID 시스템은 무선 주파수를 이용한 전자 객체 식별시스템으로서, 식별 객체(identified object) 내부에 전원이 존재하는 능동형(Active) RFID와 외부로부터의 자기 에너지를 받아 이를 전원으로 이용하는 수동형(Passive) RFID가 있다.

즉, 수동형 RFID 시스템에서 사용되는 태그 칩은 리더기로부터의 반송파를 공급받아 구동전원을 생성한다.

도 1은 종래의 태그 칩 블록 구성도이다.

일반적인 태그 칩은, 도 1에 도시된바와 같이, 리더기로부터의 반송파 신호(281)(900MHz 이상의 초고주파신호)를 공급받아 구동전원(VDD)을 생성하는 전원공급부(299)와, 상기 전원공급부(299)로부터의 전원을 공급받아 동작하는 구동회로부(279)와, 데이터를 저장하기 위한 저장부(250)와, 상기 리더기로 데이터 신호를 전송하기 위한 데이터 전송부(260)를 포함한다.

상기 리더기는 상기 태그 칩에 필요한 전력과 명령어(데이터 신호)를 반송파 신호(281)에 실어 보내는데, 상기 태그 칩에 구비된 상기 전원공급부(299)는 상기 반송파 신호(281)에 포함된 전력 신호를 이용하여 상기 구동회로부(279)에 필요한 구동전원(VDD)을 생성한다.

상기 전원공급부(299)는 구동전원(Vddp)을 생성하는 구동전원 생성부(201)와, 상기 구동전원 생성부(201)로부터의 구동전원(Vddp)을 정류하여 상기 구동회로부(279)에 공급하는 정류부(202)(regulator)를 포함한다.

상기 정류부(202)는 상기 구동전원(Vddp)을 정류하는 역할 이외에도, 자신에게 공급된 구동전원(Vddp)을 이용하여 기준전압을 생성한다. 그리고, 이 생성된 기준전압을 상기 구동회로부(279)에 구비된 복조부(241)(demodulator)에 공급한다.

또한, 종래의 태그 칩은 리미터(221), 정전기 보호회로(222), 및 제 1 커패시터(C1)를 더 포함한다.

상기 리미터(221)는, 상기 구동전원 생성부(201)로부터의 구동전원(Vddp)이 상기 정류부(202)의 허용 가능한 최대 전압 범위를 초과하지 않도록, 상기 구동전원(Vd에)의 최대 크기를 제한한다.

상기 정전기 보호회로(222)는 외부로부터 상기 구동전원 생성부(201)에 정전기가 유입되는 것을 차단한다.

상기 제 1 커패시터(C1)는 상기 구동전원 생성부(201)로부터의 구동전원(Vddp)을 저장한다.

상기 구동전원 생성부(201)는 상기 리더기로부터 공급되는 약 0.5[V]의 피크간 전압(peak to peak voltage)을 갖는 교류 레벨의 신호를 약 2[V] 이상의 전압을 갖는 직류 레벨의 구동전원(Vddp)으로 변환하고, 이 직류 레벨의 구동전원(Vddp)을 정류부(202)에 공급한다.

즉, 상기 구동전원 생성부(201)는 상기 신호를 직류 레벨로 변환시킴과 아울러, 상기 변환된 신호의 전압 레벨을 승압시킴으로써 상기 구동전원(Vddp)을 생성한다.

이러한 동작을 위해 상기 구동전원 생성부(201)는 쇼트키 다이오드 구성된 전압펌핑회로를 포함한다.

또한, 상기 구동전원 생성부(201)는 상기 리더기로부터 공급되는 교류 레벨의 신호를 레벨 쉬프팅하여 데이터 신호를 생성하고, 이 데이터 신호를 상기 구동회로부(279)에 구비된 복조부(241)에 공급한다.

상기 구동회로부(279)는 제어부(244), 복조부(241), 클럭발생부(242), 및 리셋부(243)(Power On Reset)를 포함한다.

상기 정류부(202)로부터 발생된 구동전원(VDD)은 상기 제어부(244), 복조부(241), 클럭발생부(242), 및 리셋부(243) 그리고, 저장부(250)에 공통으로 공급되어, 상기 열거한 구성요소들을 동작시키는 전원으로 사용된다.

상기 정류부(202)로부터 발생된 기준전압과, 상기 구동전원 생성부(201)로부터 발생된 데이터 신호는 복조부(241)에 공급된다. 상기 복조부(241)는 상기 데이터 신호를 디지털 데이터 신호로 복조한다. 즉, 상기 데이터 신호를 하이 논리전압과 로우 논리전압을 갖는 디지털 신호로 복조한다. 그리고, 이 복조된 디지털 데이터 신호를 제어부(244)에 공급한다.

상기 복조부(241)는 이러한 동작을 수행하기 위해서, 상기 정류부(202)로부터의 기준전압을 상기 데이터 신호에 가산하여 상기 디지털 데이터 신호를 생성한다.

상기 클럭발생부(242)는 상기 정류부(202)로부터의 구동전원(VDD)에 응답하여 클럭펄스(CLK)를 발생시키고, 이 클럭펄스(CLK)를 제어부(244)에 공급한다.

상기 제어부(244)는 상기 디지털 데이터 신호를 상기 클럭펄스(CLK)를 사용 하여 샘플링한다. 상기 제어부(244)는 이 샘플링된 디지털 데이터 신호를 판독하여 이 디지털 신호가 어떠한 명령을 수행하라는 명령어인지 알아내고, 이 명령을 수행하기 위한 제어신호를 생성한다.

상기 제어부(244)는 상기 명령에 따라 상기 리더기로 데이터 신호를 송신하게 되는데, 이때 상기 데이터 신호의 송신 타이밍을 제어한다.

또한, 상기 제어부(244)는 필요에 따라 상기 샘플링된 데이터 신호를 상기 저장부(250)에 저장하거나, 상기 저장부(250)에 저장된 데이터 신호를 읽어들여 필요한 동작을 수행한다.

리셋부(243)는 상기 정류부(202)로부터 구동전원(VDD)이 공급될 때마다 리셋신호(RS)를 발생시키고, 이 리셋신호(RS)를 상기 제어부(244)에 공급함으로써 상기 제어부(244)의 레지스터를 초기화시킨다.

데이터 송신부(260)는 상기 제어부(244)로부터의 제어신호에 따라 제어되어 상기 리더기가 요청한 데이터 신호를 상기 리더기에 송신한다.

상기 데이터 송신부(260)는 상기 제어부(244)로부터의 제어신호에 따라 임피던스(상기 안테나(233)와 상기 리더기간의 임피던스)를 조절함으로써, 상기 제어부(244)가 송신하고자 하는 데이터 신호를 반송파 신호(281) 형태로 리더기에게 송신한다. 상기 리더기는 상기 반송파 신호(281)를 복조하여 원래의 데이터 신호로 복원한다.

상기 리더기는 제 1 전송 기간에 전력 신호와 명령어 신호를 번갈아가며 발생시켜 상기 태그 칩에 전송하며, 제 2 전송 기간에 상기 전력 신호만을 발생시켜 상기 태그 칩에 전송한다. 상기 제 1 전송 기간과 제2 전송 기간은 번갈아 가며 진행된다.

이에 따라, 상기 제 1 전송 기간에 상기 태그 칩은 필요한 전력을 공급받아 구동전원(VDD)을 생성하고, 상술한 각 구성요소를 구동시키기 위한 구동전원(VDD)을 생성한다. 또한, 상기 제 1 전송 기간에 상기 태그 칩은상기 리더기로부터의 데이터 신호를 공급받고 이를 판독하여 리더기로부터의 명령을 수행한다.

제 2 전송기간에는 상기 태그 칩이 상기 리더기로부터의 명령에 따라 필요한 데이터 신호를 상기 리더기에 전송하는 기간으로서, 이 기간에 상기 리더기는 전력 신호만을 상기 태그 칩에 전송한다.

저장부(250)는EEPROM(electrically erasable and programmable read only memory)으로서 상기 저장부(250)는 상기 정류부(202)로부터의 구동전원(VDD)을 공급받는다. 한편, 이 저장부(250)에 데이터를 쓰기 위한 동작을 수행하기 위해서는 최소 10[V]이상의 전압이 필요하다. 이러한 전압은 상기 구동전원 생성부(201)로부터 출력된, 즉 정류되지 않은 구동전원(Vddp)을 사용한다.

이와 같이 구성된 태크 칩과 리더기 간의 데이터 송수신의 위해서는 송수신 주파수를 결정하여야 하고 이와 같은 리더기와 태그 칩 간의 송수신 주파수를 결정하기 위해서는 상기 리더기에서 태크 칩으로 프리엠블(preamble) 신호를 출력하고 상기 태그 칩은 상기 프리엠블 신호를 판독하여 상기 리더기로 데이터를 전송 시에 전송 주파수를 가변시켜야 한다.

상기 프리엠블 신호의 포멧에 관하여 설명하면 다음과 같다.

도 2는 일반적인 UHF 대역의 태그 칩에대한 국제 표준(ISO Type-C)에서 설정된 데이터 "0"과 "1"에대한 심볼이며, 도 3은 일반적인 리더기에서 태그칩으로 송신하는 프리엠블 신호의 타이밍이다.

일반적인 UHF 대역의 태그 칩에 대한 국제 표준(ISO Type-C)에서 설정된 데이터 "0"과 "1"에 대한 심볼은 도 2에 도시한 바와 같다. 이 때, 태리(TARI)의 길이는 6.25㎲ ~ 25㎲로 가변된다. 따라서, 데이터 "1"의 길이는 최소 1.5×6.25㎲ 최대 2×25㎲의 길이를 갖는다.

리더기에서 태그칩으로 송신하는 프리엠블 신호의 타이밍은, 도 3에 도시한 바와 같이, 프리엠블 신호의 스타트를 알리는 딜리미터(delimiter) 구간(12.5㎲±%)과, 1 태리 구간(1tari)과, 리더기에서 태그칩으로 전송하는 데이터의 정보를 나타내는 구간(RTcal; 2.5tari 내지 3.0tari)과, 태그칩에서 리더기로 송신할 때 요구되는 정보를 나타내는 구간(TRcal; 1.1RTcal 내지 3RTcal)으로 구성된다.

이와 같이, 태그칩은 리더기에서 송신된 프리엠블 신호의 가변 태리를 정확하게 판독하여야 하고, 태그칩에서 리더기로 데이터를 전송 시 상기 판독된 태리 길이에 따라 전송 주파수를 정확하게 매칭시켜전송하여야만 오동작을 방지할 수있다.

도 4는 일반적인 태그 칩이 리더기로 데이터를 송신할 때 만족시켜야 하는 주파수를 테이블로 나타낸 것이다.

따라서, 종래의 태그칩에서는, 상기 1 태리 구간을 상기 클럭발생부(242)에서 발생되는 클럭신호로 카운트하여 가변 태리 구간을 판독한다.

예를들면, 상기 도 3과 같은 프리엠블 신호가 상기 리더기에서 상기 태그칩으로 송신되면, 상기 태그 칩은, 상기 클럭발생부(242)에서 3.84MHz의 클럭을 발생하고, 상기 제어부(244)에서 상기 딜리미터 구간이 끝난 시점부터 상기 3.84MHz의 클럭신호를 이용하여 1 태리(tari) 구간을 카운트한다.

즉, 상기 태리 구간에서 상기 3.84MHz의 클럭신호가 24개 카운트되면 태리 길이가 6.25㎲이고, 상기 3.84MHz 클럭신호가 48개 카운트되면 태리 길이가 12.5㎲이고, 상기 3.84MHz 클럭신호가 96개 카운트되면 태리 길이가 25㎲임을 알 수 있다.

이와 같이 종래의 태그 칩에 있어서는 가변되는 태리의 길이를 판독하기 위하여 3.84MHz의 고 주파수 클럭신호를 이용하므로 전력 소비가 높고, 또한 대용량의 카운터가요구되는 문제점이 있었다. 특히 태그 칩의 경우 별도의 배터리를 내장하고 있지 않기 때문에 높은 전력 소모는 태그 칩에있어서 치명적이다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, RFID(무선인식) 시스템에서 1 태리 길이를 판독하기 위한 클럭신호를 다 분주하여 전력 소모를 줄이고 카운터 용량을 감소 시킬 수 있는 태그 칩을 위한태리 길이 판독 장치 및 방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 태그 칩을위한 태리 길이 판독 장치는, 인에이블되면 일정한 주파수를 갖는 클럭신호를 발생하고 주파수 제 어신호에 따라 상기 클럭신호를 1/2분주, 1/3분주 또는 1/6분주하여 출력하는 가변 클럭 발생부 상기 가변 클럭 발생부에서 출력되는 클럭신호를 카운트하여 출력하고 8개가 카운트되면 캐리 신호를 출력하는 3비트 카운터 상기 3비트 카운터에서 출력되는 캐리 신호를 카운트하여 출력하는 2비트 카운터 그리고 상기 가변 클럭 발생부에 주파수 제어신호를 출력하고 상기 3비트 카운터 및 2비트 카운터를 인에이블/리셋시키고 상기 3비트 카운터 및 2비트 카운터에서 출력된 카운트 신호를 수신하여 태리 길이를 판독하는 프리엠블 검출 제어부를 구비하여 구성됨에 그 특징이 있다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 태그 칩을 위한 태리 길이 판독 방법은, 메인 클럭신호를 이용하여 프리엠블 신호의 딜리미터를 검출하여 태리 시작점을 인식하는 단계 그리고, 상기 메인 클럭신호 및 상기 메인 클럭신호를 1/2, 1/3, 또는 1/6 분주한 클럭신호를 조합하여 캐리의 길이를 판독하는 단계를 포함하여 이루어짐에 그 특징이 있다.

이하, 상기와 같은 특징을 갖는 본 발명에 따른 태그 칩을 위한 태리 길이판독 장치 및 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.

도 5는 본 발명에 따른 태그 칩을 위한 태리 길이 판독장치의 블록 구성도이고, 도 6은 본 발명에 따른 태그 칩을 위한태리 길이 판독 장치의 클럭 발생부의 상세 회로 구성도이다.

본 발명에 따른 태그 칩을 위한 태리 길이 판독 장치는, 도 5에 도시한 바와 같이, 전원(core VDD)이 인에이블(EN) 신호로 공급되면 일정한 주파수를 갖는 클럭 신호를 발생하고 외부의 주파수 제어신호(freq_adjust, 3비트)에 따라 상기 클럭신호를 1/2분주, 1/3분주 또는 1/6분주하여 출력하는 가변 클럭 발생부(101)와, 외부의 인에이블신호(EN1) 및 리셋신호(RESET1) 신호에 따라 제어되어 상기 가변 클럭 발생부(101)에서 출력되는 클럭신호를 일정 개수(8개) 카운트하여 출력하고 해당 개수가 카운트되면 캐리(carry) 신호를 출력하는 3비트 카운터(102)와, 외부의 인에이블신호(EN2) 및 리셋신호(RESET2) 신호에 따라 제어되어 상기 3비트 카운터(102)에서 출력되는 캐리 신호를 카운트하여 출력하는 2비트 카운터(103)와, 상기 가변 클럭 발생부(101)에 주파수 제어신호(freq_adjust)를 출력하고 상기 3비트 카운터(102) 및 2비트 카운터(103)에 인에이블 신호(EN1, EN2) 및 리셋신호(RESET1, RESET2)를 출력하고 상기 3비트 카운터(102) 및 2비트 카운터(103)에서 출력된 카운트 신호를 수신하여 태리 길이를 판독하는 프리엠블 검출 제어부(104)를 구비하여 구성된다.

여기서, 상기 가변 클럭 발생부(101)의 회로적 구성은 도 6과 같다.

즉, 도 6에 도시한 바와 같이, 상기 가변 클럭 발생부(101)는, 직렬로 연결되고 동시에 인에이블 신호가 인가되어 최종 출력신호가 맨 처음으로 피드백되도록 구성되는 제 1 내지 제 5 인버터(111, 112, 113, 114, 115)와, 클럭 주파수를 분주하기 위해 일정 용량을 갖는 제 1 내지 제 3 커패시터(C11, C12, C13)와, 상기 프리엠블 검출 제어부(104)의 주파수 제어신호(freq_adjust1)에 따라 상기 제 1 인버터(111)의 출력단에 상기 제 1 커패시터(C11)를 연결/차단하는 제 1 스위치(116)와, 상기 프리엠블 검출 제어부(104)의 주파수 제어신호(freq_adjust2)에 따라 상 기 제 2 인버터(112)의 출력단에 상기 제 2 커패시터(C12)를 연결/차단하는 제 2 스위치(117)와, 상기 프리엠블 검출 제어부(104)의 주파수 제어신호(freq_adjust3)에 따라 상기 제 3 인버터(113)의 출력단에 상기 제 3 커패시터(C13)를 연결/차단하는 제 3 스위치(118)를 구비하여 구성된다.

이와 같이 구성되는 본 발명에 따른 태그 칩을 위한 태리 길이 판독 장치의 태리 길이판독 방법을 설명하면 다음과 같다.

도 7은 본 발명에 따른 태그 칩을 위한 태리 길이 판독장치의 클럭 주파수를 가변(분주)하는 방법을 설명하기 위한 타이밍도이다.

먼저, 상기 가변 클럭 발생부(101)는 인에이블되면 3.84MHz의 클럭신호를 발생한다.

그리고, 상기 가변 클럭 발생부(101)는 상기 프리엠블 검출 제어부(104)에서 주파수 제어신호(freq_adjust)가 001로 출력되면(제 1 주파수 제어신호(freq_adjust1)만 인에이블 됨), 제 1 스위치(116)가 턴온되어 제 1 커패시터(C11)를 연결하므로 상기 3.84MHz의 클럭신호를 1/2 분주하여 1.92MHz의 클럭신호를 출력한다.

또한, 상기 가변 클럭 발생부(101)는 상기 프리엠블 검출 제어부(104)에서 주파수 제어신호(freq_adjust)가 011로 출력되면(제 1, 제 2 주파수 제어신호(freq_adjust1, freq_adjust2)가 인에이블 됨), 제 1, 제 2 스위치(116, 117)가 턴온되어 제 1, 제 2 커패시터(C11, C12)를 연결하므로 상기 3.84MHz의 클럭신호를 1/3 분주하여 1.28MHz의 클럭신호를 출력한다.

마지막으로, 상기 가변 클럭 발생부(101)는 상기 프리엠블 검출 제어부(104)에서 주파수 제어신호(freq_adjust)가 111로 출력되면(제 1, 제 2, 제 3 주파수 제어신호(freq_adjust1, freq_adjust2, freq_adjust3)가 인에이블 됨), 제 1, 제 2, 제 3 스위치(116, 117, 118)가 턴온되어 제 1, 제 2, 제 3 커패시터(C11, C12, C13)를 연결하므로 상기 3.84MHz의 클럭신호를 1/6 분주하여 640KHz의 클럭신호를 출력한다.

따라서, 도 3과 같은 프리엠블 신호가 상기 리더기에서 상기 태그 칩으로 출력되면, 상기 태그 칩은 상기 3.84MHz의 고 주파수클럭신호로 상기 프리엠블 신호의 딜리미터(delimiter)를 검출한다.

이와 같이 딜리미터를 정상적으로 검출되면, 상기 프리엠블 검출 제어부(104)는, 상기 태리의 최소 길이(스펙)인 6.25㎲를 검출하기 위해, 상기 3비트 카운터(102) 및 2비트 카운터(103)을 인에이블 시켜 초기에 상기 3.84MHz의 고 주파수 클럭신호를 상기 3비트 카운터(102)에서 카운트 하도록 한다.

즉, 상기 3비트 카운터(102)는 상기 3.84MHz의 클럭신호를 카운트하여 상기 프리엠블 검출 제어부(104)로 출력한다. 그리고, 상기 3비트 카운트(102)에서 상기 3.8484MHz의 클럭신호가 8개 카운트되면 상기 3비트 카운트(102)는 캐리(carry) 신호를 출력한다. 이 때, 상기 프리엠블 검출 제어부(104)는 주파수 제어신호로 001를 출력하여 상기 가변 클럭 발생부(101)에서 1/2분주된 1.92MHz의 클럭신호를 출력하도록 하고, 상기 3비트 카운터(102)를 초기화 한다.

그 후, 상기 3비트 카운터(102)는 상기에서 설명한 바와 같은 방법으로, 상 기 가변 클럭 발생부(101)에서 출력한 1.92MHz의 클럭신호를 카운트하여 상기 프리엠블 검출 제어부(104)로 출력하고 8개가 카운트되면 캐리 신호를 출력한다. 이 때, 상기 프리엠블 검출 제어부(104)는 상기 3비트 카운트(102)에서 상기1.92MHz의 클럭신호가 8개 카운트되면 주파수 제어신호로011를 출력하여 상기 가변 클럭 발생부(101)에서 1/3분주된 1.28MHz의 클럭신호를 출력하도록 하고, 상기 3비트 카운터(102)를 초기화 한다.

계속해서, 상기 3비트 카운터(102)는 상기에서 설명한 바와 같은 방법으로, 상기 가변 클럭 발생부(101)에서 출력한 1.28MHz의 클럭신호를 카운트하여 상기 프리엠블 검출 제어부(104)로 출력하고 8개가 카운트되면 캐리 신호를 출력한다. 이 때, 상기 프리엠블 검출 제어부(104)는 상기 3비트 카운트(102)에서 상기 1.28MHz의 클럭신호가 8개 카운트되면 주파수 제어신호로 111를 출력하여 상기 가변 클럭 발생부(101)에서 1/6분주된 640KHz의 클럭신호를 출력하도록 하고, 상기 3비트 카운터(102)를 초기화 한다.

또한, 상기 3비트 카운터(102)는 상기에서 설명한 바와 같은 방법으로, 상기 가변 클럭 발생부(101)에서 출력한 640KHz의 클럭신호를 카운트하여 상기 프리엠블 검출 제어부(104)로 출력한다.

상기와 같은 과정에서, 상기 3비트 카운터(102)에서 출력된 캐리 신호를 상기 2비트 카운터(103)가 카운트하여 상기 프리엠블 검출 제어부(104)로 출력한다.

이와 같은 방법으로, 클럭신호를 가변(분주)하여 캐리의 길이를 판독하고 판독이 끝나면 가변 클럭발생부(101), 3비트 카운터(102) 및 2비트 카운터(103)를 리 셋 시킨다.

즉, 도 7에 도시한 바와 같이, 초기 3.84MHz의 클럭신호와 1.92MHz의 클럭신호가 각각 8개 카운트되는 시점이 6.25㎲ 캐리의 길이가 되고, 계속해서 1.28MHz의 클럭신호가 8개 카운트된 시점이 12.5㎲ 캐리의 길이가 되며, 640KHz의 클럭신호가 8개 카운트되는 시점이 25㎲ 캐리의 길이가 된다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서 설명한 바와 같은 본 발명에따른 태그 칩을 위한 태리 길이 판독 장치 및 방법에 있어서는 다음과 같은 효과가 있다.

본 발명에 따른 태그 칩을 위한 태리 길이 판독 장치 및 방법은 1 태리 길이를 판독하기 위한 메인 클럭신호를 1/2분주, 1/3분주 및 1/6분주하고 이들을 조합하여 태리 길이를 카운트 하므로 고 주파수의 클럭신호 사용을 억제하므로 전력 소모를 줄일 수 있고, 상기 클럭신호를 카운트하는 카운터가 3비트 및 2비트로 한정되므로 카운터 용량을 감소 시킬 수 있다.

Claims (7)

1. 인에이블되면 일정한 주파수를 갖는 클럭신호를 발생하고 주파수 제어신호에 따라 상기 클럭신호를 1/2분주, 1/3분주 또는 1/6분주하여 출력하는 가변 클럭 발생부

   상기 가변 클럭 발생부에서 출력되는 클럭신호를 카운트하여 출력하고 8개가 카운트되면 캐리 신호를 출력하는 3비트 카운터

   상기 3비트 카운터에서 출력되는 캐리 신호를 카운트하여 출력하는 2비트 카운터 그리고

   상기 가변 클럭 발생부에 주파수 제어신호를 출력하고 상기 3비트 카운터 및 2비트 카운터를 인에이블/리셋시키고 상기 3비트 카운터 및 2비트 카운터에서 출력된카운트 신호를 수신하여 태리 길이를 판독하는 프리엠블 검출 제어부를 구비하여구성됨을 특징으로 하는 태그 칩을 위한태리 길이 판독 장치.
2. 제 1 항에 있어서,

   상기 가변 클럭 발생부는,

   직렬로 연결되고 동시에 인에이블 신호가 인가되어 최종 출력신호가 맨 처음으로 피드백되도록 구성되는 제 1 내지 제 5 인버터와,

   클럭 주파수를 분주하기 위해 일정 용량을 갖는 제 1 내지 제 3 커패시터와,

   상기 프리엠블 검출 제어부의 주파수 제어신호에따라 상기 제 1 인버터의 출 력단에 상기 제 1 커패시터를 연결/차단하고, 상기 제 2 인버터의 출력단에 상기 제 2 커패시터를 연결/차단하며, 상기 제 3 인버터의 출력단에 상기 제 3 커패시터를 각각 연결/차단하는 제 1 내지 제 3 스위치를 구비하여 구성됨을 특징으로 하는 태그칩을 위한 태리 길이 판독 장치.
3. 메인 클럭신호를 이용하여 프리엠블 신호의 딜리미터를 검출하여 태리 시작점을 인식하는 단계 그리고

   상기 메인 클럭신호 및 상기 메인 클럭신호를 1/2, 1/3, 또는 1/6 분주한 클럭신호를 조합하여 캐리의 길이를 판독하는 단계를 포함하여 이루어짐을 특징으로 하는 태그칩을 위한 태리 길이 판독 방법.
4. 제 3 항에 있어서,

   상기 메인 클럭신호는 3.84MHz의 주파수를 갖음을 특징으로 하는 태그 칩을 위한 태리 길이 판독 방법.
5. 제 3 항에 있어서,

   상기 태리 길이의 최소 스펙인 6.25㎲이하는 상기 메인 클럭신호와 메인 클럭신호의 1/2 분주 클럭신호를 이용하여 태리 길이를 판독함을 특징으로 하는 태그 칩을 위한태리 길이 판독 방법.
6. 제 3 항에 있어서,

   상기 태리 길이가 6.25㎲이상 12.5㎲이하인 구간은 상기 메인 클럭신호의 1/3 분주 클럭신호를 이용하여 태리 길이를 판독함을 특징으로 하는 태그 칩을위한 태리 길이 판독 방법.
7. 제 3 항에 있어서,

   상기 태리 길이가 12.5㎲이상인 구간은 상기 메인 클럭신호의 1/6 분주 클럭신호를 이용하여 태리 길이를 판독함을 특징으로 하는 태그 칩을 위한태리 길이 판독 방법.

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