KR100761564B1

KR100761564B1 - 반도체 기억 장치

Info

Publication number: KR100761564B1
Application number: KR1020060072105A
Authority: KR
Inventors: 유이찌 히라노; 다까시 이뽀시; 시게또 마에가와; 고지 니이
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2003-08-28
Filing date: 2006-07-31
Publication date: 2007-09-27
Anticipated expiration: 2024-08-27
Also published as: KR20060095912A; US7675122B2; US20080211035A1; TW200525704A; TWI244729B; US7382026B2; US20080001226A1; US20050078546A1; CN100423267C; CN1591877A; US7271454B2; KR20050021928A; KR100706737B1

Abstract

본 발명은 SRAM 셀의 형성 면적의 증대를 억제하면서, 동작의 안정화를 도모한다. SRAM 셀의 액세스 트랜지스터 Q5의 게이트 전극(33) 위에는 워드선에 접속하는 컨택트(45)가 형성된다. 컨택트(45)는 소자 분리 절연막(14)을 관통하여 SOI층(13)에까지 도달한다. 드라이버 트랜지스터 Q1의 보디(body) 영역과 제1 액세스 트랜지스터 Q5의 보디 영역은, 소자 분리 절연막(14) 하방의 SOI층(13)을 통하여 서로 전기적으로 접속하고 있다. 따라서, 액세스 트랜지스터 Q5는 그 게이트 전극과 보디 영역 사이가 컨택트(45)로 접속된 DTMOS 구조가 되고, 컨택트(45)는 또한 제1 드라이버 트랜지스터 Q1의 보디 영역에도 전기적으로 접속한다.

SRAM 셀, MOS 트랜지스터, 컨택트 홀

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

도 1은 일반적인 SRAM 셀의 회로도.

도 2는 실시예 1에 따른 SRAM 셀의 구성을 도시하는 도면.

도 3은 실시예 1에 따른 SRAM 셀의 구성을 도시하는 도면.

도 4는 실시예 1에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 5는 실시예 1에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 6은 실시예 1에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 7은 실시예 1에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 8은 실시예 1에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 9는 실시예 1에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 10은 실시예 1에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 11은 실시예 1에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 12는 실시예 1에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 13은 실시예 1에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 14는 실시예 1에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 15는 실시예 1에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 16은 실시예 1에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 17은 실시예 2에 따른 SRAM 셀의 구성을 도시하는 도면.

도 18은 실시예 2에 따른 SRAM 셀의 구성을 도시하는 도면.

도 19는 실시예 2에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 20은 실시예 2에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 21은 실시예 2에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 22는 실시예 2에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 23은 실시예 2에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 24는 실시예 2에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 25는 실시예 2에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 26은 실시예 2에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

도 27은 실시예 2에 따른 SRAM 셀의 제조 공정을 도시하는 도면.

*도 28은 실시예 3에 따른 SRAM 셀의 구성을 도시하는 도면.

도 29는 실시예 3에 따른 SRAM 셀의 구성을 도시하는 도면.

도 30은 실시예 4에 따른 SRAM 셀의 구성을 도시하는 도면.

도 31은 실시예 4에 따른 SRAM 셀의 구성을 도시하는 도면.

도 32는 실시예 5에 따른 SRAM 셀의 구성을 도시하는 도면.

도 33은 실시예 5에 따른 SRAM 셀의 구성을 도시하는 도면.

도 34는 본 발명의 배경 기술인 SRAM의 레이아웃을 도시하는 도면.

도 35는 실시예 6에 따른 SRAM 셀의 레이아웃을 도시하는 도면.

도 36은 실시예 7에 따른 SRAM 셀의 구성을 도시하는 도면.

도 37은 실시예 8에 따른 SRAM 셀의 구성을 도시하는 도면.

도 38은 실시예 8에 따른 SRAM 셀의 구성을 도시하는 도면.

도 39는 실시예 8에 따른 SRAM 셀의 변형예를 도시하는 도면.

도 40은 실시예 8에 따른 SRAM 셀의 변형예를 도시하는 도면.

도 41은 실시예 9에 따른 SRAM 셀의 구성을 도시하는 도면.

도 42는 실시예 9에 따른 SRAM 셀의 구성을 도시하는 도면.

도 43은 실시예 9에 따른 SRAM 셀의 변형예를 도시하는 도면.

도 44는 실시예 9에 따른 SRAM 셀의 변형예를 도시하는 도면.

도 45는 실시예 9에 따른 SRAM 셀의 변형예를 도시하는 도면.

도 46은 실시예 10에 따른 SRAM 셀의 구성을 도시하는 도면.

도 47은 실시예 10에 따른 SRAM 셀의 구성을 도시하는 도면.

도 48은 실시예 10에 따른 SRAM 셀의 변형예를 도시하는 도면.

도 49는 실시예 10에 따른 SRAM 셀의 변형예를 도시하는 도면.

도 50은 실시예 11에 따른 SRAM 셀의 구성을 도시하는 도면.

도 51은 실시예 11에 따른 SRAM 셀의 구성을 도시하는 도면.

도 52는 실시예 11에 따른 SRAM 셀의 변형예를 도시하는 도면.

도 53은 실시예 11에 따른 SRAM 셀의 변형예를 도시하는 도면.

도 54는 실시예 11에 따른 SRAM 셀의 변형예를 도시하는 도면.

도 55는 실시예 1, 2, 6에 따른 SRAM 셀의 등가 회로를 도시하는 도면.

도 56은 실시예 1의 효과를 설명하기 위한 도면.

도 57은 실시예 3에 따른 SRAM 셀의 등가 회로를 도시하는 도면.

도 58은 실시예 8에 따른 SRAM 셀의 등가 회로를 도시하는 도면.

도 59는 실시예 10에 따른 SRAM 셀의 등가 회로를 도시하는 도면.

도 60은 실시예 12에 따른 SRAM 셀의 구성을 도시하는 도면.

도 61은 실시예 12에 따른 SRAM 셀의 변형예를 도시하는 도면.

도 62는 실시예 12에 따른 SRAM 셀의 변형예를 도시하는 도면.

도 63은 실시예 12에 따른 SRAM 셀의 변형예를 도시하는 도면.

도 64는 실시예 13에 따른 SRAM 셀의 등가 회로를 도시하는 도면.

도 65는 실시예 13에 따른 SRAM 셀의 구성을 도시하는 도면.

도 66은 실시예 13에 따른 SRAM 셀의 변형예를 도시하는 도면.

도 67은 실시예 14에 따른 SRAM 셀의 등가 회로를 도시하는 도면.

도 68은 실시예 14에 따른 SRAM 셀의 구성을 도시하는 도면.

도 69는 실시예 14에 따른 SRAM 셀의 변형예를 도시하는 도면.

도 70은 실시예 15에 따른 SRAM 셀의 구성을 도시하는 도면.

도 71은 실시예 16에 따른 SRAM 셀의 구성을 도시하는 도면.

도 72는 실시예 17에 따른 SRAM 셀의 구성을 도시하는 도면.

도 73은 실시예 17에 따른 SRAM 셀의 구성을 도시하는 도면.

도 74는 실시예 17에 따른 SRAM 셀의 구성을 도시하는 도면.

도 75는 실시예 17에 따른 SRAM 셀의 구성을 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

Q1 : 제1 드라이버 트랜지스터

Q2 : 제2 드라이버 트랜지스터

Q3 : 제1 로드 트랜지스터

Q4 : 제2 로드 트랜지스터

Q5 : 제1 액세스 트랜지스터

Q6 : 제2 액세스 트랜지스터

1 : SRAM 셀

11 : 실리콘 기판

12 : BOX층

13 : SOI층

14 : 소자 분리 절연막

19 : P⁺ 영역

21 : 제1 활성 영역

22 : 제2 활성 영역

23 : 제3 활성 영역

24 : 제4 활성 영역

31 : 제1 게이트 전극

32 : 제2 게이트 전극

33 : 제3 게이트 전극

34 : 제4 게이트 전극

35∼46 : 컨택트

57 : 실리사이드층

61 : 제5 활성 영역

62 : 제6 활성 영역

67 : 제7 활성 영역

68 : 제8 활성 영역

70 : 실리사이드층

71, 72, 73 : 완전 분리 영역

75, 76 : SOI층 상부의 실리사이드에 의한 배선

77 : 접지 배선

78 : 전원 배선

79 : 제9 활성 영역

80 : 제10 활성 영역

81 : 제11 활성 영역

82 : 제12 활성 영역

451 : 배리어 메탈

191 : P형 영역

본 발명은 반도체 기억 장치에 관한 것으로, 특히 SRAM(Static Random Access Memory)에 관한 것이다.

SOI(Silicon On I㎱ulator) 기판을 이용한 MOSFET(Metal Oxide Silicon Field Effect Tra㎱istor)에서, 동작 속도의 고속화 및 전류 구동 능력의 향상을 도모하는 수단으로서, DTMOSFET(Dynamic Threshold voltage MOSFET, 이하 「DTMOS」라고 칭함)가 제안되고 있다(예를 들면, 특허 문헌 1 참조).

SOI 기판은, 실리콘 기판, 매립 산화막(BOX: Buried Oxide)층, 및 실리콘층(SOI층)이 이 순서로 적층된 적층 구조를 갖는다. DTMOS에서, SOI층 상에는 하면에 게이트 산화막을 갖는 게이트 전극이 선택적으로 형성된다. 또한, SOI층 내에는, 해당 게이트 전극의 하방에 위치하는 보디(body) 영역을 사이에 두고 쌍을 이루는 소스/드레인 영역이 형성된다. DTMOS의 특징은, 게이트 전극과 보디 영역이 서로 전기적으로 접속되는 데에 있다.

DTMOS에서, 예를 들면 게이트 전극이 H(High) 레벨이 되어 트랜지스터가 ON 상태가 되면, 그에 따라 보디 전위도 H 레벨이 된다. 그렇게 하면, 트랜지스터의 동작 임계값 전압이 내려가고, 그 결과 SOI 기판을 이용한 통상의 MOSFET에 비하여 많은 전류를 흘릴 수 있다(즉, 전류 구동 능력이 향상된다).

일반적으로, 트랜지스터의 게이트 전극은, 활성 영역 위의 전극부와, 그것에 접속하는 소자 분리 절연막 위의 패드부를 갖는다. 특허 문헌 1에 개시되어 있듯 이, DTMOS의 게이트 전극의 패드부에는 소자 분리 절연막의 하방의 SOI층에 도달하는 컨택트가 형성된다. 소자 분리 절연막의 하방의 SOI층은 게이트 전극 아래의 보디 영역에 연결되어 있고, 또한 그 보디 영역과 동일한 도전형이다. 즉, DTMOS의 게이트 전극과 보디 영역은, 상기 컨택트와 소자 분리 절연막의 하방의 SOI층을 통하여, 서로 전기적으로 접속된다.

특허 문헌 1 : 일본 특개 2001-77368호 공보(제4-6페이지, 도 3)

DTMOS는 게이트 전극의 패드부에 게이트 전극과 보디 영역을 접속하기 위한 컨택트가 형성되는 만큼, 통상의 MOSFET에 비교하여 소자 형성 면적이 커진다. 그 때문에, DTMOS는 반도체 기판 상의 작은 면적 내에 많은 트랜지스터를 형성하는 것이 요구되는 디바이스에 적용하는 것은 곤란하다.

그와 같은 디바이스의 하나로서, SRAM을 예로 들 수 있다. SRAM의 메모리 셀을 구성하는 트랜지스터(메모리 트랜지스터) 각각에, DTMOS를 적용하면, SRAM 셀의 동작 임계값 전압이 내려가고, 그 결과 동작 속도 성능을 향상시킬 수 있다. 종래, SRAM 셀은 4개의 트랜지스터와 2개의 부하를 갖는 것이 일반적이었다. 그러나 최근의 반도체 디바이스의 구동 전압의 저전압화에 따라, 각각 2개의 액세스 트랜지스터, 드라이버 트랜지스터 및 로드 트랜지스터의 합계 6개의 트랜지스터로 구성되는 SRAM 셀이 주류가 되고 있다. 그 때문에, SRAM에 DTMOS를 적용하는 것은 더 곤란하게 되어 있다.

또한, DTMOS에서는, 게이트 전극이 보디 영역에 접속하기 때문에, 게이트 전 극의 전위가 상승할 때에 보디 영역과 소스 드레인 사이의 PN 접합에 순방향 바이어스가 가해지고, 그 부분에 누설 전류가 흐르는 경우가 있다. 그 때문에, SRAM 셀에 DTMOS를 적용하면, SRAM의 소비 전력의 증대의 문제가 발생하는 것이 우려된다.

본 발명은 이상과 같은 과제를 해결하기 위해서 이루어진 것으로, SRAM 셀의 형성 면적의 증대를 억제하면서 동작 신뢰성을 향상시키고, 또한 DTMOS를 적용하는 것에 수반하는 소비 전력의 증대를 억제하는 것을 목적으로 한다.

본 발명의 제1 국면에 따른 반도체 기억 장치는, 액세스 MOS(Metal Oxide Semiconductor) 트랜지스터와, 드라이버 MOS 트랜지스터와, 워드선과 상기 액세스 MOS 트랜지스터의 게이트 전극을 접속하는 컨택트를 갖는 SRAM(Static Random Access Memory) 셀을 구비하고, 상기 컨택트는 상기 액세스 MOS 트랜지스터 및 상기 드라이버 MOS 트랜지스터 중 적어도 한 쪽의 보디 영역에 전기적으로 접속되어 있는 것을 특징으로 한다.

제2 국면에 따른 반도체 기억 장치는, 제1 및 제2 로드 MOS 트랜지스터와, 상기 제1 로드 MOS 트랜지스터의 게이트 전극과 상기 제2 로드 MOS 트랜지스터의 드레인 영역을 접속하는 컨택트를 갖는 SRAM 셀을 구비하고, 상기 컨택트는 상기 제1 로드 MOS 트랜지스터의 보디 영역에 전기적으로 접속되어 있는 것을 특징으로 한다.

제3 국면에 따른 반도체 기억 장치는, 로드 MOS 트랜지스터와, 전원 배선과 상기 로드 MOS 트랜지스터의 소스 영역을 접속하는 제1 컨택트를 갖는 SRAM 셀을 구비하고, 상기 제1 컨택트는 상기 로드 MOS 트랜지스터의 보디 영역에 전기적으로 접속되어 있는 것을 특징으로 한다.

본 발명의 제4 국면에 따른 반도체 기억 장치는, 액세스 MOS 트랜지스터와, 드라이버 MOS 트랜지스터와, 접지 배선과 상기 드라이버 MOS 트랜지스터의 소스 영역을 접속하는 제1 컨택트를 갖는 SRAM 셀을 구비하고, 상기 제1 컨택트는 상기 액세스 MOS 트랜지스터 및 상기 드라이버 MOS 트랜지스터 양쪽의 보디 영역에 전기적으로 접속하는 것을 특징으로 한다.

<실시예>

(실시예 1)

도 1은 일반적인 SRAM의 메모리 셀(SRAM 셀)의 회로도이다. 도 1에 도시한 바와 같이, 구동용 NMOS 트랜지스터(드라이버 MOS 트랜지스터)인 제1 드라이버 트랜지스터 Q1 및 제2 드라이버 트랜지스터 Q2와, 부하용 PMOS 트랜지스터(로드 MOS 트랜지스터)인 제1 로드 트랜지스터 Q3 및 제2 로드 트랜지스터 Q4는, 한쌍의 인버터를 구성하고 있다. 이들 인버터는, 서로 접속되어 플립플롭 회로를 구성하고 있다. 그리고, 이 플립플롭 회로와, 데이터의 전송용 NMOS 트랜지스터(액세스 MOS 트랜지스터)인 제1 액세스 트랜지스터 Q5 및 제2 액세스 트랜지스터 Q6에 의해, SRAM 셀(1)이 구성된다. 워드선 WL에는 액세스 트랜지스터 Q5, Q6의 게이트가 접속하고, 비트선 BL 및 BL(바)에는 각각 액세스 트랜지스터 Q5, Q6의 소스/드레인이 접속한다.

도 2는 본 발명의 실시예 1에 따른 반도체 기억 장치인 SRAM의 메모리 셀의 상면도이다. 도 2에 도시한 바와 같이, SRAM 셀(1)은, 반도체층에 가로 방향(워드선(도시되지 않음)의 연장 방향)으로 나열한 제1 P웰 영역, N웰 영역 및 제2 P웰 영역을 구비한다. 이들 P웰 영역 및 N웰 영역에는, 그 상면부에 형성된 소자 분리 절연막(14)에 의해서 규정된 활성 영역(21∼24)이 형성된다. 제1 P웰 영역의 제1 활성 영역(21)에는, 제1 드라이버 트랜지스터 Q1과 제1 액세스 트랜지스터 Q5가 형성된다. 제2 P웰 영역의 제2 활성 영역(22)에는, 제2 드라이버 트랜지스터 Q2와 제2 액세스 트랜지스터 Q6이 형성된다. N웰 영역의 제3 및 제4 활성 영역(23, 24)에는, 제1 및 제2 로드 트랜지스터 Q3, Q4가 각각 형성된다.

활성 영역(21∼24) 상에는, 각각 가로 방향으로 연장되는 제1∼제4 게이트 전극(31∼34)이 형성된다. 제1 게이트 전극(31)은 제1 드라이버 트랜지스터 Q1과 제1 로드 트랜지스터 Q3의 게이트로서 기능하고, 제2 게이트 전극(32)은, 제2 드라이버 트랜지스터 Q2와 제2 로드 트랜지스터 Q4의 게이트로서 기능한다. 제3 및 제4 게이트 전극(33, 34)은 각각, 제1 및 제2 액세스 트랜지스터 Q5, Q6의 게이트로서 기능한다. 이러한 레이아웃으로 함으로써, 각 활성 영역(21∼24) 및 각 게이트 전극(31∼34)은 단순한 형상으로 되기 때문에, SRAM 셀(1)의 형성 면적의 축소화에 적합하다.

드라이버 트랜지스터 Q1, Q2의 소스 영역은, 각각 컨택트(35, 36)를 통하여 접지(GND) 배선에 접속된다. 로드 트랜지스터 Q3, Q4의 소스 영역은, 각각 컨택트(37, 38)를 통하여 전원(Vdd) 배선에 접속된다.

제1 게이트 전극(31) 상의 컨택트(39)는, 제2 로드 트랜지스터 Q4의 드레인 영역에도 도달하고 있고, 상층의 배선(도시되지 않음)을 통하여 제2 드라이버 트랜지스터 Q2의 드레인 영역 위의 컨택트(40)에 접속한다. 마찬가지로, 제2 게이트 전극(32) 상의 컨택트(41)는, 제1 로드 트랜지스터 Q3의 드레인 영역에도 도달하고 있고, 상층의 배선(도시되지 않음)을 통하여 제1 드라이버 트랜지스터 Q1의 드레인 영역 위의 컨택트(42)에 접속한다.

제1 액세스 트랜지스터 Q5의 소스/드레인 영역의 한쪽은 제1 드라이버 트랜지스터 Q1의 드레인 영역에 연결되어 있고, 다른 쪽은 컨택트(43)를 통하여 비트선에 접속한다. 마찬가지로, 제2 액세스 트랜지스터 Q6의 소스/드레인 영역의 한쪽은 제2 드라이버 트랜지스터 Q2의 드레인 영역에 연결되어 있고, 다른 쪽은 컨택트(44)를 통하여 비트선에 접속한다.

그리고, 제3 게이트 전극(33) 및 제4 게이트 전극(34)은 각각 컨택트(45, 46)를 통하여 워드선에 접속한다. 이상의 구성에 의해, 도 1에 도시한 SRAM 셀의 회로 구성이 얻어진다.

단, 본 실시예에 따른 SRAM 셀(1)은 컨택트(45)가 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 보디 영역에도 전기적으로 접속하고, 컨택트(46)가 제2 드라이버 트랜지스터 Q2 및 제2 액세스 트랜지스터 Q6의 보디 영역에도 전기적으로 접속하는 점에서, 종래의 SRAM 셀과 서로 다르다. 즉, 본 실시예에 따른 SRAM 셀(1)의 등가 회로는 도 55에 도시된 바와 같다.

본 실시예의 SRAM 셀(1)에서는, 제1 드라이버 트랜지스터 Q1, 제1 로드 트랜 지스터 Q3 및 제1 액세스 트랜지스터 Q5의 조와, 제2 드라이버 트랜지스터 Q2, 제2 로드 트랜지스터 Q4 및 제2 액세스 트랜지스터 Q6의 조는, 각각 도 2와 같이 대칭으로 레이아웃되고, 또한 서로 마찬가지의 구조를 갖는다.

도 3은 실시예 1에 따른 SRAM 셀의 구성을 설명하기 위한 도면으로, 도 2에 도시한 SRAM 셀(1)에서의 A-A선을 따른 단면도이다. 즉, 도 2는 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 단면도이다. 제2 드라이버 트랜지스터 Q2 및 제2 액세스 트랜지스터 Q6도 이것과 마찬가지의 구성이며, 이하의 설명에서는, 간단히 하기 위해 이들의 상세한 설명은 생략한다.

SRAM 셀(1)은 실리콘 기판(11), 매립 산화막(BOX: Buried Oxide)층(12), SOI층(13)으로 이루어지는 SOI 기판 위에 형성되어 있다. SOI층(13)의 상면부에는 선택적으로 소자 분리 절연막(14)이 형성되고, 그것에 의하여 제1 활성 영역(21)이 규정된다. 제1 활성 영역(21)의 상면에는 게이트 산화막(15)이 형성되어 있고, 제1 게이트 전극(31) 및 제3 게이트 전극(33)은 그 위에 형성된다. 제1 게이트 전극(31)은 폴리실리콘층(31a) 및 실리사이드층(31b)에 의한 2층 구조이고, 마찬가지로 제3 게이트 전극(33)은 폴리실리콘층(33a) 및 실리사이드층(33b)에 의한 2층 구조이다.

제1 게이트 전극(31) 및 제3 게이트 전극(33) 위에는 실리콘 산화막(16), 실리콘 질화막(17), 실리콘 산화막(18)으로 이루어지는 층간 절연막이 형성된다. 상기 층간 절연막 내에 형성되어, 상층의 워드선(도시되지 않음)에 접속하는 컨택트(45)는 제3 게이트 전극(33)에 접속함과 함께, 소자 분리 절연막(14)을 관통하여 그 아래의 SOI층(13)에도 접속하고 있다.

제1 활성 영역(21)에서, 제1 게이트 전극(31) 아래의 P형 영역은 제1 드라이버 트랜지스터 Q1의 보디 영역이고, 제3 게이트 전극(33) 아래의 P형 영역은 제1 액세스 트랜지스터 Q5의 보디 영역이다. 도 3과 같이, 소자 분리 절연막(14)의 바닥은 BOX층(12)에까지 도달하지 않는다. 그 때문에, 제1 드라이버 트랜지스터 Q1의 보디 영역과, 제1 액세스 트랜지스터 Q5의 보디 영역은, 소자 분리 절연막(14) 아래의 SOI층(13)(P웰)을 통하여 서로 전기적으로 접속되어 있다.

따라서, 컨택트(45)는 제3 게이트 전극(33)에 접속함과 함께, 제1 액세스 트랜지스터 Q5의 보디 영역과 제1 드라이버 트랜지스터 Q1의 보디 영역의 양쪽에도 전기적으로 접속하게 된다. 즉, 제1 액세스 트랜지스터 Q5는 그 게이트 전극과 보디 영역 사이가 컨택트(45)로 접속된 소위 DTMOS 구조를 갖고 있고, 상기 컨택트(45)는 또한 제1 드라이버 트랜지스터 Q1의 보디 영역에도 접속하고 있다.

또, 본 실시예에서는, 도 3과 같이 컨택트(45)와 SOI층(13)이 접속하는 부분에, 제1 P웰 영역의 다른 부분보다도 불순물 농도가 높은 P⁺ 영역(19)이 형성되어 있다. 그에 따라, 컨택트(45)와 SOI층(13) 사이에서의 오믹 접속이 실현된다.

이 구성에 따르면, 워드선의 전위가 높아지는 SRAM 셀의 구동 시에는, 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 보디 전위도 높아지게 된다. 그에 따라, 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 동작 임계값 전압이 내려가서, 전류 구동 능력이 향상된다. 즉, 제1 드라이버 트랜지스 터 Q1과 제1 액세스 트랜지스터 Q5의 양쪽에 DTMOS와 마찬가지의 효과가 얻어진다. 따라서, SRAM 셀(1)의 동작 임계값 전압이 내려가서, SRAM 셀(1)의 동작 속도 성능은 향상된다. 또한, 워드선의 전위가 0V가 되는 SRAM 셀(1)의 스탠바이 시에는, 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 보디 전위도 0V에 고정되게 되기 때문에, 해당 SRAM 셀(1)의 소프트 에러 내성이 향상하고, 신뢰성이 높은 SRAM이 얻어진다. 이들 효과를 얻기 위해서 형성되는 보디 영역에의 컨택트는, 컨택트(45) 1개뿐이다. 따라서, 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5 각각에 DTMOS를 적용하는 경우에 비하여 형성 면적의 증대는 억제된다.

또한, 컨택트(45)와 SOI층(13)이 접속하는 부분에 비교적 불순물 농도가 높은 P⁺ 영역(19)을 형성함으로써, 컨택트(45)와 SOI층(13) 사이에서의 오믹 접속을 가능하게 하고 있기 때문에, 컨택트(45)와 SOI층(13) 사이의 접속 저항에 의한 전압 강하는 낮게 억제된다. 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5에서 전류 구동 능력 향상의 효과가 효율적으로 얻어진다.

도시는 생략했지만, 제2 드라이버 트랜지스터 Q2 및 제2 액세스 트랜지스터 Q6도 이것과 마찬가지의 구성을 갖는다. 즉, 도 2에 도시한 컨택트(46)는 워드선과 제4 게이트 전극(34) 사이를 접속함과 함께, 제2 액세스 트랜지스터 Q6의 보디 영역 및 제2 드라이버 트랜지스터 Q2의 보디 영역의 양쪽에 전기적으로 접속되어 있다. 따라서 상기한 본 실시예의 이점은, 제2 드라이버 트랜지스터 Q2 및 제2 액 세스 트랜지스터 Q6에서도 얻어진다.

그런데, SRAM 셀의 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6에 DTMOS를 적용한 경우, 워드선이 보디 영역에 접속하고 있기 때문에, 워드선 전위가 상승할 때에 보디 영역과 트랜지스터의 소스 드레인 사이의 PN 접합에 순방향 바이어스가 가해져, 그 부분에 누설 전류가 흐름으로써 소비 전력이 증가하게 된다는 문제가 발생하기 쉽다. 그러나 본 실시예와 같은 SRAM 셀(1)의 구조에 따르면, 그 문제는 경감된다. 이하, 그 효과를 설명한다.

본 실시예에서는, 소자 분리 절연막(14) 하에서의 SOI층(13)은 얇기 때문에, 그 부분에서 유한한 저항값을 갖게 된다. 즉, SRAM 셀(1)의 등가 회로는, 보다 정확하게는 도 56에 도시된 바와 같다. 도시한 바와 같이, 컨택트(45)와 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 보디 영역 사이, 및 컨택트(46)와 제2 드라이버 트랜지스터 Q2 및 제2 액세스 트랜지스터 Q6의 보디 영역 사이 각각에, 소자 분리 절연막(14) 아래의 SOI층(13)이 저항 R로서 삽입된다. 이 저항 R은 수십㏀∼수㏁의 값(제조 프로세스에 따라 다르지만)이 된다. 한편, 보디 영역과 트랜지스터의 소스 드레인 사이의 PN 접합은, 충분히 도통 상태가 될 때까지(해당 PN 접합의 순방향 바이어스가 0.5∼0.6V 이상으로 될 때까지)는 수십㏁∼수GΩ 이상의 고임피던스 상태이기 때문에, 저항 R에서의 전압 강하는 무시할 수 있다. 즉, 워드선 전위가 약 0.6V에 도달할 때까지는, 그 대부분이 해당 PN 접합으로 유지되기 때문에, 보디 전위는 효율적으로 0.6V 가까이까지 상승한다. 그리고 워드선 전압이 0.6V를 초과하면, 해당 PN 접합이 충분히 도통 상태가 되지만 저항 R의 전압 강하가 현저해지기 때문에, 해당 PN 접합에 가해지는 전압이 억제된다. 그 결과, 보디 영역과 트랜지스터의 소스 드레인 사이의 PN 접합에 누설 전류가 흐르는 것에 의한 소비 전력의 증대의 문제가 경감된다.

도 4∼도 16은 본 실시예에 따른 SRAM 셀의 제조 공정을 도시하는 도면이다. 이들 각 도면에서, (a)에 도시한 도면은 도 2에서의 A-A선을 따른 단면도이고, (b)에 도시한 도면은 도 2에서의 B-B선을 따른 단면도이다. 이하, 이들 도면에 기초하여, 본 실시예에 따른 SRAM 셀의 제조 공정을 설명한다.

우선, 실리콘 기판(11) 상에, 100∼500㎚ 정도의 막 두께의 BOX층(12), 및 50∼500㎚ 정도의 막 두께의 SOI층(13)을 적층한 SOI 기판을 준비한다. 해당 SOI층(13)에 대하여, 제1 및 제2 P형 웰 및 N형 웰 형성용 불순물 주입을 행한 후, 그 위에 수십 ㎚의 실리콘 산화막(51)을 형성하고, 또한 수백 ㎚ 정도의 막 두께의 실리콘 질화막(52)을 형성한다(도 4).

그리고 SOI 기판 위에, 활성 영역(21∼24)을 형성하는 영역 위쪽을 개구한 레지스트(53)를 형성한다(즉, 레지스트(53)는 소자 분리 절연막(14)을 형성하는 영역 위쪽에 형성된다). 그리고 레지스트(53)를 마스크로 하여, 실리콘 질화막(52), 실리콘 산화막(51) 및 SOI층(13)을 에칭함으로써 패터닝한다. 이 때의 에칭은, SOI층(13)의 바닥부를 남기고 스톱시킨다. 즉, 소자 분리 절연막(14)이 형성되는 영역의 SOI층(13)은 완전하게는 제거되지 않는다(도 5).

레지스트(53)를 제거한 후, 실리콘 산화막(54)을 전면에 형성한다(도 6). CMP법에 의해 실리콘 산화막(54) 상면을 평탄화하고, 또한 실리콘 질화막(52) 및 실리콘 산화막(51)을 제거한다. 그 결과, SOI층(13)의 오목부 내에 잔류한 실리콘 산화막(54)이 소자 분리 절연막(14)으로 되어, 그 사이의 영역(SOI층(13)의 볼록부)이 활성 영역(21∼24)이 된다(도 7).

그리고 각 활성 영역(21∼24)에, 트랜지스터의 채널 영역을 형성하기 위한 이온 주입을 행한다. NMOS 트랜지스터(드라이버 트랜지스터 Q1, Q2, 액세스 트랜지스터 Q5, Q6)를 형성하는 활성 영역(21, 22)에 대해서는, 예를 들면 붕소(B)를 주입 에너지 수십KeV, 도우즈량 10¹³/㎠ 정도의 조건으로 주입한다. PMOS 트랜지스터(로드 트랜지스터 Q3, Q4)를 형성하는 활성 영역(23, 24)에 대해서는, 예를 들면 인(P)을 주입 에너지 수십 KeV, 도우즈량 10¹³/㎠ 정도의 조건으로 주입한다. 계속해서, 열 산화법에 의해 활성 영역(21∼24) 상면에 열 산화막(55)을 형성한 후, 폴리실리콘막(56)을 전면에 형성한다(도 8).

열 산화막(55) 및 폴리실리콘막(56)을 패터닝하여 게이트 산화막(15) 및 게이트 전극(31∼34)을 형성한다. 그 후, 각 트랜지스터 Q1∼Q6의 소스/드레인 영역을 형성하기 위한 이온 주입을 행한다. NMOS 트랜지스터(드라이버 트랜지스터 Q1, Q2, 액세스 트랜지스터 Q5, Q6)에 대해서는, 예를 들면 비소(As)를, 주입 에너지 수십keV, 도우즈량 10¹⁵/㎠ 정도의 조건으로 주입한다. PMOS 트랜지스터(로드 트랜지스터 Q3, Q4)에 대해서는, 붕소를 주입 에너지 수keV, 도우즈량 10¹⁵/㎠ 정도의 조건으로 주입한다. 또한 각 트랜지스터 Q1∼Q4의 소스/드레인 영역 상부 및 게이 트 전극(31∼34) 상부를 실리사이드화한다. 그에 따라, 활성 영역(21∼24)의 소스/드레인 영역 상부에 실리사이드층(57)이 형성됨과 함께, 각 게이트 전극(31∼34)은 폴리실리콘층과 실리사이드층의 2층 구조가 된다(도 9).

또, 소스/드레인 영역 형성을 위한 이온 주입에서는, 게이트 전극(31∼34)이 마스크가 된다. 따라서, SOI층(13)에서의 게이트 전극(31∼34) 하방 영역에는 소스/드레인이 형성되지 않고, 그 영역은 보디 영역이 된다.

그리고, 전면에 실리콘 산화막(16) 및 실리콘 질화막(17)을 수십 ㎚씩 형성하고, 그 위에 실리콘 산화막(18)을 수백 ㎚ 정도 형성한다(도 10). 그리고, 실리콘 산화막(18) 상에 컨택트(35∼46)의 형성 영역 상방을 개구한 레지스트(58)를 형성한 후, 그것을 마스크로 하고, 실리콘 질화막(17)을 에칭 스토퍼로 하여 실리콘 산화막(18)을 에칭한다. 그리고, 노출한 실리콘 질화막(17), 실리콘 산화막(16)을 순차 에칭하여 각 활성 영역(21∼24) 및 각 게이트 전극(31∼34)에까지 도달하는 컨택트 홀을 형성한다(도 11).

계속해서, 도 11에서 형성한 컨택트 홀 중, 컨택트(45, 46)를 위한 컨택트 홀(예를 들면 도 11의 컨택트 홀(45a)) 이외의 것(예를 들면 도 11의 컨택트 홀(42a))을 매립하도록, 레지스트(59)를 형성한다(도 12). 이 공정에서 레지스트(59)의 패턴으로서는, 도 5에 도시한 활성 영역(21∼24)을 형성하기 위한 레지스트(53)와 동일한 것이어도 된다. 그렇게 하면, 본 공정을 위한 특별한 포토마스크를 준비할 필요는 없다. 도 5의 레지스트(53)는, 종래의 SRAM 셀의 제조에도 사용되는 것이기 때문에, 종래의 SRAM 셀의 제조와 동일한만큼의 포토마스크를 준비하면 되게 된다. 당연히 그 경우, 레지스트(59)는 컨택트홀의 장소에 관계없이, 활성 영역(21∼24)의 상측 전체에 형성된다(도 12의 (a) 참조).

실리콘 산화막(18) 상면의 잉여의 레지스트(59)를 제거하도록 에치백을 행한다(도 13). 그 후, 실리콘 산화막(18) 및 레지스트(59)를 마스크로 하여 컨택트(45, 46)를 위한 컨택트 홀 내의 소자 분리 절연막(14)을 에칭하고, 그 컨택트 홀 내에 SOI층(13)을 노출시킨다(도 14).

레지스트(59)를 제거하고, 다시 컨택트(45, 46)를 위한 컨택트 홀 이외의 컨택트 홀을 매립하도록, 레지스트(60)를 형성한다. 그리고 실리콘 산화막(18) 및 레지스트(60)를 마스크로 하여, 컨택트(45, 46)를 위한 컨택트 홀 내에 이온 주입을 행함으로써, 그 중에 노출된 SOI층(13)에 P⁺ 영역(19)을 형성한다(도 15). 예를 들면, 붕소를 주입 에너지 수keV, 도우즈량 10^14∼15/㎠의 조건으로 주입한다. 이 공정에서 사용하는 레지스트(60)의 패턴으로서도, 도 5의 레지스트(53)와 동일한 것을 사용하면, 본 공정을 위한 특별한 포토마스크를 준비할 필요는 없다.

그리고, 레지스트(60)를 제거하고, 각 컨택트 홀 내에 텅스텐 등의 금속을 매립함으로써, 컨택트(35∼46)를 형성한다(도 16). 그리고 실리콘 산화막(18) 위에, 각 컨택트(35∼46)에 접속하는 비트선, 워드선 등의 필요한 배선 및 이들을 피복하는 층간 절연막 등을 형성함으로써, 본 실시예에 따른 SRAM 셀을 형성할 수 있다.

또한, 본 실시예에서는, 컨택트(45, 46)를 위한 컨택트 홀 내에 SOI층(13)을 노출시키기 위한 에칭 시의 마스크가 되는 레지스트(59)와, P⁺ 영역(19)을 형성하기 위한 이온 주입 시의 마스크가 되는 레지스트(60)를, 각각 별개로 형성하였다. 그러나, 예를 들면 컨택트 홀 내에 SOI층(13)을 노출시킨 후 레지스트(59)를 제거하지 않고, 그것을 그대로 P⁺ 영역(19)을 형성하는 이온 주입의 마스크로 하여 사용해도 된다. 그에 따라, 레지스트(60)를 형성하는 공정을 생략할 수 있기 때문에, 제조 공정이 간략화된다.

(실시예 2)

도 17은 실시예 2에 따른 SRAM 셀의 상면도이다. 이 도 17에서, 도 2에 도시한 것과 마찬가지의 기능을 갖는 요소에는 동일한 부호를 붙이고, 이들 상세한 설명은 생략한다. 또한 본 실시예에서도, 제1 드라이버 트랜지스터 Q1, 제1 로드 트랜지스터 Q3 및 제1 액세스 트랜지스터 Q5의 조와, 제2 드라이버 트랜지스터 Q2, 제2 로드 트랜지스터 Q4 및 제2 액세스 트랜지스터 Q6의 조는 서로 마찬가지의 구조를 갖는다.

실시예 1과 마찬가지로, 실시예 2에 따른 SRAM 셀(1)에서도, 컨택트(45)는 제1 액세스 트랜지스터 Q5 및 제1 드라이버 트랜지스터 Q1의 보디 영역에 전기적으로 접속하고, 컨택트(46)는 제2 드라이버 트랜지스터 Q2 및 제2 액세스 트랜지스터 Q6의 보디 영역에 전기적으로 접속한다. 즉, 본 실시예에 따른 SRAM 셀(1)의 등가 회로도, 도 55와 같이 된다.

단, SRAM 셀(1)은 제1 액세스 트랜지스터 Q5 및 제1 드라이버 트랜지스터 Q1 의 보디 영역에 연결되는 P형의 제5 활성 영역(61), 및 제2 드라이버 트랜지스터 Q2 및 제2 액세스 트랜지스터 Q6의 보디 영역에 연결되는 P형의 제6 활성 영역(62)을 갖고 있다. 그리고, 컨택트(45)는 제5 활성 영역(61)에 접속하고, 컨택트(46)는 제6 활성 영역(62)에 접속한다.

도 18은 도 17의 C-C선을 따른 단면도, 즉 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 단면도이다. 제2 드라이버 트랜지스터 Q2 및 제2 액세스 트랜지스터 Q6도 이것과 마찬가지의 구성이기 때문에, 이들 상세한 설명은 생략한다. 도 18과 같이, 소자 분리 절연막(14)의 바닥은 BOX층(12)에까지 도달하지 않는다. 그 때문에, 제1 드라이버 트랜지스터 Q1의 보디 영역, 제1 액세스 트랜지스터 Q5의 보디 영역 및 제5 활성 영역(61)은 소자 분리 절연막(14) 하방의 SOI층(13)(P웰)을 통하여 서로 전기적으로 접속되어 있다.

컨택트(45)는, 제3 게이트 전극(33)에 접속함과 함께, 제5 활성 영역(61)에 접속한다. 즉, 컨택트(45)는 제5 활성 영역(61)을 통하여 제1 액세스 트랜지스터 Q5의 보디 영역과 제1 드라이버 트랜지스터 Q1의 보디 영역의 양쪽에도 전기적으로 접속한다. 즉, 제1 액세스 트랜지스터 Q5는 그 게이트 전극과 보디 영역 사이가 컨택트(45) 및 제5 활성 영역(61)을 통하여 접속된 DTMOS 구조를 갖고 있고, 그 컨택트(45)는 또한 제1 드라이버 트랜지스터 Q1의 보디 영역에도 전기적으로 접속되어 있다. 제5 활성 영역(61)에는 양자 사이에서의 오믹 접속을 실현하기 위해서, 비교적 불순물 농도가 높은 P⁺ 영역(19)이 형성되어 있다.

이 구성에 따르면, 실시예 1과 마찬가지로, 제1 드라이버 트랜지스터 Q1과 제1 액세스 트랜지스터 Q5의 양쪽에 DTMOS와 마찬가지의 효과가 얻어지고, SRAM 셀(1)의 동작 속도 성능은 향상됨과 함께, 스탠바이 시의 소프트 에러 내성이 향상된다. 그 효과를 얻기 위해서 형성되는 보디 영역으로의 컨택트는, 컨택트(45) 1개뿐이다. 따라서, 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5 각각에 DTMOS를 적용하는 경우에 비하여 형성 면적의 증대는 억제된다.

또한, 제5 활성 영역(61)에 비교적 불순물 농도가 높은 P⁺ 영역(19)을 형성함으로써, 컨택트(45)와 제5 활성 영역(61) 사이에서의 오믹 접속을 가능하게 하고 있기 때문에, 컨택트(45)와 제5 활성 영역(61) 사이의 접속 저항에 의한 전압 강하는 낮게 억제된다. 따라서, 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5에서 전류 구동 능력 향상의 효과가 효율적으로 얻어진다. 또한, 도 2와 도 18을 비교하여 알 수 있듯이, 본 실시예에서는 컨택트(45)는 비교적 두꺼운 SOI층(13)(P⁺ 영역(19))에 접속하고 있고, 또한 양자 간에는 실리사이드층(57)이 형성되어 있기 때문에, 접속 저항의 변동이 작아져서 SRAM 셀(1)의 동작의 안정화에 기여할 수 있다.

또, 도시는 생략했지만, 제2 드라이버 트랜지스터 Q2 및 제2 액세스 트랜지스터 Q6도 이것과 마찬가지의 구성을 갖는다. 즉, 도 17에 도시한 컨택트(46)는, 워드선과 제4 게이트 전극(34) 사이를 접속함과 함께, 제6 활성 영역(62)을 통하여 제2 액세스 트랜지스터 Q6의 보디 영역 및 제2 드라이버 트랜지스터 Q2의 보디 영 역의 양쪽에 전기적으로 접속되어 있다. 따라서 상기한 본 실시예의 이점은, 제2 드라이버 트랜지스터 Q2 및 제2 액세스 트랜지스터 Q6에서도 얻어진다.

도 19∼도 27은, 본 실시예에 따른 SRAM 셀의 제조 공정을 도시하는 도면이다. 이들의 각 도면에서, (a)에 도시한 도면은 도 17에서의 C-C선을 따른 단면도이고, (b)에 도시한 도면은 도 17에서의 D-D선을 따른 단면도이다. 이들 도면에서도, 도 4∼도 16에 도시한 것과 마찬가지의 기능을 갖는 요소에는 동일 부호를 붙이고 있다. 이하, 이들 도면에 기초하여, 본 실시예에 따른 SRAM 셀의 제조 공정을 설명한다.

우선 실시예 1에서 도 4에서 설명한 공정과 마찬가지로, 실리콘 기판(11) 상에 BOX층(12) 및 SOI층(13)을 적층한 SOI 기판을 준비하고, SOI층(13)에 대하여 제1 및 제2 P형 웰 및 N형 웰 형성용 불순물 주입을 행한 후, 그 위에 실리콘 산화막(51) 및 실리콘 질화막(52)을 순차 형성한다.

그 후, SOI 기판 위에, 활성 영역(21∼24, 61, 62)을 형성하는 영역 위쪽을 개구한 레지스트(63)를 형성한다. 그리고 레지스트(63)를 마스크로 하여, 실리콘 질화막(52), 실리콘 산화막(51) 및 SOI층(13)을 에칭함으로써 패터닝한다. 이 때의 에칭은 SOI층(13)의 바닥부를 남기고 스톱시킨다(도 19).

레지스트(63)를 제거한 후, 실리콘 산화막(54)을 전면에 형성한다(도 20). CMP법에 의해 실리콘 산화막(54) 상면을 평탄화하고, 또한 실리콘 질화막(52) 및 실리콘 산화막(51)을 제거한다. 그 결과, SOI층(13)의 오목부 내에 잔류한 실리콘 산화막(54)이 소자 분리 절연막(14)으로 되어, 그 사이의 영역(SOI층(13)의 볼록 부)이 활성 영역(21∼24, 61, 62)이 된다(도 21).

그리고 활성 영역(21∼24)에 채널 영역을 형성하기 위한 이온 주입을 행한다. 이 이온 주입의 조건은, 실시예 1에서의 채널 영역의 형성 공정과 마찬가지로 해도 된다. 계속해서, 열 산화법에 의해 활성 영역(21∼24, 61, 62) 상면에 열 산화막(55)을 형성한 후, 폴리실리콘막(56)을 전면에 형성한다(도 22).

열 산화막(55) 및 폴리실리콘막(56)을 패터닝하여 게이트 산화막(15) 및 게이트 전극(31∼34)을 형성한다. 그 후, 각 트랜지스터 Q1∼Q6의 소스/드레인 영역을 형성하기 위한 이온 주입을 행한다. 이 이온 주입의 조건은, 실시예 1에서의 각 소스/드레인 영역의 형성 공정과 마찬가지로 해도 된다. 또한 각 트랜지스터 Q1∼Q4의 소스/드레인 영역의 상부, 제5 활성 영역(61) 및 제6 활성 영역(62)의 상부 및 게이트 전극(31∼34)의 상부를 실리사이드화한다. 그에 따라, 활성 영역(21∼24)의 소스/드레인 영역 상부 및 제5 활성 영역(61) 및 제6 활성 영역(62)의 상부에 실리사이드층(57)이 형성됨과 함께, 각 게이트 전극(31∼34)은 폴리실리콘층과 실리사이드층의 2층 구조가 된다(도 23).

또, 소스/드레인 영역 형성을 위한 이온 주입에서는, 게이트 전극(31∼34)이 마스크로 된다. 따라서, SOI층(13)에서의 게이트 전극(31∼34) 하방 영역에는 소스/드레인이 형성되지 않고, 그 영역은 보디 영역이 된다.

그 후, 전면에 실리콘 산화막(16), 실리콘 질화막(17) 및 실리콘 산화막(18)을 형성한다(도 24). 실리콘 산화막(18) 상에 컨택트(35∼46)의 형성 영역 위쪽을 개구한 레지스트(64)를 형성한 후, 그것을 마스크로 하고, 실리콘 질화막(17)을 에 칭 스토퍼로 하여 실리콘 산화막(18)을 에칭한다. 그리고, 노출한 실리콘 산화막(18), 실리콘 산화막(16)을 순차 에칭하여 각 활성 영역(21∼24, 61, 62) 및 각 게이트 전극(31∼34)에까지 도달하는 컨택트 홀을 각각 형성한다(도 25).

계속해서, 도 25에서 형성한 컨택트 홀 중, 컨택트(45, 46)를 위한 컨택트 홀(예를 들면 도 25의 컨택트 홀(45a)) 이외의 것(예를 들면 도 25의 컨택트 홀(42a))을 매립하도록, 레지스트(65)를 형성한다. 그리고 실리콘 산화막(18) 및 레지스트(65)를 마스크로 하는 이온 주입에 의해, 컨택트(45, 46)를 위한 컨택트 홀 내에 노출된 SOI층(13)에 P⁺ 영역(19)을 형성한다(도 26).

레지스트(65)를 제거하고, 각 컨택트 홀 내에 텅스텐 등의 금속을 매립함으로써, 컨택트(35∼46)를 형성한다(도 27). 그리고 실리콘 산화막(18) 위에, 각 컨택트(35∼46)에 접속하는 비트선, 워드선 등의 필요한 배선 및 이들을 피복하는 층간 절연막 등을 형성함으로써, 본 실시예에 따른 SRAM 셀을 형성할 수 있다.

실시예 1의 SRAM의 제조 공정과 실시예 2의 제조 공정을 비교하면, 실시예 2에서는 실시예 1에서 도 12∼도 14에서 설명한 공정(컨택트 홀(45a)을 SOI층(13)에 도달시키기 위한, 소자 분리 절연막(14)의 에칭 공정)에 상당하는 공정이 없는 것을 알 수 있다. 즉, 본 실시예의 SRAM 셀은, 실시예 1보다도 적은 공정수로 형성 가능하다.

또한 실시예 2에서는, 도 26에서 설명한 바와 같이, 제5 활성 영역(61) 및 제6 활성 영역(62)에 P⁺ 영역(19)을 형성하기 위한 특별한 이온 주입 공정을 행하였 지만, 해당 P⁺ 영역(19)은 로드 트랜지스터 Q3, Q4의 소스 드레인 영역을 형성하기 위한 이온 주입을 이용하여 형성해도 된다. 즉, 로드 트랜지스터 Q3, Q4의 소스 드레인 영역 형성을 위한 이온 주입에서, 제3 활성 영역(23) 및 제4 활성 영역(24) 상뿐만 아니라, 제5 활성 영역(61) 및 제6 활성 영역(62) 상에도 개구된 마스크 패턴을 사용하면, 로드 트랜지스터 Q3, Q4의 소스 드레인 영역 형성과 동시에 P⁺ 영역(19)을 형성할 수 있다. 그와 같이 하면, 도 26의 이온 주입 공정을 생략할 수 있어, 또 다른 프로세스의 간략화가 가능해진다.

(실시예 3)

본 실시예에서는, 로드 트랜지스터 Q3, Q4에 대하여, DTMOS 기술을 적용한다. 도 28은 실시예 3에 따른 SRAM 셀의 상면도이다. 이 도 28에서, 도 2에 도시한 것과 마찬가지의 기능을 갖는 요소에는 동일 부호를 붙이고 있다. 본 실시에 따른 SRAM 셀(1)은, 제3 활성 영역(23)에 연결되는 N형의 제7 활성 영역(67), 및 제4 활성 영역(24)에 연결되는 N형의 제8 활성 영역(68)을 갖고 있다. 제7 활성 영역(67) 및 제8 활성 영역(68)은, 다른 N웰 영역의 다른 부분보다도 불순물 농도가 높은, 즉 N⁺ 영역이다.

도 29는 SRAM 셀(1)에서의 제2 로드 트랜지스터 Q4의 단면도이다. 도 29의 (a) 및 (b)는, 각각 도 28의 E-E선 및 F-F선을 따른 단면도이다. 제1 로드 트랜지스터 Q3에 관해서는, 제2 로드 트랜지스터 Q4와 마찬가지의 구성이기 때문에, 여기서는 상세한 설명을 생략한다.

도 29의 (a)와 같이, 제7 활성 영역(67)은, 제3 활성 영역(23)에서의 제2 게이트 전극(32) 아래의 N형 영역과 전기적으로 접속한다(제2 게이트 전극(32)은, 폴리실리콘층(32a)과 실리사이드층(32b)의 2층 구조이다). 또한, 소자 분리 절연막(14)의 바닥은 BOX층(12)에까지 도달하지 않는다. 그 때문에, 제3 활성 영역(23) 및 제4 활성 영역(24)에서의 제2 게이트 전극(32) 하의 N형 영역은, 소자 분리 절연막(14) 하방의 SOI층(13)(N웰)을 통하여 서로 전기적으로 접속되어 있다. 제4 활성 영역(24)에서의 제2 게이트 전극(32) 하의 영역은, 제2 로드 트랜지스터 Q4의 보디 영역이다. 따라서, 제7 활성 영역(67)은, 제2 로드 트랜지스터 Q4의 보디 영역에 전기적으로 접속한다.

또한, 도 29의 (b)와 같이, 제7 활성 영역(67)의 상부 및 제3 활성 영역(23)에서의 P형 영역(제1 로드 트랜지스터 Q3의 드레인 영역) 상부에는, 일체의 실리사이드층(70)이 형성된다. 컨택트(41)는, 제2 게이트 전극(32) 및 측벽(69)(실리콘 산화막) 위를 걸치도록 형성되고, 제2 게이트 전극(32)에 접속함과 함께 실리사이드층(70)에 접속한다. 실리사이드층(70)은 제7 활성 영역(67)과 제1 로드 트랜지스터 Q3의 드레인 영역 위에 연결되어 형성되어 있기 때문에, 제2 게이트 전극(32)은 제7 활성 영역(67)과 제1 로드 트랜지스터 Q3의 드레인 영역의 양쪽에 전기적으로 접속하게 된다.

이상의 구성에 의해, 제2 게이트 전극(32)은, 컨택트(41), 실리사이드층(70), N형의 제7 활성 영역(67) 및 SOI층(13) 내의 N형 영역을 통하여, 제2 로드 트랜지스터 Q4의 보디 영역에 전기적으로 접속하게 된다. 즉, 제2 로드 트랜지스 터 Q4는, 그 게이트 전극과 보디 영역 사이가 전기적으로 접속된, 소위 DTMOS 구조를 갖는다. 또한, 도시는 생략하였지만, 제1 로드 트랜지스터 Q3도 마찬가지의 DTMOS 구조를 갖는다. 즉, 본 실시예에 따른 SRAM 셀(1)의 등가 회로는, 도 57과 같이 된다. 그 결과, 로드 트랜지스터 Q3, Q4의 전류 구동 능력이 향상하여, SRAM의 스태틱 노이즈 마진이 개선되는 효과가 얻어진다.

또한, 종래의 SRAM 셀과 비교하여, 로드 트랜지스터의 게이트 전극과 보디 영역 사이를 전기적으로 접속하기 위한 특별한 컨택트를 별도로 형성할 필요는 없다. 따라서, 형성 면적의 증대를 억제하면서, 로우 트랜지스터에 DTMOS를 적용할 수 있다.

또한, 제7 활성 영역(67)은 N웰 영역의 다른 부분보다도 불순물 농도가 높은 N⁺ 영역이기 때문에, 제7 활성 영역(67)에서의 전압 강하는 낮게 억제된다. 따라서, 제1 로드 트랜지스터 Q3 및 제2 로드 트랜지스터 Q4에서의 전류 구동 능력 향상의 효과가 효율적으로 얻어진다.

(실시예 4)

반도체 기억 장치의 저소비 전력화 및 동작 신뢰성의 향상을 도모하는 데에 있어서, 메모리 셀을 구성하는 각 트랜지스터에서 발생하는 누설 전류를 억제하는 것은, 중요한 과제이다. 예를 들면, 실시예 1, 2와 같이, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6에 대하여 DTMOS를 적용한 경우, 이들이 형성된 제1 및 제2 P웰의 전위가, 로드 트랜지스터 Q3, Q4가 형성된 N웰의 전위보다도 높아지는 현상이 발생하기 쉬워진다. 그 경우, 제1 및 제2 P웰 영역과 N웰 영역 사이의 PN 접합 분리가 순방향으로 바이어스되어, 누설 전류가 발생함과 함께, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6와, 로드 트랜지스터 Q3, Q4 사이의 분리를 달성할 수 없게 된다.

통상, SRAM은 동일한 비트선에 접속하는 복수의 SRAM 셀을 갖고 있고, 이들은 해당 비트선의 연장 방향으로 나열하여 배치된다. 그 경우, 임의의 셀의 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6과, 비트선의 연장 방향(도 30의 세로 방향)에 인접하는 다른 셀의 이들 사이에서, P웰을 통한 누설 전류가 발생하기 쉽다. 본 실시예에서는 이들 문제를 억제하기 위한 기술을 제안한다.

도 30 및 도 31은, 실시예 4에 따른 SRAM 셀의 구성을 도시하는 도면이다. 도 31의 (a)는, 도 30에서의 G-G선을 따른 단면도이고, 도 31의 (b)는 동일하게 H-H선을 따른 단면도이다. 이들 도면에서, 도 2 및 도 3에 도시한 것과 마찬가지의 기능을 갖는 요소에는 동일 부호를 붙이고 있다. 또한, 설명을 간단히 하기 위해서, 도 31에서는 각 게이트 전극(21∼24) 및 컨택트(35∼46)의 도시는 생략하고 있다. 도 30에서 사선으로 나타낸 영역(71)은, 소자 분리 절연막(14)의 바닥이 BOX층(12)에까지 도달하고 있는 영역이고, SOI층(13)은 영역(71)에서 완전히 분리된다. 즉 영역(71)은, 소위 완전 분리 영역이다.

우선, 완전 분리 영역(71)은 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5와 로드 트랜지스터 Q3, Q4 사이, 및 제2 드라이버 트랜지스터 Q2 및 제2 액세스 트랜지스터 Q6과 로드 트랜지스터 Q3, Q4 사이에 배치된다. 그에 따 라, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6이 형성된 P웰과, 로드 트랜지스터 Q3, Q4가 형성된 N웰 사이를 분리한다. 도 31의 (a), 도 31의 (b)에 도시된 바와 같이, 제1 활성 영역(21)과 제3 활성 영역(23) 사이, 및 제2 활성 영역(22)과 제4 활성 영역(24) 사이에는, 완전 분리 영역(71)에 의해서 완전히 분리된다.

또한, 완전 분리 영역(71)은, 제1 P웰 영역에서, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6과, 도 30의 세로 방향(비트선의 연장 방향)에 인접하는 셀의 이들과의 경계 근방에도 배치된다. 도 31의 (b)에 도시된 바와 같이, 제1 및 제2 P웰 영역의 H-H선 단면에는, P형 영역(P웰)은 존재하지 않는다. 즉, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6이 형성된 P웰과, 비트선의 연장 방향에 인접하는 셀의 그것과는, 완전 분리 영역(71)에 의해서 완전히 분리된다.

이상의 구성에 따르면, 제1 및 제2 P웰 영역과 N웰 영역 사이에서의 누설 전류의 발생이 억제되고, 그 사이에서의 신뢰성이 높은 분리를 달성할 수 있다. 또한, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6에서의, 비트선의 연장 방향에 인접하는 셀의 이들 사이의 누설 전류도 억제된다.

(실시예 5)

실시예 3과 같이, 로드 트랜지스터 Q3, Q4에 대하여 DTMOS를 적용한 경우, 이들 사이에서 N웰을 통한 누설 전류가 발생하기 쉬워진다. 또한, 동일한 비트선에 접속하는 SRAM 셀이, 해당 비트선의 연장 방향으로 나열되어 배치되는 경우, 임 의의 셀의 로드 트랜지스터와 비트선의 연장 방향에 인접하는 다른 셀의 이들과의 사이에서, N웰을 통한 누설 전류가 발생하기 쉽다. 본 실시예에서는 이들의 문제를 억제하기 위한 기술을 제안한다.

도 32 및 도 33은, 실시예 5에 따른 SRAM 셀의 구성을 도시하는 도면이다. 도 33의 (a)는, 도 32에서의 I-I선을 따른 단면도이고, 도 33의 (b)는 동일하게 J-J선을 따른 단면도이다. 이들 도면에서, 도 28 및 도 29에 도시한 것과 마찬가지의 기능을 갖는 요소에는 동일 부호를 붙이고 있다. 또한, 설명을 간단히 하기 위해서, 도 33에서는 각 게이트 전극(21∼24) 및 컨택트(35∼46)의 도시는 생략하고 있다.

본 실시예에서는, 완전 분리 영역(72)은, 실시예 4에서 완전 분리 영역(71)이 형성된 영역 외에 추가로, 제1 로드 트랜지스터 Q3과 제2 로드 트랜지스터 Q4 사이, 및 비트선의 연장 방향에 인접하는 다른 SRAM 셀의 로드 트랜지스터와 로드 트랜지스터 Q3, Q4 사이(도 32에서의 제1 로드 트랜지스터 Q3의 상측 및 제2 로드 트랜지스터 Q4의 하측)에도 배치된다. 도 33의 (a), 도 33의 (b)에 도시한 바와 같이, N웰 영역의 I-I선 단면 및 J-J선 단면에는, N형 영역(N웰)은 존재하지 않는다. 즉, 완전 분리 영역(72)은 제1 로드 트랜지스터 Q3가 형성된 N웰과, 제2 로드 트랜지스터 Q4가 형성된 N웰 사이를 분리함과 함께, 해당 셀의 로드 트랜지스터 Q3, Q4와, 그것에 인접하는 셀의 로드 트랜지스터 사이도 완전히 분리한다.

이상의 구성에 따르면, 제1 로드 트랜지스터 Q3과 제2 로드 트랜지스터 Q4 사이, 및 임의의 셀의 로드 트랜지스터와, 그것에 인접하는 셀의 로드 트랜지스터 사이에서의 누설 전류의 발생이 억제된다. 또, 완전 분리 영역(72)은, 실시예 4에서 완전 분리 영역(71)이 형성된 영역에도 형성되어 있기 때문에, 본 실시예에서도 실시예 4에서 설명한 효과가 얻어지는 것은 물론이다.

(실시예 6)

도 34는 본 발명의 배경 기술인 SRAM의 레이아웃을 도시하는 상면도이다. 도 34에서, 사각의 점선으로 나타낸 영역 각각이 SRAM 셀(1)에 상당한다. 일반적으로, SRAM은 다수의 SRAM 셀(1)을 갖고 있지만, 종래에는 도 34와 같이 SRAM 셀(1)의 수개마다(예를 들면 10개마다), P웰 영역 및 N웰 영역의 전위를 안정시키기 위한 웰 전위 고정용 셀(200)을 형성하였다. 웰 전위 고정용 셀(200)에서는, P웰 영역, N웰 영역에 대하여 각각 접지 컨택트(201) 및 전원 컨택트(202)가 형성된다. P웰 영역을 접지 전위로 고정하고, N웰 영역을 전원 전위로 고정하면, 각 SRAM 셀(1)에서의 NMOS 트랜지스터(드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6)의 보디 전위는 접지 전위로 고정되고, PMOS 트랜지스터(로드 트랜지스터 Q3, Q4)의 보디 전위는 전원 전위로 고정되기 때문에, 이들 트랜지스터의 동작이 안정되어, SRAM 셀(1)의 신뢰성이 향상된다. 특히, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6은 보디 부유 효과의 영향을 크게 받기 때문에, 웰 전위 고정용 셀(200)의 접지 컨택트(201)는 필수였다. 그러나, 웰 전위 고정용 셀(200)을 형성하면 SRAM의 형성 면적이 증대하기 때문에, SRAM의 소형화 및 고집적화에 방해가 되었다.

도 35는 본 발명의 실시예 6에 따른 SRAM의 레이아웃을 도시하는 상면도이 다. 도 35에서, 점선의 사각으로 나타낸 영역 각각은, 실시예 1 혹은 2의 SRAM 셀(1)이다. 도 35에 도시한 바와 같이, 이 SRAM에는 웰 전위 고정용 셀(200)은 형성되지 않는다. 즉, 본 실시예에 따른 SRAM 셀(1)의 등가 회로는, 도 55와 같이 된다.

상술한 바와 같이, 실시예 1, 2의 SRAM 셀(1)에서는, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 영역이, 컨택트(45)를 통하여 워드선에 전기적으로 접속된다. 즉, 해당 보디 영역의 전위는, 종래에는 접지 전위로 고정되어 있지만, 실시예 1, 2에서는 워드선의 전위와 함께 변동하게 된다. 이 구조에 따르면, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6이 온 상태일 때에만, 그 동작 임계값 전압을 낮출 수 있어 스태틱 노이즈 마진이 개선된다. 그 때문에, 도 35와 같이 웰 전위 고정용 셀(200)을 형성하지 않아도, 드라이버 트랜지스터 Q1, Q2의 동작은 안정되게 된다.

즉 본 발명에 따르면, 웰 전위 고정용 셀(200)을 형성하지 않아도, 각 SRAM 셀(1)의 스태틱 노이즈 마진이 개선되기 때문에 신뢰성이 높은 SRAM을 얻을 수 있어, SRAM의 소형화 및 고집적화를 도모할 수 있다.

또한, 도 34와 같은 종래 구조에서는, 웰 전위 고정용 셀(200)로부터 먼 위치에 배치된 SRAM 셀(1)의 보디 전위는 불안정해지기 쉽지만, 실시예 1, 2의 SRAM 셀(1)은, 그 각각이 보디 영역에 접속하는 컨택트(보디 컨택트)를 갖고 있기 때문에, 모든 SRAM 셀(1)의 동작의 안정화를 도모할 수 있다. 또한, 누설 전류의 발생을 억제할 목적으로, 각 SRAM 셀(1) 사이에 완전 분리 영역을 형성한 경우에도, 각 SRAM 셀(1)의 보디 전위가 불안정해지는 것은 방지된다.

또, 로드 트랜지스터 Q3, Q4는 보디 부유 효과의 영향이 비교적 작기 때문에, 보디 전위를 고정하지 않아도 동작상 문제가 되지 않는 경우가 많다. 단, 로드 트랜지스터 Q3, Q4에, 실시예 3을 적용하면, 로드 트랜지스터 Q3, Q4의 전류 구동 능력이 향상하여, SRAM의 스태틱 노이즈 마진은 더욱 개선된다.

(실시예 7)

실시예 7은 본 발명에서 SRAM의 형성 면적을 더욱 축소하는 것이 가능한 SRAM 셀(1)의 구성을 설명한다. 도 36은 본 실시예에 따른 SRAM 셀의 구성을 도시하는 도면이다. 이 도면에서도, 도 2에 도시한 것과 마찬가지의 기능을 갖는 요소에는 동일 부호를 붙이고, 이들의 상세한 설명은 생략한다.

도 36에 도시한 바와 같이, 본 실시예에서는, 제1 드라이버 트랜지스터 Q1의 드레인 영역과 제1 로드 트랜지스터 Q3의 드레인 영역은, SOI층을 통하여 연결되어 있고(참조 부호 75), 그 상부에는 도시되지 않는 실리사이드층이 일체적으로 형성되어 있다. 그에 따라, 제1 드라이버 트랜지스터 Q1의 드레인 영역과 제1 로드 트랜지스터 Q3의 드레인 영역은, SOI층 상부의 실리사이드층을 통하여 전기적으로 접속된다. 즉, SOI층 상부의 실리사이드층은, 제1 드라이버 트랜지스터 Q1의 드레인 영역과 제1 로드 트랜지스터 Q3의 드레인 영역을 접속하는 배선(75)으로서 기능한다.

상술한 바와 같이, 예를 들면 실시예 1(도 2)에서는, 제1 드라이버 트랜지스터 Q1의 드레인 영역 위의 컨택트(42)와, 제1 로드 트랜지스터 Q3의 드레인 영역 위의 컨택트(41)를, 도시되지 않은 상층 배선을 통하여 접속할 필요가 있었다. 그것에 대하여 본 실시예에서는, SOI층 상부의 실리사이드층에 의한 배선(75)에 의해 제1 드라이버 트랜지스터 Q1의 드레인 영역과 제1 로드 트랜지스터 Q3의 드레인 영역이 접속되기 때문에, 컨택트(42)를 형성할 필요가 없어지고, 해당 컨택트(42)의 위치 정렬 마진을 생략할 수 있기 때문에, SRAM 셀(1)의 형성 면적을 작게 할 수 있다.

특히, 제1 드라이버 트랜지스터 Q1과 제1 액세스 트랜지스터 Q5 사이를 좁게 할 수 있기 때문에, 보디 컨택트인 컨택트(45)와 제1 드라이버 트랜지스터 Q1를 가까이 하는 것도 가능해진다. 그렇게 함으로써, 제1 드라이버 트랜지스터 Q1의 동작이 보다 안정된다고 하는 이점도 얻어진다.

또, 컨택트(41)는 제1 로드 트랜지스터 Q3의 드레인 영역과 제2 게이트 전극(32)을 접속하도록 기능하기 때문에, 이 예에서는 생략할 수 없다. 그러나, 컨택트(41)는, 게이트 전극(31, 33)과의 절연이 필요한 컨택트(42)에 비교하여, 높은 정밀도의 위치 정렬이 불필요하기 때문에 마진은 작아도 되고, SRAM 셀(1)의 형성 면적의 축소화에 방해되지는 않는다.

또한, 제2 드라이버 트랜지스터 Q2의 드레인 영역과 제2 로드 트랜지스터 Q4의 드레인 영역도, 마찬가지로 SOI층을 통하여 연결되어 있고(참조 부호 76), 그 위에 배선으로서 기능하는 실리사이드층이 일체적으로 형성되어 있다. 그것에 의해, 도 2의 컨택트(40)를 형성할 필요가 없어져, SRAM 셀(1)의 형성 면적을 작게 할 수 있다.

이상과 같이, 본 실시예에 따르면, SOI층 상부의 실리사이드층에 의한 배선(75, 76)을 형성함으로써, 드라이버 트랜지스터 Q1, Q2의 드레인 영역 위에 컨택트(도 2의 컨택트(40, 42))를 형성할 필요가 없어져, 본 발명에서의 SRAM의 형성 면적을 더욱 축소하는 것이 가능해진다.

(실시예 8)

상술한 바와 같이, 로드 트랜지스터 Q3, Q4는, 보디 부유 효과의 영향이 비교적 작기 때문에, 보디 전위를 고정하지 않아도 동작상 문제가 되지 않는 경우가 많지만, 그것을 전원 전위로 고정하면 동작이 보다 안정된다. 본 실시예에서는, 개개의 SRAM 셀(1)에, 로드 트랜지스터 Q3, Q4의 보디 전위를 전원 전위로 고정하기 때문에 보디 컨택트를 형성한다.

도 37 및 도 38은 실시예 8에 따른 SRAM 셀의 구조를 도시하는 도면이다. 도 38은 도 37의 K-K선을 따른 단면에 상당한다. 이들 도면에서도, 도 2 및 도 3에 도시한 것과 마찬가지의 기능을 갖는 요소에는 동일 부호를 붙이고, 이들의 상세한 설명은 생략한다.

실시예 1에서 설명한 바와 같이, 드라이버 트랜지스터 Q1, Q2의 소스 영역 위의 컨택트(35, 36)는 각각 접지 배선에 접속하고, 로드 트랜지스터 Q3, Q4의 소스 영역 위의 컨택트(37, 38)는 각각 전원 배선에 접속한다. 본 실시예에서는, 그 컨택트(37, 38)가 로드 트랜지스터 Q3, Q4의 보디 영역에도 전기적으로 접속하도록 구성한다.

도 38에 도시한 바와 같이, 제1 드라이버 트랜지스터 Q1의 소스 영역인 제1 활성 영역(21)의 N형 영역의 상면에는 실리사이드층(57)이 형성되어 있고, 그 위에 접지 배선(77)에 접속하는 컨택트(35)가 형성되어 있다. 또한, 제1 로드 트랜지스터 Q3의 소스 영역인 제3 활성 영역(23)의 P형 영역의 상면에는 실리사이드층(70)이 형성되어 있고, 그 위에 전원 배선(78)에 접속하는 컨택트(37)가 형성되어 있다. 본 실시예에서는, 해당 컨택트(37)가 소자 분리 절연막(14)을 관통하여 그 아래의 SOI층(13)(N웰)에까지 도달하고 있다. 소자 분리 절연막(14) 아래의 N웰은, 로드 트랜지스터 Q3, Q4의 게이트 전극(31, 32) 아래의 보디 영역에 연결되어 있기 때문에(예를 들면 상술한 도 29의 (a) 참조), 해당 컨택트(37)는 로드 트랜지스터 Q3, Q4의 보디 영역에 전기적으로 접속하게 된다. 또, 도시는 생략하지만, 컨택트(38)도 마찬가지로 소자 분리 절연막(14) 아래의 SOI층(13)(N웰)에까지 도달하고 있어, 로드 트랜지스터 Q3, Q4의 보디 영역에 전기적으로 접속되어 있다. 즉, 본 실시예에 따른 SRAM 셀(1)의 등가 회로는 도 58과 같이 된다.

본 실시예에 따르면, 로드 트랜지스터 Q3, Q4의 보디 전위가 전원 전위로 고정되기 때문에, SRAM 셀(1)의 동작의 안정성이 향상된다. 또한, 로드 트랜지스터 Q3, Q4의 보디 컨택트로서 기능하는 컨택트(37) 및 컨택트(38)가, 도 58의 등가 회로와 같이 SRAM 셀(1) 각각에 형성되기 때문에, 도 34에서 설명한 웰 전위 고정용 셀(200)의 전원 컨택트(202)는 불필요하고, SRAM의 형성 면적 축소에도 기여할 수 있다.

또, 도 38에서는, SRAM 셀(1)의 제1 및 제2 P웰 영역과 N웰 영역 사이의 소자 분리 절연막(14)이, SOI층(13)의 상면부에만 형성된 구성(소위 「파셜 분리」) 을 도시했지만, 예를 들면 실시예 4를 적용하여, 도 39와 같이 완전 분리 영역(71)을 형성해도 된다. 그 경우, P웰 영역과 N웰 영역 사이의 누설 전류의 발생을 억제하면서, 제1 활성 영역(21)과 제3 활성 영역(23) 사이 및 제2 활성 영역(22)과 제4 활성 영역(24) 사이의 거리를 작게 하는 것이 가능하여, SRAM의 형성 면적의 한층 더 축소에 기여할 수 있다.

또한, 위의 설명에서는, SOI 구조를 갖는 SRAM에 대하여 설명했지만, 통상의 벌크 실리콘 기판에 형성된 SRAM에 대해서도 적용 가능하다. 그 경우는 도 40에 도시한 바와 같이, 제1 활성 영역(21)이 형성되는 P웰 영역(101) 및 제3 활성 영역(23)이 형성되는 N웰 영역(102)은 N형 기판(100)의 상부에 형성되게 된다. 이 경우에도, 상기와 마찬가지의 효과를 얻을 수 있다.

또, 벌크 디바이스에 적용한 경우, MOS 트랜지스터의 소스/드레인 영역(도 40에서의 제1 활성 영역(21) 내의 N형 영역 및 제3 활성 영역(23) 내의 P형 영역)의 깊이는, 소자 분리 절연막(14)의 깊이보다도 얕기 때문에, 반드시 컨택트(37)의 저면은 소자 분리 절연막(14) 아래의 N웰 영역(102)에까지 도달할 필요는 없고, 적어도 제3 활성 영역(23) 내의 P형 영역보다도 깊은 위치에까지 도달하면 된다. 예를 들면 도 40에서, 제3 활성 영역(23) 내의 P형 영역의 깊이가 0.1㎛, 소자 분리 절연막(14)의 깊이가 0.3㎛의 경우, 컨택트(37)의 깊이는 0.15㎛ 정도라도 되고, 그 경우 컨택트(37)의 저면은 N웰 영역(102)에는 접하지 않지만, 측면이 그것에 접하게 되기 때문에, 컨택트(37)와 N웰 영역(102)의 전기적인 접속은 확보된다.

(실시예 9)

실시예 9에서는, 개개의 SRAM 셀(1)에, 로드 트랜지스터 Q3, Q4의 보디 전위를 전원 전위로 고정하기 위한 보디 컨택트를 형성하기 위한 기술로서, 실시예 8과는 다른 방법을 제안한다.

도 41 및 도 42는, 실시예 9에 따른 SRAM 셀의 구조를 도시하는 도면이다. 도 42는 도 41의 L-L선을 따른 단면에 상당한다. 이들 도면에서, 도 37 및 도 38에 도시한 것과 마찬가지의 기능을 갖는 요소에는 동일 부호를 붙이고, 이들의 상세한 설명은 생략한다.

본 실시예에 따른 SRAM 셀(1)은 도 41과 같이, N웰 영역 내에 소자 분리 절연막(14)으로 규정된 N형의 제9 활성 영역(79) 및 제10 활성 영역(80)을 더 갖고 있다. 제9 활성 영역(79) 및 제10 활성 영역(80)은, 각각 제1 드라이버 트랜지스터 Q1의 소스 영역 및 제2 드라이버 트랜지스터 Q2의 소스 영역에 인접하고 있다.

도 42에 도시한 바와 같이, N형의 제9 활성 영역(79)은 소자 분리 절연막(14) 아래의 N웰(SOI층(13))에 연결되어 있다. 또한, 소자 분리 절연막(14) 아래의 SOI층(13)은, 로드 트랜지스터 Q3, Q4의 게이트 전극(31, 32) 아래의 보디 영역에 연결되어 있기 때문에, 해당 제9 활성 영역(79)은 로드 트랜지스터 Q3, Q4의 보디 영역에 전기적으로 접속되어 있다. 또한, 제9 활성 영역(79)과 제1 로드 트랜지스터 Q3의 소스 영역(제3 활성 영역(23) 내의 P형 영역)은 서로 연결되어 있고, 그 상부에는 두께 10㎚ 정도의 실리사이드층(70)이 일체적으로 형성되어 있다(실리사이드층(70)을 제9 활성 영역(79)과 제1 로드 트랜지스터 Q3의 소스 영역의 상부에 일체적으로 형성하기 위해서는, 그 2개의 영역 중 적어도 상부가 연결되어 있을 필요가 있다). 그리고 실리사이드층(70) 상에는 전원 배선(78)에 접속하는 컨택트(37)가 형성되어 있다. 도 42에서 알 수 있듯이, 컨택트(37)는 실리사이드층(70)을 통하여 제3 활성 영역(23)뿐만 아니라 제9 활성 영역(79)에도 전기적으로 접속되어 있다. 즉, 컨택트(37)는, 실리사이드층(70), 제9 활성 영역(79), SOI층(13)(N웰)을 통하여 로드 트랜지스터 Q3, Q4의 보디 영역에 전기적으로 접속되어 있다.

또, 도시는 생략하지만, 제10 활성 영역(80)도 마찬가지로, 소자 분리 절연막(14) 아래의 SOI층(13)(N웰)에 연결되어 있고, 또한 제10 활성 영역(80) 및 제4 활성 영역(24)의 상부에는 실리사이드층이 일체적으로 형성되어 있다. 즉, 컨택트(38)도 로드 트랜지스터 Q3, Q4의 보디 영역에 전기적으로 접속되어 있다.

본 실시예에 따르면, 실시예 8과 마찬가지로, 로드 트랜지스터 Q3, Q4의 보디 전위가 전원 전위로 고정되어 있기 때문에, SRAM 셀(1)의 동작의 안정성이 향상된다. 또한, 로드 트랜지스터 Q3, Q4의 보디 컨택트로서 기능하는 제9 활성 영역(79) 및 제10 활성 영역(80)은, SRAM 셀(1) 각각에 형성되기 때문에, 도 34에서 설명한 웰 전위 고정용 셀(200)의 전원 컨택트(202)는 불필요하고, SRAM의 형성 면적 축소에도 기여할 수 있다.

예를 들면, 로드 트랜지스터 Q3, Q4의 소스 영역의 폭이 각각 0.2㎛인 경우, 제9 활성 영역(79) 및 제10 활성 영역(80)의 폭은 0.05㎛ 정도로 된다. 또한, 제9 활성 영역(79) 및 제10 활성 영역(80)의 불순물 농도를 소자 분리 절연막(14)의 불순물 농도보다도 높게 하면 컨택트(37, 38)와의 접속 저항을 적게 할 수 있다. 예 를 들면 불순물 농도가 10¹⁸/㎤로 이상이면, 금속과의 오믹 컨택트가 가능해진다.

또, 도 41 및 도 42에서는, 제9 활성 영역(79)을 제3 활성 영역(23)의 외측에 형성한 구성을 도시했지만, 예를 들면 도 43과 같이, 제3 활성 영역(23)의 내측에 형성해도 되게 되어, SRAM 셀(1)의 형성 면적을 보다 작게 할 수 있다.

또한 본 실시예에서도 예를 들면 실시예 4를 적용하여, 도 44와 같이 완전 분리 영역(71)을 형성하면, 누설 전류의 발생을 억제하면서, 제1 활성 영역(21)과 제3 활성 영역(23) 사이 및 제2 활성 영역(22)과 제4 활성 영역(24) 사이의 거리를 작게 할 수가 있어, SRAM의 형성 면적의 한층 더 축소에 기여할 수 있다.

또한 본 실시예도, SOI 구조를 갖는 SRAM에 한하지 않고, 도 45에 도시한 바와 같이 통상의 벌크 실리콘 기판에 형성된 SRAM에도 적용 가능하고, 이 경우도 상기와 마찬가지의 효과를 얻을 수 있다(도 45에서 도 40과 마찬가지의 요소에는 동일 부호를 붙이고, 설명은 생략한다).

(실시예 10)

이상의 실시예에서는, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 전위를 워드선의 전위로 함으로써, 각 트랜지스터의 동작의 안정화를 도모하였다. 본 실시예에서는, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 전위를 접지 전위로 고정함으로써 동작의 안정화를 도모한다. 또한, 이를 위한 보디 컨택트는 개개의 SRAM 셀(1)에 형성한다.

도 46 및 도 47은 실시예 10에 따른 SRAM 셀의 구조를 도시하는 도면이다. 또 도 47은, 도 46의 M-M선을 따른 단면에 상당한다. 이들 도면에서도, 도 37 및 도 38에 도시한 것과 마찬가지의 기능을 갖는 요소에는 동일 부호를 붙이고, 이들 상세한 설명은 생략한다.

도 47과 같이, 제1 드라이버 트랜지스터 Q1의 소스 영역인 제1 활성 영역(21)의 N형 영역의 상면에는 실리사이드층(57)이 형성되어 있고, 그 위에 접지 배선(77)에 접속하는 컨택트(35)가 형성되어 있다. 본 실시예에서는, 해당 컨택트(35)는 소자 분리 절연막(14)을 관통하여 그 아래의 SOI층(13)(P웰)에까지 도달하고 있다. 소자 분리 절연막(14) 아래의 P웰은, 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 게이트 전극(31, 33) 아래의 보디 영역에 연결되어 있기 때문에(예를 들면 상술한 도 3의 (a) 참조), 해당 컨택트(35)는 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 보디 영역에 전기적으로 접속하게 된다. 또, 도시는 생략하지만, 접지 배선에 접속하는 컨택트(36)도 마찬가지로 소자 분리 절연막(14) 아래의 SOI층(13)에까지 도달하고 있어, 제2 드라이버 트랜지스터 Q2 및 제2 액세스 트랜지스터 Q6의 보디 영역에 전기적으로 접속되어 있다. 즉, 본 실시예에 따른 SRAM 셀(1)의 등가 회로는, 도 59와 같이 된다.

본 실시예에 따르면, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 전위가 접지 전위로 고정되기 때문에, SRAM 셀(1)의 동작의 안정성이 향상된다. 또한, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 컨택트로서 기능하는 컨택트(35) 및 컨택트(36)가, 도 59의 등가 회로와 같이 SRAM 셀(1) 각각에 형성되기 때문에, 도 34에서 설명한 웰 전위 고정용 셀(200)의 접지 컨택트(201)는 불필요하고, SRAM의 형성 면적 축소에도 기여할 수 있다.

또한 본 실시예에서도, 예를 들면 실시예 4를 적용하여, 도 48과 같이 P웰 영역과 N웰 영역 사이에 완전 분리 영역(71)를 형성하면, 누설 전류의 발생을 억제하면서, 제1 활성 영역(21)과 제3 활성 영역(23) 사이 및 제2 활성 영역(22)과 제4 활성 영역(24) 사이의 거리를 작게 하는 것이 가능하여, SRAM의 형성 면적의 한층 더 축소에 기여할 수 있다.

본 실시예도, SOI 구조를 갖는 SRAM에 한하지 않고, 도 49에 도시한 바와 같이 통상의 벌크 실리콘 기판에 형성된 SRAM에도 적용 가능하고, 이 경우도 상기와 마찬가지의 효과를 얻을 수 있다(도 49에서 도 40과 마찬가지의 요소에는 동일 부호를 붙이고, 설명은 생략한다).

또, 벌크 디바이스에 적용한 경우, MOS 트랜지스터의 소스/드레인 영역(도 49에서의 제1 활성 영역(21) 내의 N형 영역 및 제3 활성 영역(23) 내의 P형 영역)의 깊이는, 소자 분리 절연막(14)의 깊이보다도 얕기 때문에, 반드시 컨택트(35)의 저면은 소자 분리 절연막(14) 아래의 P웰 영역(101)에까지 도달할 필요는 없고, 제1 활성 영역(21) 내의 N형 영역보다도 깊은 위치에까지 도달하고 있으면 된다. 예를 들면 도 49에서, 제1 활성 영역(21) 내의 N형 영역의 깊이를 0.1㎛, 소자 분리 절연막(14)의 깊이가 0.3㎛인 경우, 컨택트(35)의 깊이를 0.15㎛ 정도로 하면, 그 저면은 P웰 영역(101)에는 접하지 않지만, 측면이 그것에 접하게 되기 때문에, 컨택트(35)와 P웰 영역(101)의 전기적인 접속이 실현된다.

(실시예 11)

실시예 11에서는, 개개의 SRAM 셀(1)에, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 전위를 접지 전위로 고정하기 위해서 보디 컨택트를 형성하기 위한 기술로서, 실시예 10과는 다른 방법을 제안한다.

도 50 및 도 51은 실시예 11에 따른 SRAM 셀의 구조를 도시하는 도면이다. 도 51는 도 50의 N-N 선을 따른 단면에 상당한다. 이들 도면에서, 도 41 및 도 42에 도시한 것과 마찬가지의 기능을 갖는 요소에는 동일 부호를 붙이고, 이들의 상세한 설명은 생략한다.

본 실시예에 따른 SRAM 셀(1)은 도 50과 같이, N웰 영역 내에 소자 분리 절연막(14)으로 규정된 P형의 제11 활성 영역(81) 및 제12 활성 영역(82)을 더 갖고 있다. 도 51에 도시한 바와 같이, P형의 제11 활성 영역(81)은 소자 분리 절연막(14) 아래의 P웰(SOI층(13))에 연결되어 있다. 또한, 소자 분리 절연막(14) 아래의 P웰은, 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 게이트 전극(31, 33) 아래의 보디 영역에 연결되어 있기 때문에, 해당 제11 활성 영역(81)은 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 보디 영역에 전기적으로 접속되어 있다. 또한, 제11 활성 영역(81)과 제1 드라이버 트랜지스터 Q1의 소스 영역(제1 활성 영역(21) 내의 N형 영역)은 서로 접하고 있고, 그 위에는 실리사이드층(57)이 일체적으로 형성되어 있다(실리사이드층(57)을 제11 활성 영역(81)과 제1 드라이버 트랜지스터 Q1의 소스 영역의 상부에 일체적으로 형성하기 위해서는, 그 2개의 영역 중 적어도 상부가 연결되고 있는 필요가 있다). 그리고 실리사이드층(57) 상에는 접지 배선(77)에 접속하는 컨택트(35)가 형성되어 있다. 도 51에서 알 수 있듯이, 컨택트(35)는 실리사이드층(57)을 통하여 제1 활성 영역(21)뿐만 아니라 제11 활성 영역(81)에도 전기적으로 접속되어 있다. 즉, 컨택트(35)는 실리사이드층(57), 제11 활성 영역(81), SOI층(13)(P웰)을 통하여 로드 트랜지스터 Q3, Q4의 보디 영역에 전기적으로 접속되어 있다.

또, 도시는 생략하지만, 제12 활성 영역(82)도 소자 분리 절연막(14) 아래의 SOI층(13)(P웰)에 연결되어 있고, 또한 제12 활성 영역(82) 및 제2 활성 영역(22)의 상부에는 실리사이드층이 일체적으로 형성되어 있다. 즉, 접지 배선에 접속하는 컨택트(36)도, 제2 드라이버 트랜지스터 Q2, 제2 액세스 트랜지스터 Q6의 보디 영역에 전기적으로 접속되어 있다.

본 실시예에 따르면, 실시예 10과 같이, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 전위가 접지 전위로 고정되기 때문에, SRAM 셀(1)의 동작의 안정성이 향상된다. 또한, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 컨택트로서 기능하는 제11 활성 영역(81) 및 제12 활성 영역(82)은, SRAM 셀(1) 각각에 형성되기 때문에, 도 34에서 설명한 웰 전위 고정용 셀(200)의 접지 컨택트(201)는 불필요하고, SRAM의 형성 면적 축소에도 기여할 수 있다.

예를 들면, 드라이버 트랜지스터 Q1, Q2의 소스 영역의 폭이 각각 0.2㎛, 제1 드라이버 트랜지스터 Q1의 소스 영역과 제1 로드 트랜지스터 Q3의 소스 영역의 간격 및 제2 드라이버 트랜지스터 Q2와 제2 액세스 트랜지스터 Q6의 간격이 각각 0.2㎛인 경우, 제11 활성 영역(81) 및 제12 활성 영역(82)의 폭은 0.05㎛ 정도이어 도 된다. 도 50 및 도 51의 예에서는, 제11 활성 영역(81) 및 제12 활성 영역(82)을 형성한 부분의 소자 분리 절연막(14)의 폭이, 다른 실시예보다도 좁게 되어 버리지만, 제11 활성 영역(81) 및 제12 활성 영역(82)의 전위는 소자 분리 절연막(14) 아래의 P웰과 동 전위가 되기 때문에, 그 부분에서의 분리 내압의 열화는 발생하지 않는다.

또한, 제11 활성 영역(81) 및 제12 활성 영역(82)의 불순물 농도를 소자 분리 절연막(14)의 불순물 농도보다도 높게 하면 컨택트(37, 38)와의 접속 저항을 작게 할 수 있다. 예를 들면 불순물 농도가 10¹⁸/㎤로 이상이면, 금속과의 오믹 컨택트가 가능해진다.

또, 도 50 및 도 51에서 알 수 있듯이, 본 실시예에서는 제11 활성 영역(81)을 제1 활성 영역(21)의 외측에 형성한 구성을 도시하지만, 예를 들면 도 52와 같이, 제1 활성 영역(21)의 내측에 형성해도 되어, SRAM 셀(1)의 형성 면적을 보다 작게 할 수 있다.

또한 본 실시예에서도, 예를 들면 실시예 4를 적용하여, 도 53과 같이 P웰 영역과 N웰 영역 사이에 완전 분리 영역(71)를 형성하면, 누설 전류의 발생을 억제하면서, 제1 활성 영역(21)과 제3 활성 영역(23) 사이 및 제2 활성 영역(22)과 제4 활성 영역(24) 사이의 거리를 작게 할 수 있어, SRAM의 형성 면적의 한층 더 축소에 기여할 수 있다.

또한 본 실시예도, SOI 구조를 갖는 SRAM에 한하지 않고, 도 54에 도시한 바 와 같이 통상의 벌크 실리콘 기판에 형성된 SRAM에도 적용 가능하고, 이 경우도 상기와 마찬가지의 효과를 얻을 수 있다(도 54에서 도 40과 마찬가지의 요소에는 동일 부호를 붙이고, 여기서의 설명은 생략한다).

(실시예 12)

실시예 1에서도 설명한 바와 같이, SRAM 셀의 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6에 DTMOS를 적용한 경우, 워드선이 보디 영역에 접속하고 있기 때문에, 워드선 전위가 상승할 때에, 트랜지스터 Q1, Q2 및 Q5, Q6 각각에 있어, 보디 영역과 소스 드레인 사이의 PN 접합에 순방향 바이어스가 가해져, 그 부분에 전류가 흐름으로써 소비 전력이 증대한다고 하는 문제가 발생하기 쉽다. 그 누설 전류의 경로에 대응하는 소자 분리 절연막(14) 아래의 SOI층(13)이 어느 정도의 저항값(도 56의 등가 회로에서의 저항 R)을 가지면, 그것이 누설 전류를 억제하도록 작용하여, 소비 전력의 증대의 문제가 경감된다. 단, DTMOS에서의 온 전류의 증가나 동작 속도의 향상 등과 같은 효과는, 그 누설 전류가 작용하여 얻어지는 것이기 때문에, 해당 누설 전류를 완전하게 차단하는 것은 바람직하지 않다(통상의 MOS 트랜지스터와 동일하게 된다). 그래서 실시예 12에서는, 누설 전류의 경로의 저항값을 의도적으로 증가시켜, 누설 전류를 적절히 작게 억제한다.

도 60은 실시예 12에 따른 SRAM 셀의 구성을 도시하는 도면이다. 본 실시예의 SRAM의 상면도는 실시예 1에서 도시한 도 2와 마찬가지로, 도 60은 도 2에 도시한 A-A선을 따른 단면에 상당한다. 또한, 도 2 및 도 3에 도시한 것과 마찬가지의 요소에는 동일 부호를 붙이고 있다.

본 실시예에서도, 제1 드라이버 트랜지스터 Q1, 제1 로드 트랜지스터 Q3 및 제1 액세스 트랜지스터 Q5의 조와, 제2 드라이버 트랜지스터 Q2, 제2 로드 트랜지스터 Q4 및 제2 액세스 트랜지스터 Q6의 조는, 서로 마찬가지의 구조를 갖는다. 여기서는 설명을 간단히 하기 위해, 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5에 관한 구조만을 설명하고, 제2 드라이버 트랜지스터 Q2 및 제2 액세스 트랜지스터 Q6의 설명은 생략한다. 이하의 실시예에서도 마찬가지이다.

상기한 각 실시예에서의 도시는 생략하였지만, 컨택트(45)의 표면에는 통상, 배리어 메탈(451)이 형성된다. 또한, 참조 부호 191로 도시하는 P형의 영역은, SOI층(13)에서의 컨택트(45)가 접속하는 부분의 영역, 즉 실시예 1에서 P⁺ 영역(19)이 형성되는 영역에 상당한다(도 3 참조).

본 실시예에서는, 배리어 메탈(451)의 재료를 적절하게 선택하거나 P형 영역(191)의 불순물 농도를 적절하게 조정함으로써, 도 60과 같이, 컨택트(45)와 SOI층(13)의 접속 부분에 원하는 저항값을 갖는 저항 R를 형성한다. 또, 실제로는 소자 분리 절연막(14) 아래의 SOI층(13)이나 컨택트(45)에도 약간의 기생 저항이 포함되지만, 본 실시예에서 형성하는 저항 R의 저항값에 비하여 작기 때문에, 이들은 무시할 수 있다.

상기한 누설 전류는, 워드선으로부터 컨택트(45)를 통하여, 또한 소자 분리 절연막(14) 아래의 SOI층(13)을 통하여 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 보디 영역에 유입되기 때문에, 컨택트(45)와 SOI층(13)의 접속부 분의 저항 R은, 해당 누설 전류의 경로에 삽입되어 있게 된다. 그 저항 R는, 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 보디 영역과 워드선 사이에 삽입되기 때문에, 이 SRAM의 등가 회로는 도 56과 마찬가지이다. 그리고 본 실시예에서는, 저항 R의 저항값을 적당한 값으로 설정할 수 있다.

구체적으로는, 실시예 1의 SRAM의 제조 공정에서의 컨택트(45)의 형성 공정(도 16)에서, 배리어 메탈(451)로서 예를 들면 Ti, TiN, Ta, TaN, W, WN, Mo, MoN, Hf, HfN, Al, Pt, Au 등의 금속 및 그 화합물 중에서 원하는 저항값을 갖는 것을 선택한다. 해당 배리어 메탈(451)은 Ti/TiN 등 2층 구조로 해도 된다.

또한, P형 영역(191)이 원하는 저항값을 갖도록, 그 불순물 농도를 예를 들면 10¹⁶∼10²²/㎤의 사이에서 조정한다. 이 조정은, 실시예 1의 SRAM의 제조 공정에서, P⁺ 영역(19)을 형성하기 위한 공정(도 15)으로 주입하는 이온의 도우즈량을 변경함으로써 실행할 수 있다. P형 영역(191)의 불순물 농도가 소자 분리 절연막(14) 아래의 SOI층(13)과 동일한 정도이어도 괜찮다면, 해당 이온 주입을 행하지 않아도 된다. P형 영역(191)의 불순물 농도를 소자 분리 절연막(14) 아래의 SOI층(13)보다도 낮게 하는 경우에는, 해당 이온 주입 시에 N형의 도우펀트를 주입하는, 소위 카운터 도핑을 행하면 된다.

이와 같이, 본 실시예에 따르면, 저항 R의 저항값을 적당한 값으로 설정하는 것이 가능하기 때문에, 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 보디 영역과 워드선 사이의 저항값을 적당한 값으로 설정할 수 있다. 이하, 그 「저항값이 적당한 값」에 대하여 설명한다.

통상, SRAM에 대하여 데이터의 판독을 행하는 경우, 워드선의 전위를 상승시키고 나서 비트선에 데이터에 대응하는 전위가 출력되기까지의 타임 러그 등에 의해, 데이터의 판독에 일정한 시간(액세스 타임)을 요한다. 본 발명과 같이 SRAM의 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6에 DTMOS를 적용한 경우, 판독 속도 향상의 효과를 얻기 위해서는, 데이터의 판독 시에 보디 전위가 충분히 워드 전위에 가까운 값에까지 상승되어 있을 필요가 있다. 즉, 액세스 타임이 경과하기 전에 보디 전위를 충분히 상승시킬 필요가 있다.

본 발명에 따른 SRAM의 보디 전위의 상승의 시상수는, 워드선과 보디 영역 사이의 용량(보디 용량)과 저항의 곱으로서 얻어진다. 예를 들면 보디 용량이 1fF인 경우, 저항 R의 저항값의 저항값을 R1로 하면, R1=10㏁으로 설정하면 시상수는 10㎱가 된다. 즉, 액세스 타임 10㎱의 SRAM이면, 저항값 R1은 10㏁ 이하일 필요가 있다.

또한, 저항값 R1이 작을수록 시상수는 작아져, 보디 전위의 상승을 고속으로 할 수 있지만, 상술된 바와 같이 누설 전류가 증대하게 되기 때문에, 적어도 1㏀ 정도는 확보해 두는 것이 바람직하다.

현재 일반적인 SRAM의 액세스 타임은 수㎱∼100㎱이기 때문에, 이들에의 대응을 고려하면, 저항값 R1은 1㏀∼100㏁이면 된다. 보다 바람직하게는, SRAM 셀의 동작 특성의 변동을 고려하여 마진을 취하여, 시상수를 액세스 타임의 5분의 1 정도로 설정하면 된다. 예를 들면 액세스 타임 10㎱의 SRAM이면, 저항값 R1을 2㏁ 정도로 설정하는 것이 유효하다. 즉, 액세스 타임이 수㎱∼100㎱가 일반적인 SRAM에 대응시키는 것이면, 저항값 R1은 1㏀∼20㏁이 바람직하다.

본 실시예에 따르면, 워드선과 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 영역 사이에, 원하는 저항값을 갖는 저항이 형성되기 때문에, 실시예 1에서 설명한 효과 외에 추가로, 또한 누설 전류의 억제의 효과가 얻어진다. 그에 따라, 본 발명에 따른 SRAM의 소비 전력을 억제할 수 있다. 구체적으로는, 워드선 전위가 0.8V에서 제1 액세스 트랜지스터 Q5가 온 상태일 때에, 워드선으로부터 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 보디 영역을 통해 접지 단자(GND)에 흐르는 누설 전류는, 10^-9∼10^-5A 정도로 억제된다.

또한 도 61은, 본 실시예의 변형예를 도시하는 도면이다. 즉, 도 61과 같이, P형 영역(191) 상부에, 해당 P형 영역(191)과 배리어 메탈(451)을 반응시켜 형성한 실리사이드층(192)을 형성해도 된다.

또, 이상의 설명에서는, 실시예 1의 SRAM 셀에 대하여, 워드선과 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 영역 사이에 저항 R을 형성한 구성을 도시했지만, 본 실시예의 적용을 그 구성에 한정시키는 것은 아니다. 예를 들면 실시예 2의 SRAM 셀에 대해서도 적용할 수도 있고, 도 62에 그 경우의 구성을 도시한다. 도 62의 SRAM의 상면도는 실시예 2로 도시한 도 17과 마찬가지로, 도 62는 도 17에 도시한 C-C선을 따른 단면에 상당한다. 또한, 도 62에서, 도 17, 도 18 및 도 60에 도시한 것과 마찬가지의 요소에는 동일 부호를 붙이고 있다. 배리어 메탈(451)을 갖는 컨택트(45)는 제5 활성 영역(61)에 접속하고, 그 접속 부분에 저항 R이 형성된다. 이 경우에도 상기와 마찬가지의 효과가 얻어진다.

도 62에서는, 실시예 2의 도 18과 달리, 제5 활성 영역(61)의 상면에 코발트의 실리사이드층(57)을 형성하고 있지 않다. 그 이유는, 위에서 설명한 도 60의 SRAM 셀과 마찬가지의 저항 R을 얻기 위해서이다. 물론, 저항 R의 저항값 R1이 원하는 값으로 설정되는 것이면, 도 18과 같이 제5 활성 영역(61)의 상면에 코발트의 실리사이드층(57)을 형성한 구성으로 해도 된다. 도 62와 같이, 제5 활성 영역(61)의 상면에 코발트의 실리사이드층(57)을 형성하지 않도록 하기 위해서는, 실시예 2의 SRAM의 제조 공정의 실리사이드층(57, 31b)을 형성하는 공정(도 23)에서, 코발트를 퇴적하기 전에 제5 활성 영역(61)의 상면을 소정의 절연막(「실리사이드 보호막」이라고 함)으로 피복해두고, 제5 활성 영역(61)의 상면에 코발트를 퇴적시키지 않으면 된다.

도 62에서도, 컨택트(45)의 형성 시에 배리어 메탈(451)의 재료를 적절하게 선택하거나, P형 영역(191)의 불순물 농도를 조정함으로써, 원하는 저항값 R1이 얻어진다. P형 영역(191)의 불순물 농도의 조정은, 실시예 2의 SRAM의 제조 공정에서, P⁺ 영역(19)을 형성하기 위한 공정(도 26)으로, 주입하는 이온의 도우즈량을 변경하거나 카운터 도핑을 행함으로써 실행할 수 있다.

또한 도 62의 예에서도, 도 61과 같이, P형 영역(191)의 상부에, 해당 P형 영역(191)과 배리어 메탈(451)이 반응하여 형성된 실리사이드층(192)을 형성해도 된다. 그 경우의 SRAM의 구성은 도 63과 같이 된다.

(실시예 13)

상술된 바와 같이, 본 발명에 따른 SRAM 셀에서는, 워드선과 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 영역 사이의 저항값을 크게하면, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 온 상태로 워드선으로부터 유입되는 누설 전류는 작게 억제된다. 그러나 그 반면, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 턴 오프 시에, 그 보디 영역에 저장된 홀이 워드선으로 배제되기 어렵게 된다. 그 경우, SRAM 셀의 스탠바이 상태에서의 보디 전위의 고정이 곤란하여도, 스탠바이 상태에서의 누설 전류가 증대하거나, 동작이 불안정하게 되어 소프트 에러 내성이 열화하는 것이 염려된다.

즉, 본 발명에 따른 SRAM 셀에서, 누설 전류의 억제와 소프트 에러 내성의 향상의 양쪽을 실현하기 위해서는, 워드선으로부터 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 영역으로 흐르는 방향의 전류(누설 전류)를 억제하면서, 반대로 그 보디 영역으로부터 워드선으로 흐르는 방향의 전류(보디 영역으로부터의 홀의 방출에 수반하는 전류)를 크게 할 수 있으면 된다. 그래서 실시예 13에서는, 워드선과 보디 영역 사이에 다이오드를 삽입한다. 그 다이오드는, 캐소드가 워드선측에 접속하고, 애노드가 보디 영역측에 접속하도록 형성된다. 즉, 본 실시예에 따른 SRAM 셀의 등가 회로는 도 64와 같이 된다.

도 65는 실시예 13에 따른 SRAM 셀의 구성을 도시하는 도면이다. 도 65에서, 도 60에 도시한 것과 마찬가지의 요소에는 동일한 부호를 붙이고 있다. 도 65 에 도시한 바와 같이, 본 실시예에서는, 도 60의 저항 R을 대신하여, 다이오드 D가 형성되어 있다. 그 다이오드 D는, 배리어 메탈(451)과 P형 영역(191)이 쇼트키 접합함으로써 형성된, 소위 쇼트키 다이오드이다.

배리어 메탈(451)과 P형 영역(191)을 쇼트키 접합시키기 위해서는, P형 영역(191)의 불순물 농도를 예를 들면 10¹⁶∼10²⁰/㎤ 정도로 하면 된다. 이 불순물 농도의 조정은, 실시예 1의 SRAM의 제조 공정에서, P⁺ 영역(19)을 형성하기 위한 공정(도 15)으로 주입하는 이온의 도우즈량을 변경하거나, 혹은 카운터 도핑을 행함으로써 실행할 수 있다.

이와 같이, 본 실시예에 따르면, 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 보디 영역과 컨택트(45) 사이에, 워드선측이 캐소드에 이루어지도록 삽입된 다이오드 D가 형성되기 때문에, 워드선으로부터 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 영역으로 흐르는 방향의 전류(누설 전류)는 억제되고, 그 보디 영역으로부터 워드선으로 흐르는 방향의 전류(보디 영역으로부터의 홀의 방출에 수반하는 전류)를 크게 유지한다. 따라서, 본 발명에 따른 SRAM 셀에서, 누설 전류의 억제 및 소프트 에러 내성의 향상의 양쪽을 효과적으로 실현할 수 있다.

또, 도 65에서는, 실시예 1과 마찬가지의 구성의 SRAM 셀에 대하여, 워드선과 보디 영역 사이에 다이오드 D를 삽입했지만, 본 실시예의 적용을 그 구성에 한정하는 것은 아니다. 예를 들면 실시예 2의 SRAM 셀에 대하여 적용하는 경우에는, 실시예 12에서 도시한 도 62의 구성에서, P형 영역(191)과 배리어 메탈(451)이 쇼트키 접합하여 다이오드 D를 형성하도록, P형 영역(191)의 불순물 농도를 조정하면 된다(도 66).

또한, 본 실시예에서도, 위에서 설명한 도 61이나 도 63과 같이, P형 영역(191) 상부에, 그 P형 영역(191)과 배리어 메탈(451)이 반응하여 형성된 실리사이드층(192)을 형성해도 된다. 그 경우, 실리사이드층(192)과 P형 영역(191)이 쇼트키 접합하도록, 해당 P형 영역(191)의 불순물 농도를 설정하면 된다(즉, 다이오드 D는 실리사이드층(192)과 P형 영역(191)으로 구성된다).

(실시예 14)

본 실시예에서는, 실시예 12와 실시예 13을 조합한다. 워드선과 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 영역 사이에, 저항 R 및 다이오드 D를 삽입한다. 저항 R과 다이오드 D는 서로 직렬 접속된다. 즉, 본 실시예에 따른 SRAM의 등가 회로는 도 67과 같이 된다.

또한 도 68에, 실시예 14에 따른 SRAM 셀의 구성을 도시한다. 도 68에서, 도 60 및 도 65에 도시한 것과 마찬가지의 요소에는 동일 부호를 붙이고 있다. 배리어 메탈(451)의 재료를 적절하게 선택하거나 P형 영역(191)의 불순물 농도를 적절하게 조정함으로써, 컨택트(45)와 SOI층(13)의 접속 부분에 원하는 저항값을 갖는 저항 R을 형성한다. 또한, P형 영역(191)의 불순물 농도는, 배리어 메탈(451)과 P형 영역(191)이 쇼트키 접합하도록 설정되어, 배리어 메탈(451)과 P형 영역(191)에 의해 쇼트키 다이오드 D를 형성한다.

워드선과 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 영역 사이에 다이오드 D가 삽입되어 있기 때문에, 워드선과 보디 영역 사이의 저항은 해당 다이오드가 순방향 전압이 인가되어 있을 때(순 바이어스 상태)와 역방향 전압이 인가되어 있을 때(역 바이어스 상태)에 서로 다른 값이 된다. 예를 들면, 워드선 전위가 상승하여 액세스 트랜지스터 Q5, Q6이 턴 온할 때에는, 다이오드 D는 역 바이어스 상태가 되기 때문에 저항값은 높아진다. 반대로, 워드선 전위가 하강하여 액세스 트랜지스터 Q5, Q6가 턴 오프할 때는, 다이오드 D는 순 바이어스 상태가 되기 때문에 저항값은 낮게 된다. 그에 따라, 실시예 13과 같이, 워드선으로부터 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 영역으로 흐르는 방향의 전류(누설 전류)는 억제되고, 그 보디 영역으로부터 워드선으로 흐르는 방향의 전류(보디 영역으로부터의 홀의 방출에 수반하는 전류)는 크게 유지된다. 따라서, 본 발명에 따른 RAM 셀에서, 누설 전류의 억제 및 소프트 에러 내성의 향상의 양쪽을 효과적으로 실현할 수 있다.

또한, 실시예 12와 같이, 배리어 메탈(451)의 재료나 P형 영역(191)의 불순물 농도를 조정하여, 워드선과 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 보디 영역 사이의 저항의 값을 조정하면, 보디 전위의 상승의 시상수를 적절하게 설정할 수 있다. 배리어 메탈(451)로서 예를 들면 Ti, TiN, Ta, TaN, W, WN, Mo, MoN, Hf, HfN, Al, Pt, Au 등의 금속 및 그 화합물중에서 원하는 저항값을 갖는 것을 선택한다. 해당 배리어 메탈(451)은 Ti/TiN 등의 2층 구조로 해도 된다.

보디 전위의 상승 시에, 즉 워드선 전위의 상승 시에는, 다이오드 D는 역 바이어스 상태가 된다. 따라서, 보디 용량을 C1, 저항 R의 저항값을 R1, 역 바이어스 상태의 다이오드 D의 저항값을 R2로 하면, 보디 전위의 상승의 시상수는 C1×(R1+R2)로 얻어진다. 예를 들면 보디 용량이 1fF인 경우, 다이오드 D가 역 바이어스 상태가 될 때의 워드선과 보디 영역 사이의 저항, 즉 저항 R의 저항값 R1과 역 바이어스 상태의 다이오드 D의 저항값 R2의 합(R1+R2)을 10㏁으로 설정하면, 시상수는 10㎱가 된다.

현재 일반적인 SRAM의 액세스 타임은, 수㎱∼100㎱이기 때문에, 저항 R의 저항값 R1과 역 바이어스 상태의 다이오드 D의 저항값 R2의 합은 100㏁ 이하이면 된다. 또한, 저항값 R1+R2가 작을수록 시상수는 작아져서, 보디 전위의 상승을 고속으로 할 수 있지만, 상술된 바와 같이 누설 전류가 증대하기 때문에, 적어도 1 ㏀ 정도는 확보해두는 것이 바람직하다.

보다 바람직하게는, SRAM 셀의 동작 특성의 변동을 고려하여 마진을 취하여, 시상수를 액세스 타임의 5분의 1 정도로 설정하면 된다. 즉, 액세스 타임 10㎱의 SRAM이면, 저항값 R1+R2를 2㏁ 정도로 설정하는 것이 바람직하다.

이와 같이 본 실시예에 따르면, 실시예 13과 같이, 워드선으로부터 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 영역으로 흐르는 방향의 전류(누설 전류)는 억제되고, 그 보디 영역으로부터 워드선으로 흐르는 방향의 전류(보디 영역으로부터의 홀의 방출에 수반하는 전류)는 크게 유지된다. 또한, 실시예 12와 같이, 보디 전위의 상승 속도를 조정할 수 있기 때문에, 누설 전류를 효 과적으로 억제할 수 있다. 따라서, 본 발명에 따른 SRAM 셀에서, 누설 전류의 억제 및 소프트 에러 내성의 향상의 양쪽을 보다 효과적으로 실현할 수 있다.

구체적으로는, 제1 액세스 트랜지스터 Q5가 온 상태인 동안에, 워드선으로부터 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 보디 영역을 통하여 접지 단자(GND)에 흐르는 누설 전류는, 워드선 전위가 0.8V일 때 10^-9∼10^-5A 정도로 억제된다. 또한, 워드선 전위가 0.8V의 상태에서 0V에 강하하기 시작하여, 제1 액세스 트랜지스터 Q5가 오프에 전환할 때에, 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5의 보디 영역으로부터 워드선으로 흘러 나오는 전류(즉, 보디 영역으로부터의 홀의 방출에 수반하는 전류)를, 10^-5 이상의 값으로 확보할 수 있다.

또, 도 68에서는, 실시예 1과 마찬가지의 구성의 SRAM 셀에 대하여, 워드선과 보디 영역 사이에 저항 R 및 다이오드 D를 삽입했지만, 본 실시예의 적용은 그 구성에 한정되는 것은 아니다. 예를 들면 실시예 2의 SRAM 셀에 대하여 적용하는 경우에는, 실시예 12에서 도시한 도 62에서, 배리어 메탈(451)의 재료 및 P형 영역(191)의 불순물 농도를 조정하여 이들이 원하는 저항값을 갖도록 하고, 또한 P형 영역(191)과 배리어 메탈(451)이 쇼트키 접합하도록 P형 영역(191)의 불순물 농도를 조정하면 된다(도 69).

도 69에서는, 실시예 2의 도 18과 달리, 제5 활성 영역(61)의 상면에 코발트의 실리사이드층(57)을 형성하고 있지 않다. 그 이유는, 위에서 설명한 도 68의 SRAM 셀과 마찬가지의 저항 R 및 다이오드 D를 얻기 위해서이다. 물론, 저항 R의 저항값 R1 및 역 바이어스 상태의 다이오드 D의 저항값 R2가 원하는 값으로 설정되는 것이면, 도 18과 같이 제5 활성 영역(61)의 상면에 코발트의 실리사이드층(57)을 형성한 구성으로 해도 된다. 도 69와 같이, 제5 활성 영역(61)의 상면에 코발트의 실리사이드층(57)을 형성하지 않도록 하기 위해서는, 실시예 2의 SRAM의 제조 공정의 실리사이드층(57, 31b)을 형성하는 공정(도 23)에서, 코발트를 퇴적하기 전에 제5 활성 영역(61)의 상면을 소정의 절연막(「실리사이드 보호막」이라고 함)으로 피복해두고, 제5 활성 영역(61)의 상면에 코발트를 퇴적시키지 않으면 된다.

또한, 본 실시예에서도, 위에서 설명한 도 61이나 도 63과 같이, P형 영역(191)의 상부에, 그 P형 영역(191)과 배리어 메탈(451)이 반응하여 형성된 실리사이드층(192)(예를 들면, TiSi, TiSi₂, MoSi, MoSi₂, TaSi, TaSi₂, WSi, WSi₂ 등)을 형성해도 된다. 그 경우, 실리사이드층(192)과 P형 영역(191)이 쇼트키 접합하도록, 그 P형 영역(191)의 불순물 농도를 설정하면 된다(즉, 다이오드 D는 실리사이드층(192)과 P형 영역(191)으로 구성된다).

(실시예 15)

*도 70은 실시예 15에 따른 SRAM 셀의 구성을 도시하는 도면이다. 본 실시예의 SRAM의 상면도는 실시예 1에서 도시한 도 2와 마찬가지로, 도 70은 도 2에 도시한 A-A선을 따른 단면에 상당한다. 또한, 도 70에서, 도 2 및 도 3에 도시한 것 과 마찬가지의 기능을 갖는 요소에는 동일 부호를 붙이고 있다.

이상의 실시예에서는, 워드선에 접속하는 컨택트(45)는, 다른 컨택트와 마찬가지로 텅스텐 등의 금속으로 형성했었지만, 본 실시예에서는, 해당 컨택트(45)를 P형의 폴리실리콘으로 형성한다.

폴리실리콘의 컨택트(45)는, 텅스텐 등의 메탈 컨택트에 비교하여, 고저항이기 때문에, 도 70에 도시한 바와 같이 저항 R로서도 기능한다. 즉, 워드선과 제1 드라이버 트랜지스터 Q1, 제2 드라이버 트랜지스터 Q2의 보디 영역 사이에, 저항 R이 삽입되는 것으로 된다. 따라서, 본 실시예에 따른 SRAM의 등가 회로는, 실시예 12와 같이 도 56과 같이 된다.

컨택트(45)를 구성하는 폴리실리콘에는, 예를 들면 붕소를 10¹⁶∼10²²/㎝³ 정도 주입한다. 그 주입량을 조정함으로써, 컨택트(45) 즉 저항 R의 저항값을 적당한 값으로 조정할 수 있다. 따라서, 실시예 12와 마찬가지의 이론에 의해, 보디 전위의 상승 속도를 조정할 수 있어, 누설 전류를 억제할 수 있다.

또, 도 70에서는, 실시예 1과 마찬가지의 구성의 SRAM 셀에 대하여, 컨택트(45)를 P형의 폴리실리콘으로 하였지만, 본 실시예의 적용은 그 구성에 한정되는 것은 아니다. 예를 들면 실시예 2의 SRAM 셀(도 18)에서도, 워드선에 접속하는 컨택트(45)를 P형 폴리실리콘으로 형성함으로써 본 실시예를 적용할 수 있고, 마찬가지의 효과가 얻어진다.

(실시예 16)

도 71은 실시예 16에 따른 SRAM 셀의 구성을 도시하는 도면이다. 본 실시예에서는, 실시예 15의 SRAM 셀에 대하여, 컨택트(45)를 P형 폴리실리콘이 아니고, N형 폴리실리콘으로 형성한다.

폴리실리콘의 컨택트(45)는, 텅스텐 등의 메탈 컨택트에 비교하여 고저항이기 때문에, 실시예 15와 같이 저항 R로서도 기능한다. 또한, 본 실시예에서는, N형 폴리실리콘의 컨택트(45)와 P형의 SOI층(13)이 접속하기 때문에, 그 경계에는 PN 접합이 형성되어, 컨택트(45)와 SOI층(13)으로 이루어지는 PN 접합 다이오드 D가 형성된다. 즉, 워드선과 제1 드라이버 트랜지스터 Q1, 제2 드라이버 트랜지스터 Q2의 보디 영역 사이에, 저항 R과 다이오드 D이 삽입되게 된다. 다이오드 D는 워드선측이 캐소드, 보디 영역측이 애노드로 되어 있다. 따라서, 본 실시예에 따른 SRAM의 등가 회로는, 실시예 14와 같이 도 67과 같이 된다.

컨택트(45)를 구성하는 폴리실리콘에는, 예를 들면 인을 10¹⁶∼10²²/㎝³ 정도 주입한다. 그 주입량을 조정함으로써, 컨택트(45) 즉 저항 R의 저항값을 적당한 값으로 조정할 수 있다. 또, 워드선과 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q5, Q6의 보디 영역 사이에, 워드선측이 캐소드가 되도록 다이오드 D가 삽입되기 때문에, 누설 전류의 억제 및 소프트 에러 내성의 향상의 양쪽을 효과적으로 실현할 수 있다. 따라서, 실시예 14와 마찬가지의 이론에 의해, 누설 전류의 억제 및 소프트 에러 내성의 향상의 양쪽을 보다 효과적으로 실현할 수 있다.

또, 도 71에서는, 실시예 1과 마찬가지의 구성의 SRAM 셀에 대하여, 컨택트 (45)를 N형의 폴리실리콘으로 하였지만, 본 실시예의 적용을 그 구성에 한정하는 것은 아니다. 예를 들면 실시예 2의 SRAM 셀(도 18)에서도, 워드선에 접속하는 컨택트(45)를 N형 폴리실리콘으로 형성함으로써 본 실시예를 적용할 수 있고, 마찬가지의 효과가 얻어진다.

(실시예 17)

이상의 실시예(실시예 10, 11을 제외함)에서는, 워드선이, SRAM의 드라이버 트랜지스터의 보디 영역 및 액세스 트랜지스터의 보디 영역의 양쪽에 접속하는 구성을 도시했지만, 이들 중 한 쪽의 보디 영역에만 접속한 경우에도, SRAM 셀의 동작의 안정성 및 동작 속도의 향상의 효과는 얻어진다.

도 72∼도 75는 본 실시예에 따른 SRAM 셀의 구조를 도시하는 도면이다. 이들 도면에서, 도 2, 도 3에 도시한 것과 마찬가지의 요소에 대해서는 동일 부호를 붙이고 있다.

우선, 도 73은 도 72에서의 S-S선을 따른 단면도이다. 이들 도면과 같이, 제1 드라이버 트랜지스터 Q1과 제1 액세스 트랜지스터 Q5 사이 및, 제2 드라이버 트랜지스터 Q2와 제2 액세스 트랜지스터 Q6 사이에는 완전 분리 영역(73)이 형성되어 있다. 그리고 컨택트(45)는, 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5 중 제1 액세스 트랜지스터 Q5의 보디 영역에만 접속하고 있다. 도시는 생략하지만, 컨택트(46)는, 제2 드라이버 트랜지스터 Q2 및 제2 액세스 트랜지스터 Q6 중 제2 액세스 트랜지스터 Q6의 보디 영역에만 접속하고 있다. 이 경우에도, 액세스 트랜지스터 Q5, Q6의 전류 구동 능력은 향상하기 때문에, 종래의 SRAM 셀에 비교하여, 동작의 안정성 및 동작 속도는 향상된다.

또한, 도 75는 도 74에서의 T-T선을 따른 단면도이다. 이들 도면에서는, 제1 드라이버 트랜지스터 Q1과 제1 액세스 트랜지스터 Q5 사이 및, 제2 드라이버 트랜지스터 Q2와 제2 액세스 트랜지스터 Q6 사이에, 완전 분리 영역(74)이 형성되어 있다. 그리고 컨택트(45)는, 제1 드라이버 트랜지스터 Q1 및 제1 액세스 트랜지스터 Q5 중 제1 드라이버 트랜지스터 Q1의 보디 영역에만 접속하고 있다. 도시는 생략하지만, 컨택트(46)는, 제2 드라이버 트랜지스터 Q2 및 제2 액세스 트랜지스터 Q6 중 제2 드라이버 트랜지스터 Q2의 보디 영역에만 접속하고 있다. 이 경우에도, 드라이버 트랜지스터 Q1, Q2의 전류 구동 능력은 향상하기 때문에, 종래의 SRAM 셀에 비교하여, 동작의 안정성 및 동작 속도는 향상한다.

이와 같이, 본 발명에서는, 워드선이 SRAM의 드라이버 트랜지스터의 보디 영역 및 액세스 트랜지스터의 보디 영역 중 어느 한 쪽에만 접속하는 구성이어도, SRAM 셀의 동작의 안정성 및 동작 속도의 향상의 효과를 얻을 수 있다. 단, 워드선이 SRAM의 드라이버 트랜지스터의 보디 영역 및 액세스 트랜지스터의 보디 영역의 양쪽에 접속시키는 것이, 보다 효과적으로 본 발명의 효과를 얻을 수 있는 것은 물론이다.

본 발명의 제1 국면에 따른 반도체 기억 장치에 따르면, 워드선의 전위가 높아지는 SRAM 셀의 구동 시에는, 드라이버 MOS 트랜지스터 및/또는 액세스 MOS 트랜지스터 중 적어도 한 쪽의 보디 전위도 높게 된다. 그에 따라, 드라이버 MOS 트랜 지스터 및/또한 액세스 MOS 트랜지스터의 동작 임계값 전압이 내려가서, 전류 구동 능력이 향상된다. 즉, 드라이버 MOS 트랜지스터 및/또는 액세스 MOS 트랜지스터로 DTMOS와 마찬가지의 효과가 얻어진다. 따라서, SRAM 셀의 동작 임계값 전압이 내려가, SRAM 셀의 동작 속도 성능은 향상된다. 또한, 워드선의 전위가 0V가 되는 SRAM 셀의 스탠바이 시에는, 드라이버 MOS 트랜지스터 및 액세스 MOS 트랜지스터의 보디 전위도 0V로 고정되게 되기 때문에, 해당 SRAM 셀의 소프트 에러 내성이 향상하여, 신뢰성이 높은 SRAM이 얻어진다.

또한, 제2 국면에 따른 반도체 기억 장치에 따르면, 로드 트랜지스터의 전류 구동 능력이 향상하여, SRAM의 스태틱 노이즈 마진이 개선되는 효과가 얻어진다. 또한, 종래의 SRAM 셀과 비교하여, 로드 트랜지스터의 게이트 전극과 보디 영역 사이를 전기적으로 접속하기 위한 특별한 컨택트를 별도로 형성할 필요는 없다. 따라서, 형성 면적의 증대를 억제하면서, 로드 트랜지스터에 DTMOS를 적용할 수 있다.

제3 국면에 따른 반도체 기억 장치에 따르면, 로드 MOS 트랜지스터의 보디 전위가 전원 전위로 고정되기 때문에, SRAM 셀의 동작의 안정성이 향상된다. 또한, SRAM 셀 각각에 형성되는 컨택트가, 로드 MOS 트랜지스터의 보디 컨택트로서 기능하기 때문에, 웰 전위 고정용 셀의 전원 컨택트는 불필요하므로, SRAM의 형성 면적 축소에도 기여할 수 있다.

제4 국면에 따른 반도체 기억 장치에 따르면, 드라이버 MOS 트랜지스터 및 액세스 MOS 트랜지스터의 보디 전위가 접지 전위로 고정되기 때문에, SRAM 셀의 동 작의 안정성이 향상된다. 또한, SRAM 셀 각각에 형성된 컨택트가, 드라이버 MOS 트랜지스터 및 액세스 MOS 트랜지스터의 보디 컨택트로서 기능하기 때문에, 웰 전위 고정용 셀의 접지 컨택트는 불필요하고, SRAM의 형성 면적 축소에도 기여할 수 있다.

Claims

반도체 기판, 매립 절연층 및 SOI층으로 이루어지는 SOI 구조의 반도체 기억 장치에 있어서,

상기 SOI층의 소자 형성 영역에 설치되는

액세스 MOS(Metal Oxide Semiconductor) 트랜지스터와,

드라이버 MOS 트랜지스터와,

상기 SOI층에 설치되어, 상기 SOI층을 관통하여 상기 매립 절연층에 이르는 완전 분리 영역과, 아래에 상기 SOI층을 남기는 소자 분리 절연막과,

워드선과 상기 액세스 MOS 트랜지스터의 게이트 전극을 접속하는 컨택트를 갖는 SRAM(Static Random Access Memory) 셀을 구비하고,

상기 소자 분리 절연막의 아래의 상기 SOI층에 의해 상기 컨택트와 MOS 트랜지스터의 보디(body) 영역이 접속되고,

상기 액세스 MOS 트랜지스터와 상기 드라이버 MOS 트랜지스터 사이에는 완전 분리 영역이 설치되어 있는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 컨택트는 상기 액세스 MOS 트랜지스터의 보디(body) 영역에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 컨택트는 상기 드라이버 MOS 트랜지스터의 보디 영역에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.