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KR100755667B1 - 패턴 밀도가 조절된 반도체 소자의 패턴 데이터 형성방법 - Google Patents

패턴 밀도가 조절된 반도체 소자의 패턴 데이터 형성방법 Download PDF

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KR100755667B1
KR100755667B1 KR1020060013768A KR20060013768A KR100755667B1 KR 100755667 B1 KR100755667 B1 KR 100755667B1 KR 1020060013768 A KR1020060013768 A KR 1020060013768A KR 20060013768 A KR20060013768 A KR 20060013768A KR 100755667 B1 KR100755667 B1 KR 100755667B1
Authority
KR
South Korea
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pattern
density
pattern data
data
semiconductor device
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Application number
KR1020060013768A
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English (en)
Inventor
박승규
장명준
신지영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

반도체 소자의 패턴 데이터 형성 방법이 제공된다. 본 발명의 일 실시예에 의한 반도체 소자의 패턴 데이터 형성방법은, 제 1 패턴 데이터를 형성하고, 제 2 패턴 데이터를 형성하고, 제 3 패턴 데이터를 형성하고, 제 1, 제 2 및 제 3 패턴 데이터들이 포함된 패턴 밀도 측정용 데이터를 형성하고, 패턴 밀도 측정용 데이터의 패턴 밀도를 측정하고, 측정된 밀도 값을 기준 밀도와 비교하여 제 3 패턴 데이터 내의 패턴들의 모양이 조절된 제 4 패턴 데이터를 형성하고, 및 제 1, 제 2 및 제 4 패턴 데이터를 포함하는 최종 패턴 데이터를 형성하는 단계를 포함한다.
패턴 데이터, 더미 패턴

Description

패턴 밀도가 조절된 반도체 소자의 패턴 데이터 형성방법{Method for generating a semiconductor device pattern data adjusted density of patterns}
도 1a 내지 도 1d는 본 발명의 다양한 실시예들에 의한 반도체 소자의 패턴 또는 패턴 데이터 형성방법을 설명하기 위한 플로우 차트이다.
도 2a 내지 도 2j는 본 발명의 다양한 실시예들에 의한 반도체 소자의 패턴 또는 패턴 데이터를 형성하는 방법을 단계별로 설명하기 위한 도면들이다.
도 3a 및 도 3b는 본 발명의 다른 실시예들에 의한 반도체 소자의 패턴 및 패턴 데이터 형성방법을 보충하여 설명하기 위하여 예시한 도면들이다.
도 4a 내지 도 4d는 본 발명의 다양한 실시예들에 의한 반도체 소자의 패턴 또는 패턴 데이터 형성방법에 의해 형성된 최종 패턴 또는 최종 패턴 데이터를 예시하기 위한 도면들이다.
(도면의 주요부분에 대한 부호의 설명)
10: 제 1 패턴, 주 패턴 또는 액티브 패턴
20: 제 2 패턴 또는 게이트 패턴
30: 제 3 패턴 또는 더미 패턴
S: 연속되지 않는 영역
본 발명은 반도체 소자의 패턴 밀도를 조절하는 방법에 관한 것으로서 특히 반도체 소자의 디자인 룰에 따라 패턴 또는 패턴 데이터의 밀도를 조절하는 방법에 관한 것이다.
반도체 제조 기술의 발달로 반도체 소자의 선폭은 점차 미세해져서 수십 나노미터의 단계를 넘어 십 수 나노미터에 이르러 있으며 곧 수 나노미터 단계에 이를 것이다. 이렇게 빠르게 고집적화되는 반도체 소자의 제조기술은 단지 반도체 소자의 미세 선폭뿐 아니라 반도체 소자를 구성하는 소자의 내부 패턴들의 밀도를 고려하지 않으면 도저히 내부 패턴을 형성할 수 없는 단계에 이르고 있다. 즉, 동일한 반도체 소자 제조 공정을 진행할 경우, 반도체 소자들의 패턴 밀도에 따라 다른 공정 결과가 얻어진다. 포토리소그래피 또는 에칭공정과 같은 패터닝 공정은 물론 씨엠피 공정에서 특히 큰 차이를 가져온다. 이 같은 현상은 패턴들의 밀도에 따른 부하효과(loading effect)에 따른 현상이라고 생각된다.
따라서, 이러한 반도체 소자 내의 각 패턴들의 밀도 차이에 대한 공정 및 반도체 소자의 동작의 불안정을 해결하기 위하여 각 패턴들의 밀도를 균일하게 해줄 필요가 있으며, 그 방법으로 더미 패턴을 반도체 소자의 각 패턴 레이어에 삽입해줌으로써 반도체 소자의 제조공정 및 동작의 안정을 기할 수 있다.
그런데 그 더미 패턴도 반도체 소자의 다양한 패턴 밀도 차이에 따라 각기 다른 밀도를 가져야 한다. 다양한 반도체 소자의 패턴 밀도에 따라 최적화된 더미 패턴의 밀도를 정하고 삽입하는 것은 일정한 룰과 표준에 따라서 수행될 수 있어야 빠른 시간에 불필요한 공정을 제거할 수 있으며 궁극적으로 반도체 소자의 신뢰성과 수율을 높이고 생산 원가를 낮출 수 있다.
따라서 본 발명에서는 이러한 더미 패턴 삽입에 관한 방법과 룰, 그리고 안정화된 표준을 정하고 수행할 수 있도록 반도체 소자의 패턴 또는 패턴 형성방법을 제공한다.
본 발명이 이루고자 하는 기술적 과제는, 선행 패턴의 밀도에 따라 후행 패턴의 밀도를 조절하여 최종 패턴 데이터를 형성하는 반도체 소자의 데이터 형성방법을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 주 패턴의 밀도에 따라 부 패턴의 밀도를 조절하여 최종 패턴을 얻을 수 있는 반도체 소자의 패턴 형성방법을 제공함에 있다.
본 발명이 이루고자 하는 또 하는 기술적 과제는, 패턴들의 밀도에 따라 다르게 형성된 더미 패턴을 가진 반도체 소자들을 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자의 패턴 데이터 형성방법은, 제 1 패턴 데이터를 형성하고, 제 2 패턴 데이터를 형성하고, 제 3 패턴 데이터를 형성하고, 제 1, 제 2 및 제 3 패턴 데이터들이 포함된 패턴 밀도 측정용 데이터를 형성하고, 패턴 밀도 측정용 데이터의 패턴 밀도를 측정하고, 측정된 밀도 값을 기준 밀도와 비교하여 제 3 패턴 데이터 내의 패턴들의 모양이 조절된 제 4 패턴 데이터를 형성하고, 및 제 1, 제 2 및 제 4 패턴 데이터를 포함하는 최종 패턴 데이터를 형성하는 단계를 포함한다.
제 1 패턴 데이터는 액티브 패턴 데이터이고, 제 2 패턴 데이터는 게이트 패턴 데이터이며, 및 제 3 및 4 패턴 데이터는 더미 패턴 데이터일 수 있다.
제 4 패턴 데이터는, 제 3 패턴 데이터 내의 패턴들의 폭, 길이 또는 간격이 조절된 패턴일 수 있다.
제 4 패턴 데이터는, 제 3 패턴 데이터 내의 패턴들의 폭 또는 길이가 패턴 밀도 측정용 데이터의 패턴 밀도에 반비례하도록 조절되거나, 제 3 패턴 데이터 내의 패턴들의 간격이 패턴 밀도 측정용 데이터의 패턴밀도에 비례하도록 조절될 수 있다.
제 1 패턴 데이터와, 제 3 패턴 데이터 또는 제 4 패턴 데이터는 하나의 패턴 데이터로 병합될 수 있다.
본 발명의 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 반도체 소자의 패턴 데이터 형성방법은, 기준 패턴 데이터를 형성하고, 다양한 패턴 밀도를 가진 제 1 패턴 데이터들을 형성하고, 제 2 패턴 데이터를 형성하고, 기준 패 턴 데이터와 제 2 패턴 데이터를 중첩하여 패턴 밀도를 측정하고, 및 측정된 패턴 밀도에 대응되는 제 1 패턴 데이터를 다양한 제 1 패턴 데이터들 중에서 선택하는 단계를 포함한다.
제 1 패턴 데이터는 반도체 소자의 액티브 패턴 데이터이고, 및 제 2 패턴 데이터는 반도체 소자의 게이트 패턴 데이터일 수 있다.
기준 패턴 데이터는 반도체 소자의 액티브 패턴 데이터일 수 있다.
다양한 제 1 패턴 데이터들은, 주 패턴 데이터와 더미 패턴 데이터를 포함할 수 있다.
주 패턴 데이터들은 일정한 모양과 크기이고, 더미 패턴 데이터들은 다양한 차이를 가질 수 있다.
본 발명의 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자의 패턴 형성방법은, 제 1 패턴을 형성하고, 제 2 패턴을 형성하고, 제 1 패턴 및 제 2 패턴이 중첩된 전체 패턴 밀도를 측정하고, 측정된 밀도를 기준 밀도와 비교하여 제 3 패턴을 형성하고, 제 2 패턴 및 제 3 패턴을 포함하는 최종 패턴을 형성하는 단계들을 포함한다.
제 1 패턴 및 제 3 패턴은 더미 패턴을 포함한 액티브 패턴이고, 제 2 패턴은 게이트 패턴일 수 있다.
제 3 패턴은, 제 1 패턴 내에 형성된 일부 패턴들의 폭, 길이 또는 간격이 조절된 패턴일 수 있다.
제 3 패턴 내에 형성된 일부 패턴들의 폭과 길이는 전체 패턴 밀도에 반비례 하도록 조절되고, 및 제 3 패턴 내에 형성된 일부 패턴들의 간격은 전체 패턴 밀도에 비례하도록 조절될 수 있다.
일부 패턴들은 더미 패턴들일 수 있다.
본 발명의 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자들은, 제 1 주 패턴 밀도와 제 1 더미 패턴 밀도를 가진 제 1 반도체 소자 및 제 2 주 패턴 밀도와 제 2 더미 패턴 밀도를 가진 제 2 반도체 소자에 있어서, 제 1 주 패턴 밀도와 제 2 주 패턴 밀도의 비율은 제 1 더미 패턴 밀도와 제 2 더미 패턴 밀도의 비율과 반비례한다.
제 1 및 제 2 더미 패턴들의 밀도 차이는 각 더미 패턴들의 폭, 길이 또는 간격의 차이일 수 있다.
각 더미 패턴들의 폭 및 길이는 제 1 및 제 2 패턴들의 밀도 차이에 반비례하도록 형성되고, 및 각 더미 패턴들의 간격은 제 1 및 제 2 패턴들의 밀도 차이에 비례할 수 있다.
더미 패턴들은 평행하게 형성된 복수 개의 직선형 또는 선분형 패턴들일 수 있다.
더미 패턴들은 반도체 소자 내의 전도성 패턴들과 접촉하지 않을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발 명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 형성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 명세서에서 패턴을 형성 또는 형성한다고 하는 것은 실제로 반도체 소자 제조를 위한 웨이퍼 상에 패턴을 형성 또는 형성한다는 말일 수도 있고, 레이아웃 설계, 시뮬레이션 또는 포토마스크 제작을 위한 패턴을 형성 또는 형성한다는 말일 수 있다. 즉 실 패턴일 수도 있고 컴퓨터 모니터 상에 구현된 시각적 패턴일 수도 있으며, 또한 문장으로 구현된 프로그램일 수 있다.
반도체 소자의 패턴은 웨이퍼 상에 구현되기 전에 가장 먼저 컴퓨터에서 회로 설계를 하는 작업을 거치게 되고, 회로 설계가 끝나면 회로 시뮬레이션을 거쳐 구조 설계도로 변환된다. 이 구조 설계도는 반도체 소자의 평면도일 수 있는데 모든 패턴이 하나의 평면상에 모두 존재한다. 그 다음 구조 설계도를 각 층별로 나누어 각각 1매의 포토마스크에 대응되도록 패턴을 디자인한다. 디자인된 포토마스크 상의 패턴은 시각적인 디자인일 수 있다. 그러나, 실제 포토마스크를 제작하기 위한 프로그램 데이터는 시각적인 것이 아니고 기계어적인 명령어들의 나열이다. 시각적인 구조는 단지 작업자가 눈으로 확인하기 위한 것일 뿐, 포토마스크를 제작하기 위한 장비에서는 수많은 명령어들이 나열된 기계어 프로그램으로 입력된다. 그러므로, 본 명세서에서 패턴이라 함은 상술한 모든 개념을 포괄한다. 즉, 시각적으로 패턴의 모양을 확인할 수 있도록 짜여진 프로그램 데이터일 수도 있고, 유형의 모양으로 제작된 패턴일 수 있다. 프로그램 데이터일 경우, 설계 또는 패턴 레이아웃 단계에서의 컴퓨터 데이터일 수 있으며, 포토마스크 제작 단계에서는 포토마스크를 제작하기 위한 장비의 기계어 프로그램 데이터 또는 작업자가 눈으로 확인 할 수 있는 시각적 데이터일 수 있다.
그러므로 본 명세서에서 데이터라 함은 반도체 소자를 제조하기 위한 컴퓨터 상에서의 회로 설계 데이터 또는 설계된 회로를 실리콘 기판 상에 구현하기 위한 소자 레이아웃 과정에서의 컴퓨터 레이아웃 데이터일 수 있으며, 또한 포토마스크 제작을 위한 데이터일 수도 있다. 포토마스크 제작을 위한 데이터는 컴퓨터 상에서 구현되는 데이터일 수도 있고 포토마스크 제작을 위한 장비에서 구현되는 기계적 데이터일 수도 있다. 또, 포토마스크라는 용어는 포토마스크뿐만 아니라 레티클을 포함하며, 전자빔 직접 묘화 방식의 데이터도 포함한다.
본 명세서에서는 패턴 밀도라는 용어를 사용한다. 본 명세서에서 사용하는 밀도라는 용어는 패턴 밀도와 혼용되며 보다 상세하게는 1개의 트랜지스터와 같은 반도체 칩 내부의 단위 소자들일 수도 있으며, 반도체 소자 제조를 위한 단층의 패턴 데이터 또는 포토마스크 데이터 상에 구현된 패턴들의 밀도일 수 있다. 패턴 밀도는 측정하고자 하는 패턴 데이터의 전체 면적 분의 패턴 면적을 계산 함으로써 수행될 수 있으며 다음과 같이 표현할 수 있다.
D = Ap/At
D: 패턴 밀도 Ap: 패턴 면적 At: 총 면적
다른 표현으로, 통상 포토마스크에서 빛이 투과하는 영역을 클리어 영역이라 하고 빛이 투과하지 못하는 영역을 다크 영역이라 부른다. 그래서 포토마스크를 투과한 빛이 노광됨으로써 구현하는 패턴을 클리어 패턴이라하고 빛이 노광되지 않음으로써 구현되는 패턴을 다크 패턴이라 한다.
그러므로, 패턴 밀도를 다음과 같이 표현할 수도 있다.
Dd = {(Ad)/(Ad+Ac)} = (Ad/At)
Dc = {(Ac)/(Ac+Ad)} = (Ac/At)
Dd: 다크 패턴 밀도 Dc: 클리어 패턴 밀도
Ad: 다크 패턴의 총 면적 Ac: 클리어 패턴의 총 면적
그러므로, 패턴 밀도가 크다 또는 높다는 의미는 다크 패턴 또는 클리어 패턴이 차지하는 총 면적이 넓다는 의미로 이해될 수 있으며, 구체적으로는 패턴이 치밀하게 형성된다는 의미일 수 있다. 반대로, 패턴 밀도가 작다 또는 낮다는 의미 는 다크 패턴 또는 클리어 패턴이 차지하는 면적이 넓다는 의미로 이해될 수 있는데, 본 명세서에서는 발명의 기술적 사상을 보다 쉽게 설명하기 위하여 패턴이라 함은 다크 패턴을 의미하는 것으로 설명한다. 그러므로 패턴 밀도가 낮다는 의미는 패턴이 치밀하게 형성되지 않는다는 의미일 수 있다.
그러나, 다크 패턴과 클리어 패턴이 실제 패턴으로 되거나 되지 않는 것은 여러가지 방법으로 달라질 수 있다. 우선 실제 반도체 제조 공정에서 포지티브형 포토레지스트를 사용하는가, 아니면 네가티브형 포토레지스트를 사용하는가에 달려있다고도 할 수 있다. 포지티브형 포토레지스트는 빛이 노광된 포토레지스트 영역이 현상되어 클리어 패턴으로 패터닝되는 것이고 네가티브형 포토레지스트는 빛이 노광된 포토레지스트 영역이 현상되지 않고 남게 되어 다크 패턴으로 패터닝되는 것이다. 또는, 설계 또는 포토마스크 제작을 위한 컴퓨터 또는 장비에서 간단한 명령으로 다크 패턴과 클리어 패턴을 상호 교체할 수 있다. 그러므로 본 명세서에서 패턴이라 함은 때에 따라 다크 패턴일 수도 있고 클리어 패턴일 수도 있다. 본 명세서에서 예시되고 참조되는 도면에는 다크 패턴을 예로 하였으나 이에 한정되는 것이 아니다. 본 발명의 기술적 사상을 실시하고자 하는 실시자는 본 명세서로부터 충분히 그러한 사실을 알 수 있을 것이다.
전체 패턴 밀도라는 의미는 하나의 반도체 소자 전체의 패턴 밀도라는 의미이다. 전체 패턴 밀도는 반도체 소자의 영역별 밀도를 모두 합한 다음 평균하여 얻어질 수 있다.
또한 밀도가 높다, 낮다, 크다, 및 작다의 기준은 상대적으로 유사한 동종 소자들과 비교하여 표현하는 것이며 1/2를 기준으로 하거나 그외 절대적인 기준을 두어 표현하는 것은 아니다. 실제 반도체 제조 공정에서 예를 들자면, 본 발명의 기술적 사상을 적용하기 이전에 제조된 반도체 소자들 또는 반도체 제조 과정에 적용된 소자 또는 패턴의 밀도를 기준으로 하여 현재의 패턴 밀도를 높거나 낮은 경우로 정의할 수 있다. 또, 차후에 진행되는 반도체 소자 제조 과정에서는 현재 측정된 패턴의 밀도 데이터를 기준으로 차후에 측정된 소자 또는 패턴의 밀도를 높거나 낮은 경우로 정의할 수 있다. 그러므로 본 명세서에서 밀도가 높거나 낮다는 표현 또는 밀도가 크거나 작다는 표현은 유동적인 개념이며 절대적 기준점을 가지고 있는 것이 아니다. 비록 본 명세서에서 기준 밀도라는 용어를 사용하고 있으나 이는 상술한 것과 같이 절대적 수치가 있는 것이 아니고, 이전에 진행 또는 제조하였던 반도체 소자의 밀도 또는 제조자가 임의로 설정한 밀도 일 수 있다.
또한 복수 개의 반도체 소자를 비교하여 패턴의 밀도를 표현할 수 있다. 복수 개의 반도체 소자가 동일한 소자가 아니라면 그 패턴 밀도가 유사하다 할지라도 정확하게 일치하지 않을 것이다. 이 때에는 복수 개의 반도체 소자들 또는 단품의 반도체 소자를 상대적으로 패턴 밀도가 높다 또는 낮다는 표현을 쓸 수가 있다.
본 명세서에서는 반도체 소자의 패턴 데이터를 형성한다는 용어로 설명하였다. 그러나 반도체 소자의 패턴 데이터는 시각적이 아닐 수도 있고 전문 엔지니어들에게는 생성(generation)이란 용어로 통용될 수도 있다. 또한 이미 형성되어 있는 패턴 데이터를 수정(revision, resizing)하여 형성될 수도 있다. 그러므로 본 명세서에서 사용된 "형성한다"의 의미는 "생성한다" 및 "수정한다"는 의미를 포함 한다.
본 명세서에서 사용되는 더미 패턴이라는 용어는 반도체 소자의 전기적 신호의 흐름과 무관한 패턴이라는 의미이다. 보다 상세하게, 더미 패턴에는 반도체 소자의 전기적 신호가 흐를 수도 있고 흐르지 않을 수도 있으며, 그 전기적 신호의 흐름은 반도체 소자의 기본적인 동작에 영향을 미치지 않는다. 또한 본 명세서에서 사용하는 액티브 패턴과 게이트 패턴이라는 용어는 반도체 소자의 서로 다른 층에 형성되는 전기적 전도 패턴이라는 의미이다. 본 명세서에서는 본 발명의 기술적 사상을 보다 쉽게 이해할 수 있도록 설명하기 위하여 구체적으로 액티브 패턴 및 게이트 패턴이라는 용어를 사용하였을 뿐이며, 전기적 신호가 흐르는 다른 패턴일 수 있다.
이하, 본 발명의 일 실시예에 의한 반도체 소자의 패턴 데이터 형성방법을 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1d는 본 발명의 다양한 실시예들에 의한 반도체 소자의 패턴 또는 패턴 데이터 형성방법을 설명하기 위한 플로우 차트이다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 패턴 데이터 형성방법은, 제 1 패턴 데이터를 형성하고(S10), 제 2 패턴 데이터를 형성하고(S20), 제 3 패턴 데이터를 형성하고(S30), 제 1, 제 2 및 제 3 패턴 데이터를 모아 패턴 밀도 측정용 데이터를 형성하고(S40), 패턴 밀도 측정용 데이터의 패턴 밀도를 측정하고(S50), 측정된 패턴 밀도를 반영하여 제 3 패턴 데이터를 수정한 제 4 패턴 데이터를 형성하고(S60), 및 제 1, 제 2 및 제 4 패턴 데이터를 포함하는 최종 패턴 데이터를 형성한다(S70).
제 2 패턴 데이터는 제 1 패턴 데이터와 중첩하였을 때 교차되는 패턴 데이터일 수 있다. 예를 들어 제 1 패턴 데이터는 액티브 패턴 데이터이고 제 2 패턴 데이터는 게이트 패턴 데이터일 수 있다.
제 3 패턴 데이터는 제 1 및 제 2 패턴 데이터와 중첩하였을 때 교차되지 않는 패턴 데이터일 수 있다. 구체적으로, 제 3 패턴 데이터는 제 1 및 제 2 패턴 데이터가 존재하지 않는 공백 영역에 형성되는 패턴 데이터 일 수 있다. 다른 말로 더미 패턴 데이터일 수 있다.
또한 제 3 패턴 데이터 또는 제 4 패턴 데이터는 제 1 패턴 데이터 또는 제 2 패턴 데이터 내에 포함될 수 있다. 즉, 제 3 패턴 데이터 또는 제 4 패턴 데이터는 제 1 패턴 데이터 또는 제 2 패턴 데이터가 또 다른 패턴 데이터를 포함하여 형성된 데이터 일 수 있다. 보다 구체적으로, 제 3 패턴 데이터 또는 제 4 패턴 데이터는 제 1 패턴 데이터의 액티브 패턴과 제 3 또는 제 4 패턴 데이터의 더미 패턴을 포함할 수 있으며, 다르게 제 2 패턴 데이터의 게이트 패턴과 제 3 또는 제 4 패턴 데이터의 더미 패턴을 포함할 수 있다.
제 4 패턴 데이터는 제 3 패턴 데이터가 수정되어 형성된 것일 수 있다. 구체적으로, 제 3 패턴 데이터 내의 패턴들의 폭, 길이 또는 간격을 조절함으로써 제 4 패턴 데이터를 형성할 수 있다. 제 3 패턴 데이터는 더미 패턴 데이터 일 수 있으므로, 더미 패턴들의 폭, 길이 또는 간격을 조절함으로써 제 4 패턴 데이터를 형성할 수 있다. 제 3 및 제 4 패턴 데이터 내의 단위 패턴, 즉 더미 패턴은 평행한 방향으로 형성된 다수 개의 1차원적인 직선형 또는 선분형 패턴들일 수 있으며, 2차원적인 정방형 또는 다각형 패턴들일 수도 있다.
다른 방법으로, 제 4 패턴 데이터는 제 3 패턴 데이터가 대체된 데이터일 수 있다. 구체적으로, 제 3 패턴 데이터를 수정하여 형성되지 않고 미리 준비한 다양하게 스플릿된 제 3 패턴 데이터들 중에서 선택한 것일 수 있다. 이 경우, 제 4 패턴 데이터는 제 3 패턴 데이터를 수정한 것이 아니라 대체한 것이 보다 적절한 설명일 수 있다. 그러나, 넓은 의미로는 수정한 데이터에 포함된다 할 것이다.
제 4 패턴 데이터는 패턴 밀도 측정용 데이터에서 측정된 밀도가 높을 경우 제 3 패턴 데이터의 밀도를 낮게 조절하여 형성할 수 있고, 패턴 밀도 측정용 데이터에서 측정된 밀도가 낮을 경우 제 3 패턴 데이터의 밀도를 높게 조절하여 형성할 수 있다. 구체적으로, 밀도를 낮게하여 형성할 경우 선 폭을 줄이거나, 선 길이를 짧게 하거나 또는 선 간격을 넓게하여 형성할 수 있으며, 밀도를 높게하여 형성할 경우 선 폭을 크게 하거나, 선 길이를 길게 하거나 또는 선 간격을 좁게하여 형성할 수 있다.
즉, 제 4 패턴 데이터 내의 패턴들의 선 폭 또는 선 길이는 패턴 밀도 측정용 데이터의 패턴 밀도에 반비례하도록 제 3 패턴 데이터 내의 패턴들이 조절될 수 있고, 제 4 패턴 데이터 내의 패턴들의 선 간격은 패턴 밀도 측정용 데이터의 패턴 밀도에 비례하도록 제 3 패턴 데이터 내의 패턴들이 조절될 수 있다.
이 경우, 패턴 밀도 측정 데이터를 형성하는 단계는 제 1 및 제 2 패턴 데이터로만 구성하여 패턴 밀도를 측정한 다음 다수의 제 3 패턴 데이터 중 하나를 선 택하여 최종 패턴 데이터를 형성할 수 있다.
상술한 과정을 거친 최종적인 패턴 데이터는, 제 1 패턴 데이터, 제 2 패턴 데이터, 및 제 4 패턴 데이터를 포함할 수 있다. 또는 제 1 패턴 데이터, 제 2 패턴 데이터 및 제 3 패턴 데이터를 포함할 수 있다.
또는 제 3 패턴 데이터 또는 제 4 패턴 데이터를 제 1 패턴 데이터 또는 제 2 패턴 데이터와 병합하여 하나의 패턴 데이터로 형성할 수 있다. 다른 방법으로, 제 3 패턴 데이터 또는 제 4 패턴 데이터를 제 2 패턴 데이터와 병합하여 하나의 패턴 데이터로 형성할 수도 있다.
도 1b는 본 발명의 다른 실시예에 의한 반도체 소자의 패턴 형성방법을 도시한 플로우 차트이다.
도 1b를 참조하면, 기준 패턴 데이터를 형성하고(S110), 다양한 패턴 밀도를 가진 제 1 패턴 데이터들을 형성하고(S120), 제 2 패턴 데이터를 형성하고(S130), 기준 패턴 데이터와 제 2 패턴 데이터를 중첩하여 패턴 밀도를 측정하고(S140), 측정된 패턴 밀도에 대응되는 패턴 밀도를 가진 제 1 패턴 데이터를 다양한 제 1 패턴 데이터들 중에서 선택하고(S150), 및 선택된 제 1 패턴 데이터와 제 2 패턴 데이터를 포함하는 최종 패턴 데이터를 형성한다(S160).
기준 패턴 데이터 및 제 1 패턴 데이터는 더미 패턴을 포함하는 반도체 소자의 액티브 패턴 데이터일 수 있으며, 제 2 패턴 데이터는 게이트 패턴 데이터일 수 있다.
다양한 패턴 밀도를 가진 제 1 패턴 데이터라는 의미는, 한 패턴 데이터 내 에 다양하게 형성된 더미 패턴들을 포함하고 있다는 의미일 수 있으며, 또는 다양한 패턴 밀도를 가진 복수 개의 패턴 데이터라는 의미일 수도 있다.
구체적으로, 다양한 패턴 밀도를 가진 제 1 패턴 데이터는, 동일한 패턴 밀도를 가진 주 패턴과 다양한 패턴 밀도를 가진 더미 패턴이 포함된 1개의 패턴 데이터일 수 있으며, 또는 동일한 패턴 밀도를 가진 주 패턴과 동일한 패턴 밀도를 가진 더미 패턴이 포함된 복수 개의 패턴 데이터일 수도 있다. 또한 동일한 패턴 밀도를 가진 주 패턴과 다양한 패턴 밀도를 가진 더미 패턴이 포함된 다수 개의 패턴 데이터일 수도 있다.
다양한 패턴 밀도를 가진 제 1 패턴 데이터에서의 더미 패턴은 각 패턴의 선 폭, 선 길이 또는 선 간격을 다르게 형성함으로써 이루어질 수 있다. 다른 말로, 제 1 패턴 데이터는 기준 패턴 데이터와 동일한 모양과 동일한 크기의 주 패턴 데이터와, 다양한 모양과 다양한 크기의 더미 패턴 데이터를 포함하여 형성될 수 있다.
즉, 도 1a를 참조하여 설명한 것과 같이, 직선형 더미 패턴일 경우 직선의 폭을 좁게 혹은 넓게 조절함으로써 이루어 질 수 있고, 선분형 더미 패턴일 경우 각 선분의 폭, 길이, 또는 수평 또는 수직 방향의 간격을 조절함으로써 이루어질 수 있다.
또한 정방형이거나 다각형 모양의 2차원 적인 더미 패턴일 경우 그 면적 또는 간격을 다양한 방법으로 조절하여 이루어질 수 있다.
도 1c는 본 발명의 일 실시예에 의한 반도체 소자의 패턴 형성방법을 설명하 기 위한 플로우 차트이다.
도 1c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 패턴 형성방법은, 제 1 패턴을 형성하고(S210), 제 2 패턴을 형성하고(S220), 제 1 패턴 및 제 2 패턴을 중첩하여 전체 패턴 밀도를 측정하고(S230), 측정된 전체 패턴 밀도를 기준 밀도와 비교하여 제 3 패턴을 형성하고(S240), 및 제 2 패턴과 제 3 패턴을 포함하는 최종 패턴을 형성하는 단계(S250)들을 포함한다.
제 1 패턴 및 제 3 패턴은 더미 패턴이 포함된 액티브 패턴일 수 있고, 제 2 패턴은 게이트 패턴일 수 있다.
제 1 패턴 및 제 3 패턴은 동일한 모양과 크기를 가진 액티브 패턴과 다양한 모양과 크기를 가진 더미 패턴이 병합되어 형성될 수 있고, 보다 상세하게 제 3 패턴은 제 1 패턴의 폭, 길이, 면적, 또는 간격이 다르게 형성될 수 있다.
전체 패턴 밀도를 측정하는 것은 제 1 패턴과 제 2 패턴을 중첩하고 측정할 수 있으며, 이때 제 1 패턴은 더미 패턴을 포함할 수도 있고 그렇지 않고 더미 패턴을 포함하지 않을 수도 있다. 본 발명의 기술적 사상에서 중요시되는 것은 반도체 소자의 전기적 신호 전달에 기여하는 전도성 패턴이므로 더미 패턴을 포함하여 패턴 밀도를 측정할 수도 있고 제외하고 패턴 밀도를 측정할 수도 있다.
또한 제 3 패턴을 형성한 후, 제 2 패턴 및 제 3 패턴을 중첩하고 다시 전체 패턴 밀도를 측정할 수 있다. 이 경우, 또 다른 패턴을 형성하게 될 것이며 제 4 패턴이라고 부를 수 있다. 결과적으로 도 1c의 플로우 차트에 따른 단계들을 반복하게 될 것이다.
제 3 패턴은 제 1 패턴 내에 형성된 일부 패턴들의 폭, 길이 또는 간격 등을 조절하여 형성될 수 있다. 측정된 전체 패턴의 밀도에 따라 제 1 패턴 내에 형성된 일부 패턴들의 폭 또는 길이는 측정된 밀도 측정용 데이터의 패턴 밀도에 반비례하도록 조절될 수 있고, 또는 제 1 패턴 내에 형성된 일부 패턴들의 간격이 측정된 전체 패턴 밀도에 비례하도록 조절될 수 있다. 여기서 일부 패턴이란 더미 패턴일 수 있다.
도 1d는 본 발명의 다른 실시예에 의한 반도체 소자 패턴 형성방법을 설명하기 위한 플로우 차트이다.
도 1d를 참조하면, 본 발명의 다른 실시예에 의한 반도체 소자 패턴 형성방법은 기준 패턴을 형성하고(S310), 다양한 패턴 밀도를 가진 제 1 패턴들을 형성하여 준비하고(S320), 제 2 패턴을 형성하고(S330), 기준 패턴과 제 2 패턴을 중첩하여 전체 패턴 밀도를 측정하고(S340), 측정된 전체 패턴 밀도에 대응되는 다양한 제 1 패턴들 중 하나를 선택하고(S350), 및 최종 패턴을 형성한다(S360).
기준 패턴 및 제 1 패턴은 더미 패턴을 포함하는 반도체 소자의 액티브 패턴일수 있으며, 제 2 패턴 데이터는 게이트 패턴일 수 있다.
다양한 패턴 밀도를 가진 제 1 패턴들이라는 의미는, 한 패턴 내에 다양하게 형성된 더미 패턴들을 포함하고 있다는 의미일 수 있으며, 또는 전체 패턴 밀도가 스플릿된 복수 개의 패턴들이라는 의미일 수도 있다.
구체적으로, 다양한 패턴 밀도를 가진 제 1 패턴은, 동일한 패턴 밀도를 가진 주 패턴과 다양한 패턴 밀도를 가진 더미 패턴이 포함된 1개의 패턴일 수 있으 며, 또는 동일한 패턴 밀도를 가진 주 패턴과 동일한 패턴 밀도를 가진 더미 패턴이 포함된 복수 개의 패턴일 수도 있다. 또한 동일한 패턴 밀도를 가진 주 패턴과 다양한 패턴 밀도를 가진 더미 패턴이 포함된 다수 개의 패턴일 수도 있다.
다양한 패턴 밀도를 가진 제 1 패턴에서의 더미 패턴은 각 패턴의 선 폭, 선 길이 또는 선 간격을 다르게 형성함으로써 이루어질 수 있다. 다른 말로, 제 1 패턴은 기준 패턴과 동일한 모양과 동일한 크기의 주 패턴과, 다양한 모양과 다양한 크기의 더미 패턴을 포함하여 형성될 수 있다.
이어서, 본 발명의 기술적 사상을 도면을 참조하여 시각적으로 설명한다. 본 도면들은 본 발명의 기술적 사상을 보다 쉽게 이해할 수 있도록 하기 위하여 예시되는 도면들이며, 실제 패턴 또는 패턴 데이터와 다른 모양일 수 있다. 본 도면들은 과장되거나 간략화되어 도시될 수 있다.
도 2a 내지 도 2j는 본 발명의 다양한 실시예들에 의한 반도체 소자의 패턴 또는 패턴 데이터를 형성하는 방법을 단계별로 설명하기 위한 도면들이다.
도 2a 내지 도 2j에 대한 설명은 컴퓨터 모니터 상에 1 개의 단위 소자 패턴이 형성되어 있는 것으로 설명한다. 그러나 이는 본 발명을 보다 쉽게 이해할 수 있도록 하고자 함일 뿐이다. 실제로는 수많은 단위 소자 패턴들이 컴퓨터 모니터 상에 보여질 수 있다. 또한 실제로 포토마스크 상 또는 반도체 웨이퍼 상에 구현된 패턴일 수 있다. 이러한 차이들은 시각적인 모양이라는 점에서 공통점이 있기 때문에 각 경우를 모두 각자의 도면을 참조하여 설명하고자 한다면 유사한 도면을 참조하여 중복된 설명을 하여야 할 것이다. 그러므로 한 가지 경우의 예만을 설명하여 도 본 발명의 기술 분야에 종사하는 당 업자라면 충분히 다른 경우을 차용하여 확장된 개념으로 이해할 수 있을 것으로 간주하여, 공통적으로 이해할 수 있는 한 종류의 도면을 예로 하여 설명한다.
각 도면들은 회로의 최소 단위인 단위 소자의 기본적 패턴인 액티브 패턴과 게이트 패턴을 위주로 설명한다. 다른 패턴도 적용될 수 있으나 도면이 복잡해지고 오히려 본 발명의 기술적 사상을 이해하기 어려워질 것이기 때문에 액티브 패턴과 게이트 패턴만으로 설명한다. 1개의 패턴만을 도시한 것도 본 발명의 기술적 사상을 보다 쉽게 이해할 수 있게 하려 함이다. 실제에서는 더 많은 수의 패턴이 형성된 상태에서 본 발명의 다양한 실시예들이 수행될 수 있다.
도 2a를 참조하면, 제 1 패턴(10)을 형성한다. 제 1 패턴(10)은 액티브 패턴일 수 있다. 제 1 패턴(10)은 언급하였듯이 컴퓨터 모니터 상, 포토마스크 상 또는 웨이퍼 상에 형성된 패턴일 수 있다.
도면에서는 제 1 패턴(10)이 바(Bar) 형태인 경우를 대표적으로 예시한 것이다. 도면과 다른 다양한 형태의 패턴이 확장되어 구현될 수 있다.
도 2b를 참조하면, 제 2 패턴(20)을 형성한다. 제 2 패턴(20)은 게이트 패턴일 수 있다. 역시 언급하였듯이 컴퓨터 모니터 상, 포토 마스크 상 또는 웨이퍼 상에 형성된 패턴일 수 있다.
도면에서는 1개의 단위 소자만을 도시하고자 하였으므로 제 2 패턴(20)이 선분형으로 도시되었다. 그러나 이는 설명을 위한 것일 뿐이므로 실제로는 긴 라인형태일 수도 있다.
또한 1개의 단위 소자일 경우 한 쪽 끝에 상층부의 신호전달선과 전기적 신호를 주고 받기 위한 컨택 또는 비아가 형성될 수 있다. 도면에서는 그러한 경우를 염두에 두어 제 2 패턴(20)의 한 쪽 끝이 넓게 형성된 모양으로 도시하였다. 컨택 또는 비아가 형성되지 않을 것이라면 도면과 달리 선분형 모양일 수 있다.
부가하여, 도 2b의 제 2 패턴(20)은 도 2a의 제 1 패턴(10)과 중첩하였을 때 교차될 수 있다.
도 2c를 참조하면, 제 3 패턴(30a)을 형성한다. 제 3 패턴(30a)은 더미 패턴(30a)일 수 있다.
제 3 패턴(30a)은 직선형, 선분형, 점형 및 기타 여러 모양의 다각형 모양으로 구현될 수 있다. 본 발명의 설명에서는 직선형으로 구현되는 경우를 예시한다. 그러나 이것이 본 발명의 기술적 사상의 범주를 한정하는 것으로 생각되어서는 안된다. 본 발명의 기술적 사상을 가장 쉽게 설명할 수 있는 경우로 직선형 더미 패턴을 적용하는 것을 선택한 것일 뿐이다.
다시 도 2c를 참조하면, 제 3 패턴(30a)은 중간에 직선이 연속되지 않는 영역(S)을 가지고 있다. 이 영역은 도 2a 및 2b의 제 1 패턴(10) 및 제 2 패턴(20)이 중첩되었을 때 위치하는 영역이다. 제 3 패턴(30a)은 제 1 패턴(10) 및 제 2 패턴(20)과 중첩되었을 때 교차되지 않도록 디자인될 수 있다.
도 2d를 참조하면, 제 1 패턴(30a), 제 2 패턴(20), 및 제 3 패턴(30a)을 중첩한다. 이미 설명한 것처럼 제 1 패턴(10)과 제 2 패턴(20)은 교차될 수 있으며 제 3 패턴(30a)은 제 1 패턴(10) 및 제 2 패턴(20)과 교차되지 않을 수 있다. 또한 2d의 중첩된 패턴은 기준 패턴으로 활용될 수 있다.
제 1 패턴(10) 및 제 2 패턴(20)과 제 3 패턴(30a)의 사이에는 간격이 존재한다. 이 간격은 소자의 디자인룰을 고려하여 설정될 수 있다. 도면에서는 사실적인 도면이 아니고 개념적이고 과장된 도면이기 때문에 실제 소자의 패턴과 다를 수 있으며, 실제 소자에서는 디자인 룰의 1/2 이상의 간격으로 형성할 수 있다. 디자인룰이란 게이트의 선 폭과 선 간격을 더한 길이를 의미할 수 있고 선 폭만을 의미할 수도 있다.
그리고 전체 패턴 밀도를 측정한다. 전체 패턴 밀도의 측정은 패턴 밀도 측정용 기기를 사용하여 측정할 수도 있고, 각 컴퓨터 패턴 데이터에서 자동적으로 계산되어 나올 수도 있다.
이 측정된 전체 패턴 밀도에 따라 제 3 패턴을 조절할 수 있다. 제 3 패턴을 조절한 실시예들을 도 2e 내지 도 2g에 예시하였다.
도 2e를 참조하면, 측정된 전체 패턴 밀도가 높을 경우 제 3 패턴(30b)의 선 폭이 도 2d의 선 폭보다 좁게 조절된다. 예컨데 도 2d의 기준 밀도보다 측정된 전체 패턴 밀도가 높을 경우, 전체 패턴 밀도를 낮춰주기 위하여 제 3 패턴(30b)의 선 폭을 좁게 조절함으로써 제 3 패턴(30b)의 패턴 밀도를 낮게 조절할 수 있고, 따라서 전체적인 패턴 밀도를 기준 밀도와 부합하도록 할 수 있다.
도 2f를 참조하면, 측정된 전체 패턴 밀도가 낮을 경우 제 3 패턴(30c)의 선 폭이 도 2d의 선 폭 보다 넓게 조절된다. 예컨데, 도 2d의 기준 밀도보다 측정된 전체 패턴 밀도가 낮을 경우, 전체 패턴 밀도를 높여주기 위하여 제 3 패턴(30c)의 선 폭을 넓게 조절함으로써 제 3 패턴(30c)의 패턴 밀도를 높게 조절할 수 있고, 따라서 전체적인 패턴 밀도를 기준 밀도와 부합하도록 할 수 있다.
도 2g는 측정된 전체 패턴 밀도가 높을 경우 제 3 패턴(30d)의 선 간격이 도 2d의 기준 선 간격보다 넓게 조절된다. 기준 밀도보다 측정된 전체 패턴 밀도가 높을 경우, 전체 패턴 밀도를 낮춰주기 위하여 제 3 패턴(30d)의 선 간격을 넓게 조절함으로써 제 3 패턴(30d)의 패턴 밀도를 낮게 조절할 수 있고, 따라서 전체적인 패턴 밀도를 기준 밀도와 부합하도록 할 수 있다.
도 2h 내지 도 2j는 도 2e 내지 도 2g의 제 3 패턴들(30b, 30c, 30d)과 제 1 패턴(10) 및 제 2 패턴(20)이 포함된 패턴들이다.
도 2h를 참조하면, 제 1 패턴(10), 제 2 패턴(20) 및 도 2e에 도시된 제 3 패턴(30b)이 포함된 패턴이다. 도 2d와 비교하면 제 3 패턴(30b)의 선 폭이 좁아졌기 때문에 제 3 패턴(30b)의 패턴 밀도가 낮아졌고, 따라서 전체 패턴 밀도도 낮아졌음을 알 수있다.
도 2i를 참조하면, 제 1 패턴(10), 제 2 패턴(20) 및 도 2f에 도시된 제 3 패턴(30c)이 포함된 패턴이다. 도 2d와 비교하면 제 3 패턴(30c)의 선 폭이 넓어졌기 때문에 제 3 패턴(30c)의 패턴 밀도가 높아졌고, 따라서 전체 패턴 밀도도 높아졌음을 알 수있다.
도 2j를 참조하면, 제 1 패턴(10), 제 2 패턴(20) 및 도 2g에 도시된 제 3 패턴(30d)이 포함된 패턴이다. 도 2d와 비교하면 제 3 패턴(30d)의 선 간격이 넓어졌기 때무에 제 3 패턴(30d)의 패턴 밀도가 낮아졌고, 따라서 전체 패턴 밀도도 낮 아졌음을 알 수있다.
도면으로 예시하지는 않았으나 제 3 패턴(30a)의 선 간격을 좁게함으로써 제 3 패턴(30a)의 패턴 밀도를 높일 수 있고, 따라서 전체 패턴 밀도를 높일 수 있다.
또한 제 3 패턴(30a)의 선 길이를 더 길게 하거나 짧게 함으로써 제 3 패턴(30a)의 밀도를 조절할 수 있고, 따라서 전체 패턴 밀도를 조절할 수 있다.
도 3a 및 도 3b는 본 발명의 다른 실시예들에 의한 반도체 소자의 패턴 및 패턴 데이터 형성방법을 보충하여 설명하기 위하여 예시한 도면들이다.
도 3a를 참조하면, 도 2d에 예시된 제 3 패턴(30a)가 직선이 아닌 선분형 패턴(30e)으로 형성된다.
따라서, 직선형 패턴일 경우에 비하여 선분의 길이를 조절하는 방법을 더 적용할 수 있다.
도 3b를 참조하면, 도 2d에 도시된 1차원적인 패턴이 아니라 2차원적인 패턴을 형성한다.
일례로서 정방형 패턴들(30f)로 형성되었다. 이 경우, 2차원적인 패턴이기 때문에 각 단위 패턴들의 면적 및 간격을 조절하는 방법으로 패턴 밀도를 조절할 수 있다.
또한, 다양한 모양의 다각형 패턴들로 형성될 수도 있다.
도 4a 내지 도 4d는 본 발명의 다양한 실시예들에 의한 반도체 소자의 패턴 또는 패턴 데이터 형성방법에 의해 형성된 최종 패턴 또는 최종 패턴 데이터를 예시하기 위한 도면들이다. 특히 다양한 반도체 소자들의 내부 패턴들의 모양을 도시 한 도면일 수 있다.
도 4a를 참조하면, 도 2c에 도시된 패턴(30a) 또는 패턴 데이터를 가진 최종 패턴을 포함한 반도체 소자의 내부 패턴들의 모양일 수 있다.
도 4b를 참조하면, 도 2e에 도시된 패턴(30b) 또는 패턴 데이터를 가진 최종 패턴을 포함한 반도체 소자의 내부 패턴들의 모양일 수 있다.
도 4c를 참조하면, 도 2f에 도시된 패턴(30c) 또는 패턴 데이터를 가진 최종 패턴을 포함한 반도체 소자의 내부 패턴들의 모양일 수 있다.
도 4d를 참조하면, 도 2g에 도시된 패턴(30d) 또는 패턴 데이터를 가진 최종 패턴을 포함한 반도체 소자의 내부 패턴들의 모양일 수 있다.
표 1은 본 발명의 기술적 사상을 적용하여 반도체 소자를 제조하는 경우를 예시한 것이다. 특히, 더미 패턴으로 직선형 더미 패턴을 사용하였고, 선폭을 조절하여 전체 패턴 밀도를 조절하는 방법을 적용하였다.
패턴 밀도(D, %) 더미 패턴 선폭(㎛) 증감 결과(%)
D ＜ 36.5 1.00 8↑
35.5 ≤ D ＜ 37.5 0.95 7↑
36.5 ≤ D ＜ 38.5 0.90 6↑
37.5 ≤ D ＜ 39.5 0.85 5↑
38.5 ≤ D ＜ 40.5 0.80 4↑
39.5 ≤ D ＜ 41.5 0.75 3↑
40.5 ≤ D ＜ 42.5 0.70 2↑
41.5 ≤ D ＜ 43.5 0.65 1↑
42.5 ≤ D ＜ 44.5 0.60 0
43.5 ≤ D ＜ 45.5 0.55 1↓
44.5 ≤ D ＜ 46.5 0.50 2↓
45.5 ≤ D ＜ 47.5 0.45 3↓
46.5 ≤ D ＜ 48.5 0.40 4↓
47.5 ≤ D ＜ 49.5 0.35 5↓
48.5 ≤ D 0.30 6↓
기준으로 하여 밀도를 ±1%로 스플릿하고 더미 패턴의 선폭을 0.05㎛ 단위로 스플릿하며 측정한 전체 패턴 밀도의 변화이다.
패턴 밀도(D)는 측정한 패턴 밀도이고, 그 밀도에 따라 더미 패턴의 선폭을 변화시켜가며 전체 패턴 밀도를 조절한 다음 다시 전체 패턴 밀도를 측정한 경우이다.
더미 패턴의 선 폭을 조절함에 따라 전체 패턴 밀도를 선형적으로 증감시킬 수 있음을 알 수 있다.
표 2는 다양한 반도체 소자의 경우에 적용한 예이다.
더미 패턴 선폭(㎛) 소자 종류 및 패턴 밀도(%)
A B C D E F
0.3 34.9 37.1 36.3 35.0 41.3 40.0
0.4 36.5 38.1 38.5 37.4 43.3 42.0
0.5 38.0 39.1 40.7 40.4 45.3 44.0
0.6 39.6 40.1 42.9 42.4 47.2 46.0
0.7 41.1 41.1 45.2 44.9 49.2 48.1
0.8 42.7 42.1 47.3 47.4 51.1 50.1
0.9 44.3 43.1 49.6 49.9 53.1 52.0
1.0 45.9 44.2 51.8 52.5 55.1 54.0
A, B, C, D, E 및 F는 각기 다른 디자인룰 또는 설계에 따른 반도체 소자들이다. 그래서 같은 더미 패턴을 적용하였을 경우 각기 다른 전체 패턴 밀도를 보이게 된다.
표 2를 참조하면, 다양한 각 반도체 소자들은 표 1에서 특정 반도체 소자를 측정한 결과와 같이 더미 패턴의 밀도 조절에 따라 거의 선형적인 전체 패턴 밀도의 변화를 보인다. 따라서, 기준 패턴 밀도를 알고 있다면 측정된 전체 패턴 밀도를 최종적으로 어떻게 조절할 것인가를 충분히 예상하여 적용할 수 있다. 예를 들어, A 소자에 있어서, 목표 패턴 밀도가 41.9% 일 경우, 약 0.75㎛ 정도의 더미 패턴을 적용하면 최적화된 전체 패턴 밀도를 얻을 수 있고, F 소자의 경우에 43%의 목표 패턴 밀도라면 약 0.45㎛의 더미 패턴을 적용하면 최적화된 전체 패턴 밀도를 얻을 수가 있다.
본 발명의 일 실시예에 의한 반도체 소자들은, 제 1 주 패턴 밀도와 제 1 더미 패턴 밀도를 가진 제 1 반도체 소자 및 제 2 주 패턴 밀도와 제 2 더미 패턴 밀도를 가진 제 2 반도체 소자에 있어서, 제 1 주 패턴 밀도와 제 2 주 패턴 밀도의 비율은 제 1 더미 패턴 밀도와 제 2 더미 패턴 밀도의 비율과 반비례하게 제조될 수 있다.
제 1 주 패턴 밀도는 제 1 반도체 소자의 액티브 패턴 밀도 일 수 있고, 제 1 더미 패턴 밀도는 액티브 패턴과 동일 층에 형성된 더미 패턴의 밀도일 수 있다.
제 2 주 패턴 밀도는 제 2 반도체 소자의 액티브 패턴 밀도 일 수 있고, 제 2 더미 패턴 밀도는 액티브 패턴과 동일 층에 형성된 더미 패턴의 밀도일 수 있다.
제 1 및 제 2 더미 패턴들의 밀도 차이는 각 더미 패턴들의 폭, 길이 또는 간격의 차이일 수 있다.
각 더미 패턴들의 폭 및 길이는 제 1 및 제 2 패턴들의 밀도 차이에 반비례하도록 형성되고, 및 각 더미 패턴들의 간격은 제 1 및 제 2 패턴들의 밀도 차이에 비례할 수 있다.
더미 패턴들은 평행하게 형성된 복수 개의 직선형 또는 선분형 패턴들일 수 있다.
더미 패턴들은 반도체 소자 내의 전도성 패턴들과 접촉하지 않을 수 있다. 전도성 패턴이란 전기적 신호를 주고 받음으로써 반도체 소자의 동작에 기여하는 패턴을 말하며, 더미 패턴들은 그러한 소자들과 전기적으로 접촉되지 않도록 제조될 수 있다.
도면으로 예시하지는 않았지만, 본 명세서 내에서 설명되거나 언급된 다양한 모양을 가진 패턴들이 확장되어 적용될 수 있다.
반도체 소자들, 특히 주어진 명령을 능동적으로 처리할 수 있는 로직 소자들의 경우 다양한 제품군과 다양한 내부 구조 및 패턴 밀도를 가지고 있다. 즉, 같은 제품군이라고 하더라도 다양한 내부 구조 및 패턴 밀도로 제조될 수 있는 것이다. 보다 구체적으로, 동일한 명령을 동일한 프로세스로 처리하는 반도체 소자라고 할지라도, 적용되는 경우에 따라 다양한 구조로 제조된다. 이러한 경우, 기본적인 회로적 설계는 동일할 것이다. 그러나 세부 트랜지스터 및 신호선들의 레이아웃 설계는 달라져야 한다. 또한, 다양한 반도체 소자들은 다수 개의 단위 회로 블록들을 공유하고 제조될 수 있다. 즉, 이종의 반도체 소자라고 할지라도 동일한 모양의 회로 설계 및 단위 소자의 구조로 제조될 수 있다는 것이다.
이 모든 경우에 있어서, 각 반도체 소자들의 패턴 밀도는 각 반도체 소자들을 안정된 공정으로 제조하는데 필수적인 요소라 할 수 있다. 각 반도체 소자들의 패턴 밀도에 따른 적절한 더미 패턴의 배열은 반도체 소자의 안정적인 동작 및 신뢰성을 크게 상승시켜줄 뿐아니라 수율도 높일 수 있다.
그러므로, 본 발명의 기술적 사상은 특히 이러한 다양한 제품의 특성에 따라 안정적으로 반도체 소자를 제조하는데 적합하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 실시예들에 의한 반도체 소자의 패턴 또는 데이터 형성방법 및 이를 이용한 반도체 소자들은 반도체 소자의 안정적인 동작 및 신뢰성을 크게 상승시켜줄 뿐아니라 수율도 높일 수 있다.

Claims (20)

  1. 제 1 패턴 데이터를 형성하고,
    제 2 패턴 데이터를 형성하고,
    제 3 패턴 데이터를 형성하고,
    상기 제 1, 제 2 및 제 3 패턴 데이터들이 포함된 패턴 밀도 측정용 데이터를 형성하고,
    상기 패턴 밀도 측정용 데이터의 패턴 밀도를 측정하고,
    측정된 밀도 값을 기준 밀도와 비교하여 상기 제 3 패턴 데이터 내의 패턴들의 모양이 조절된 제 4 패턴 데이터를 형성하고, 및
    상기 제 1, 제 2 및 제 4 패턴 데이터를 포함하는 최종 패턴 데이터를 형성하는 단계를 포함하는 반도체 소자의 패턴 데이터 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 패턴 데이터는 액티브 패턴 데이터이고,
    상기 제 2 패턴 데이터는 게이트 패턴 데이터이며, 및
    상기 제 3 및 4 패턴 데이터는 더미 패턴 데이터인 반도체 소자의 패턴 데이터 형성방법.
  3. 제 1 항에 있어서,
    상기 제 4 패턴 데이터는,
    상기 제 3 패턴 데이터 내의 패턴들의 폭, 길이 또는 간격이 조절된 패턴인 반도체 소자의 패턴 데이터 형성방법.
  4. 제 3 항에 있어서,
    상기 제 4 패턴 데이터는,
    상기 제 3 패턴 데이터 내의 패턴들의 폭 또는 길이가 상기 패턴 밀도 측정용 데이터의 패턴 밀도에 반비례하도록 조절되거나,
    상기 제 3 패턴 데이터 내의 패턴들의 간격이 상기 패턴 밀도 측정용 데이터의 패턴밀도에 비례하도록 조절된 것인 반도체 소자의 패턴 데이터 형성방법.
  5. 제 1 항에 있어서,
    상기 제 1 패턴 데이터와 상기 제 3 패턴 데이터, 또는
    상기 제 1 패턴 데이터와 상기 제 4 패턴 데이터가 하나의 패턴 데이터로 병합되는 반도체 소자의 패턴 데이터 형성방법.
  6. 기준 액티브 패턴 데이터를 형성하고,
    다양한 패턴 밀도를 가진 더미 패턴을 포함하는 액티브 패턴 데이터들을 형성하고,
    게이트 패턴 데이터를 형성하고,
    상기 기준 액티브 패턴 데이터와 게이트 패턴 데이터를 중첩하여 패턴 밀도를 측정하고, 및
    상기 측정된 패턴 밀도에 대응되는 더미 패턴을 포함하는 액티브 패턴 데이터를 상기 다양한 패턴 밀도를 가진 더미 패턴을 포함하는 액티브 패턴 데이터들 중에서 선택하는 단계를 포함하는 반도체 소자의 패턴 데이터 형성방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 6 항에 있어서,
    상기 다양한 더미 패턴을 포함하는 액티브 패턴 데이터들은 일정한 모양과 크기의 액티브 패턴과,
    다양한 차이를 가진 더미 패턴을 포함하는 반도체 소자의 패턴 데이터 형성방법.
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